KR940006659Y1 - 부트 스트랩핑 데이타 출력회로 - Google Patents

부트 스트랩핑 데이타 출력회로 Download PDF

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문정환
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Abstract

내용 없음.

Description

부트 스트랩핑 데이타 출력회로
제1도는 종래의 회로도.
제2도는 본 고안의 회로도.
제3도는 제1도 내지는 제2도에서의 전류 특성도.
* 도면의 주요부분에 대한 부호의 설명
PIO,: 입력데이타 CE : 데이타 출력 인에이블신호
DQ : 데이타 출력 VDD : 전원전압
Co : 캐패시터 M1~M7 : 모스트랜지스터
I1~I5 : 인버터 N1, N2 : 낸드게이트
본 고안은 부트 스트랩핑 데이타 출력회로(Bootstrapping Data Output Buffer)에 관한 것으로 특히 메모리 소자의 데이타 출력회로에서 데이타 출력단의 구동능력이 크고, 피크(Peak) 전류가 작도록한 부트 스트랩핑 데이타 출력회로에 관한 것이다.
종래의 기술구성은 제1도에 도시된 바와 같이 입출력 라인(Input/Output Line)을 통해 입력되는 데이타(PIO)는 낸드게이트(NAND Gate)(N1)의 일 입력단에 인가됨과 동시에 인버터(I1)의 출력단과 인버터(I1)의 입력단에 인가되고, 반전입력 데이타는 낸드게이트(N2)의 일 입력단에 인가됨과 동시에 인버터(I1)의 입력단과 인버터(I1)의 출력단에 인가되고, 데이타 출력 인에이블(Enable)신호(CE)가 일 입력단에 인가되는 상기한 낸드게이트(N1) (N2)의 출력단은 각각 노아(NOR) 게이트(N3) (N4)의 일 입력단에 연결되고, 상기 노아게이트(N3) (N4)의 출력단은 각각 노아게이트(N4) (N3)의 일 입력단과 모스(MOS) 트랜지스터(M1) (M2)의 게이트단에 연결되고, 전원전압(VDD)이 인가된 모스 트랜지스터(M1)는 타 모스 트랜지스터(M2)를 통해 접지되고, 상기 두 모스 트랜지스터(M1) (M2)의 접속점으로 부터 데이타가 출력(DQ)되는 구성으로서 입출력라인을 통해 입력데이타(PIO)가 도달하며, 데이타 출력 인에 이블 신호(CE)는 "하이(High)" 상태가 되고, 이때 입력데이타(PIO)와 반전입력 데이타의 상태가 각각 하이와 로우(Low)일때, 낸드게이트(N1)의 출력은 "로우"가 되고, 낸드게이트(N2)의 출력은 "하이"가 되어 노아게이트(N3)의 출력은 "하이"상태로서 모스트랜지스터(M1)는 온(ON)되고, 노아게이트(N4)의 출력을 "로우"상태로서 모스트랜지스터(M2)는 오프(Off)된다.
따라서 데이타 출력(DQ)는 "하이"상태가 된다.
그러나 이와같은 종래의 기술구성에 있어서는 높은 전압을 출력시 구동 트랜지스터(M1)를 앤모스(N MOS) 트랜지스터로 사용하여 피모스(P MOS) 트랜지스터 보다 구동능력을 크게하였으나 이 구동 트랜지스터(M1)의 입력전압이 "VDD"이므로 데이타 출력 (DQ)은 "VDD-VT"(단, VT는 트랜지스터의 문턱전압이다)" 이하의 값을 가지며, 큰 부하 구동시 (Loading) 모스 트랜지스터 (M1)사의 크기가 상당히 크게됨은 물론 제3도 "가"와 같이 피크(Peak) 전류(Ip)가 크게 되며 TTL 입력전압 까지 시간이 많이 걸리는 문제점이 있다.
이에 따라 상기한 단점을 해결한 본 고안에 따른 부트 스트랩핑 데이타 출력회로의 기술구성을 첨부된 도면에 따라 상세히 설명하면 다음과 같다. 제2도에서 내부 데이타 출력선으로 부터 입력되는 데이타(PI)는 낸드게이트(N1)의 일입력이 됨과 동시에 인버터(I1)의 입력단과 인버터(I1)의 출력단에 인가되며 반전 데이타()는 낸드게이트(N1)의 일입력이 됨과 동시에 인버터(I1)의 출력단과 인버터(I1)의 입력단에 인가되고, 데이타 출력 인에이블 신호(CE)와 입력데이타(PI) 및 낸드게이트(N2)의 출력을 3입력으로 하는 낸드게이트(N1)의 출력단은 모스 트랜지스터(M7)의 게이트 및 낸드게이트(N2)의 입력단에 연결됨과 동시에 인버터의 입력단에 연결되고, 반전 입력데이터(PIO)와 데이타 출력 인에 이블 신호(CE) 및 낸드게이트(N1)의 출력은 3입력으로 하는 낸드게이트(N2)의 출력단은 낸드게이트(N1)의 입력단에 연결됨과 동시에 인버터(I5)를 거쳐 모스 트랜지스터(M4)의 게이트에 연결되고, 인버터( I3)는 모스 트랜지스터(M5)의 게이트에 연결됨과 동시에 인버터를 거쳐 모스트랜지스터(M2)의 게이트에 연결되고, 전원전압(VDD)이 인가된 모스트랜지스터(M5)의 소오스단은 모스 트랜지스터(M6)(M3)의 게이트에 연결됨과 동시에 모스 트랜지스터(M7)의 드레인단 및 모스 캐패시터(Co)의 게이트 전극에 연결되고, 전원전압(VDD)이 인가된 모스트랜지스터(M6)의 소오스단은 캐패시터(Co)의 다른 전극에 연결됨과 동시에 모스 트랜지스터(M2)의 드레인단에 연결되고, 전원전압(VDD)이 인가된 모스트랜지스터(M3)의 소오스단은 모스트랜지스터(M4)의 드레인단에 연결되고, 모스트랜지스터 (M2,M7,M4)의 소오스단은 접지되며, 모스트랜지스터(M4)의 드레인단에 연결된 모스 트랜지스터(M3)의 소오스단에서 데이타가 출력(DQ)되는 구성으로서 첨부된 도면에 따라 상기한 기술구성의 동작 상태 및 작용, 효과를 상세히 설명하면 다음과 같다.
제2도에서 초기에 입력데이타(PIO)와 반전입력 데이타()는 "로우"상태이며, 이후 데이타 출력 인에이블 신호(CE)가 "하이"가 되고 입력데이타(PIO)와 반전입력 데이타()가 감지 증폭기에 의해 증폭되어 들어오면, 이때 입력데이타(PIO)는 "하이"상태이고, 반전입력 데이타()는 "로우"상태인 경우 낸드게이트(N1)의 출력(e)은 "로우"상태이므로 인버터(I3)출력(a)은 "하이"상태가 되며, 낸드게이트(N1)의 출력(f)은 "하이"상태이므로 인버터(15)의 출력은 "로우'가되어 모스 트랜지스터(M4)는 "오프"상태이고, "하이"상태인 인버터(I3)의 출력(a)신호에 의해 모스 트랜지스터(M5)가 동작하여 모스트랜지스터(M6,M3)의 게이트단(C) 전위가 올라가서 "하이"상태가 되고, 이에 따라 모스 트랜지스터(M3)는 "온"되고, 이와동시에 모스 트랜지스터(M6)도 "온"되어 소오스단(b)의 전위가 "Vdd-VT(단, VT는 문턱전압이다)"의 전압으로 충진(Charge)되면서 상승하여 모스 캐패시터(Co)를 통한 부트 스트랩핑으로 모스 트랜지스터(M3)의 게이트단(C)에 "VDD+VT"에서 "VDD-VT"이상의 높은 값을 갖는 전압이 인가되어 데이타 출력(DQ)은 모스 트랜지스터(M3)의 영향을 받지 않고 "VDD"까지 충전되어 제3도 "나"와 같이 부트 스트랩핑된 출력이 된다.
물론 이때에 낸드게이트(N1)와 인버터(I4)의 출력은 "로우"상태이므로 모스 트랜지스터(M2)(M7)는 동작하지 않는 상태이다.
따라서 본 고안에 따른 부트 스트랩핑 데이타 출력회로는 피크전류가 크게되는 것을 방지시켜 주면서 구동능력을 크게하여 고속동작을 하게되는 효과가 있다.

Claims (1)

  1. 데이타 출력 인이블 신호(CE)에 의해 내부데이타 출력선으로 부터 입력되는 데이타(PIO)상태를 출력하도록 플립플롭 형태로 구성된 낸드게이트(N1, N2)와, 인버터(I3)에서 반전된 상기 낸드게이트(N1)의 출력에 따라 모스 트랜지스터(M6)(M3)를 구동하는 모스트랜지스터(M5)와, 상기 모스트랜지스터(M6)에 의해 소오스단(b)의 전위가 상승하면 부트스트랩핑으로 모스 트랜지스터(M3)의 게이트에 높은 전압을 인가하는 모스 캐패시터(Co)와, 상기 모스 트랜지스터(M5)와 모스 캐패시터(Co)에 의해 부트 스트랩핑된 데이타를 출력(DQ)하는 모스 트랜지스터(M3)를 포함하여 구성된 것을 특징으로 하는 부트스트랩핑 데이타 출력회로.
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