JPH0254615A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH0254615A JPH0254615A JP63205837A JP20583788A JPH0254615A JP H0254615 A JPH0254615 A JP H0254615A JP 63205837 A JP63205837 A JP 63205837A JP 20583788 A JP20583788 A JP 20583788A JP H0254615 A JPH0254615 A JP H0254615A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- beta
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に関する。
従来の出力バッファ回路について図面を参照して詳細に
説明する。
説明する。
第３図は従来の出力バッファ回路の一例を示す回路図で
ある。
ある。
第３図に示す出力バッファ回路は、プリバッファ回路２
０と、バッファ回路２１と、出力回路２２とを含んで構
成される。
０と、バッファ回路２１と、出力回路２２とを含んで構
成される。
互に帰還しているインバータの遅延を用いて、第４図（
ａ）〜（ｅ）に示すように、出力信号０、と０２の立上
り、立下りにスリット幅を与えて、貫通電流をなくして
いた。
ａ）〜（ｅ）に示すように、出力信号０、と０２の立上
り、立下りにスリット幅を与えて、貫通電流をなくして
いた。
上述した従来の出力バッファ回路は、大容量のバッファ
回路を駆動する場合、プリバッファ回路と出力回路との
間にバッファ回路を数段挿入する必要があり、遅延量が
不十分な場合はバッファ回路自体の遅延により、出力回
路の各々の入力信号の立上り、立下りが重なり、貫通電
流が流れてしまうという欠点があった。
回路を駆動する場合、プリバッファ回路と出力回路との
間にバッファ回路を数段挿入する必要があり、遅延量が
不十分な場合はバッファ回路自体の遅延により、出力回
路の各々の入力信号の立上り、立下りが重なり、貫通電
流が流れてしまうという欠点があった。
〔課題を解決するための手段〕
本発明の出力バッファ回路は、
（Ａ）入力信号をインバートする第１のインバータ、
（Ｂ）前記第１のインバータの出力端にゲートが接続さ
れ、第１の電源端子にソースが接続された、第１のβを
有する一導電型の第１のトランジスタ、 （Ｄ）前記入力信号がゲートに供給され、第１の電源端
子にソースが接続された、第１のβを有する一導電型の
第２のトランジスタ、 （Ｅ）前記第１のトランジスタのドレインにトレインが
接続され、前記第２のトランジスタのドレインにゲート
が接続され、第２の電源端子にソスが接続された、第２
のβを有する他導伝型の第３のトランジスタ、 （Ｆ）前記第２のトランジスタのドレインにドレインが
接続され、前記第１のトランジスタのドレインにゲート
が接続され、第２の電源端子にソースが接続された、第
２のβを有する他導伝型の第４のトランジスタ、 （Ｇ）前記第２のトランジスタのドレインに入力端が接
続された第２のインバータ、 （１１）前記第２のインバータの出力端にゲートが接続
され、前記第２の電源端子にソースが接続された他導伝
型の第５のトランジスタ、 （１）前記第１のトランジスタのドレインにゲートが接
続され、前記第１の電源端子にソースが接続され、前記
第５のトランジスタのトレインおよびレジスタを介して
出力端子とドレインが接続された一導電型の第６のトラ
ンジスタ、とを含んで構成される。
れ、第１の電源端子にソースが接続された、第１のβを
有する一導電型の第１のトランジスタ、 （Ｄ）前記入力信号がゲートに供給され、第１の電源端
子にソースが接続された、第１のβを有する一導電型の
第２のトランジスタ、 （Ｅ）前記第１のトランジスタのドレインにトレインが
接続され、前記第２のトランジスタのドレインにゲート
が接続され、第２の電源端子にソスが接続された、第２
のβを有する他導伝型の第３のトランジスタ、 （Ｆ）前記第２のトランジスタのドレインにドレインが
接続され、前記第１のトランジスタのドレインにゲート
が接続され、第２の電源端子にソースが接続された、第
２のβを有する他導伝型の第４のトランジスタ、 （Ｇ）前記第２のトランジスタのドレインに入力端が接
続された第２のインバータ、 （１１）前記第２のインバータの出力端にゲートが接続
され、前記第２の電源端子にソースが接続された他導伝
型の第５のトランジスタ、 （１）前記第１のトランジスタのドレインにゲートが接
続され、前記第１の電源端子にソースが接続され、前記
第５のトランジスタのトレインおよびレジスタを介して
出力端子とドレインが接続された一導電型の第６のトラ
ンジスタ、とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
第１図に示す出力バッファ回路は、
（Ａ）入力信号Ｖ１をインバートする第１のインバータ
４ａ、 （Ｂ）インバータ４ａの出力端にゲートが接続され、第
１の電源端子１にソースが接続された、第１のβを有す
るＮｃｈの第１のトランジスタ６ａ、 （Ｄ）入力信号Ｖｌがゲートに供給され、電源端子１に
ソースが接続された、第１のβを有するＮｃｈの第２の
トランジスタ６ｂ、 （Ｅ）トランジスタ６ａのドレインにトレインが接続さ
れ、トランジスタ６ｂのドレインにゲートが接続され、
電源端子２にソースが接続された、第２のβを有するＰ
ｃｈの第３のトランジスタ５ａ、 （Ｆ）トランジスタ６ｂのドレインにドレインが接続さ
れ、トランジスタ６ａのドレインにゲートが接続され、
電源端子２にソースが接続された、第２のβを有するＰ
ｃｈの第４のトランジスタ５ｂ、 （Ｇ）トランジスタ６ｂのドレインに入力端が接続され
た第２のインバータ４ｂ、 （１１）インバータ４ｂの出力端にゲートが接続され、
電源端子２にソースが接続されなＰｃｈの第５のトラン
ジスタ５ｃ、 （■）トランジスタ６ａのドレインにゲートが接続され
、電源端子１にソースが接続され、トランジスタ５ｃの
トレインおよびレジスタ７を介して出力端子８とドレイ
ンが接続されたＮｃｈの第６のトランジスタ６ｃ、 とを含んで構成される。
４ａ、 （Ｂ）インバータ４ａの出力端にゲートが接続され、第
１の電源端子１にソースが接続された、第１のβを有す
るＮｃｈの第１のトランジスタ６ａ、 （Ｄ）入力信号Ｖｌがゲートに供給され、電源端子１に
ソースが接続された、第１のβを有するＮｃｈの第２の
トランジスタ６ｂ、 （Ｅ）トランジスタ６ａのドレインにトレインが接続さ
れ、トランジスタ６ｂのドレインにゲートが接続され、
電源端子２にソースが接続された、第２のβを有するＰ
ｃｈの第３のトランジスタ５ａ、 （Ｆ）トランジスタ６ｂのドレインにドレインが接続さ
れ、トランジスタ６ａのドレインにゲートが接続され、
電源端子２にソースが接続された、第２のβを有するＰ
ｃｈの第４のトランジスタ５ｂ、 （Ｇ）トランジスタ６ｂのドレインに入力端が接続され
た第２のインバータ４ｂ、 （１１）インバータ４ｂの出力端にゲートが接続され、
電源端子２にソースが接続されなＰｃｈの第５のトラン
ジスタ５ｃ、 （■）トランジスタ６ａのドレインにゲートが接続され
、電源端子１にソースが接続され、トランジスタ５ｃの
トレインおよびレジスタ７を介して出力端子８とドレイ
ンが接続されたＮｃｈの第６のトランジスタ６ｃ、 とを含んで構成される。
βのレシオは
第１のβ／第２のβ〉５
に選定される。
第２図（ａ）〜（ｅ）は第１図に示す出力バッファ回路
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
入力信号Ｖｌが時刻１．で立上ると、信号ＶＡはＰｃｈ
のトランジスタ５ａのβが小さいため、時定数により徐
々に立上る。
のトランジスタ５ａのβが小さいため、時定数により徐
々に立上る。
信号ＶＢはＮｃｈのトランジスタ６ｂのβが大きいため
、１．の同時刻で立下り、インバータ４ｂの出力信号■
ｃも同時刻で立上る。
、１．の同時刻で立下り、インバータ４ｂの出力信号■
ｃも同時刻で立上る。
やがて、信号ＶＡの電位がトランジスタ６ｃのスレッシ
ュホールド電圧を越えると、時刻ｔ２で出力端子８から
反転信号■ｏが出力される。
ュホールド電圧を越えると、時刻ｔ２で出力端子８から
反転信号■ｏが出力される。
つまり、時刻ｔ１と時刻ｔ２間で出力回路の入力信号に
スリットを生じさせ、トランジスタ５ｃと６ｃがともに
ＯＦＦしている状態を作り、貫通電流がなくなるように
している。
スリットを生じさせ、トランジスタ５ｃと６ｃがともに
ＯＦＦしている状態を作り、貫通電流がなくなるように
している。
また、入力信号Ｖ！が立下る時も、時刻ｔ３と時刻ｔ４
間で出力回路の入力信号にスリットを生じさせている。
間で出力回路の入力信号にスリットを生じさせている。
本発明の出力バッファ回路は、Ｎｃｈ）ランジスタのβ
をＰｃｈトランジスタのβより大きくすることにより、
出力回路の入力信号にスリットを生じさせるので、少な
い素子数で貫通電流をなくすことができるという効果が
ある。
をＰｃｈトランジスタのβより大きくすることにより、
出力回路の入力信号にスリットを生じさせるので、少な
い素子数で貫通電流をなくすことができるという効果が
ある。
第１図は本発明の一実施例を示す回路図、第２図（ａ）
〜（ｅ）は第１図に示す出力バッファ回路の動作を示す
タイムチャート、第３図は従来の一例を示す回路図、第
４図（ａ）〜（ｅ）は従来の出力バッファ回路の動作を
示すタイムチャートである。 １．２・・・・・・電源端子、４ａ、４ｂ・−・・・・
インバータ、５ａ〜５Ｃ・・・・・・Ｐｃｈ）ランジス
タ、６ａ〜６Ｃ・・・・・・Ｎｃｈ）−ランジスタ、７
・・・・・・レジスタ、８・・・・・・出力端子。 Ｖ、・・・・・・入力信号、■ｏ・・・・・・反転信号
。 第 ２ 閃 代理人 弁理士 内 原 晋
〜（ｅ）は第１図に示す出力バッファ回路の動作を示す
タイムチャート、第３図は従来の一例を示す回路図、第
４図（ａ）〜（ｅ）は従来の出力バッファ回路の動作を
示すタイムチャートである。 １．２・・・・・・電源端子、４ａ、４ｂ・−・・・・
インバータ、５ａ〜５Ｃ・・・・・・Ｐｃｈ）ランジス
タ、６ａ〜６Ｃ・・・・・・Ｎｃｈ）−ランジスタ、７
・・・・・・レジスタ、８・・・・・・出力端子。 Ｖ、・・・・・・入力信号、■ｏ・・・・・・反転信号
。 第 ２ 閃 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 （Ａ）入力信号をインバートする第１のインバータ、 （Ｂ）前記第１のインバータの出力端にゲートが接続さ
れ、第１の電源端子にソースが接続された、第１のβを
有する一導電型の第１のトランジスタ、 （Ｄ）前記入力信号がゲートに供給され、第１の電源端
子にソースが接続された、第１のβを有する一導電型の
第２のトランジスタ、 （Ｅ）前記第１のトランジスタのドレインにドレインが
接続され、前記第２のトランジスタのドレインにゲート
が接続され、第２の電源端子にソースが接続された、第
２のβを有する他導伝型の第３のトランジスタ、 （Ｆ）前記第２のトランジスタのドレインにドレインが
接続され、前記第１のトランジスタのドレインにゲート
が接続され、第２の電源端子にソースが接続された、第
２のβを有する他導伝型の第４のトランジスタ、 （Ｇ）前記第２のトランジスタのドレインに入力端が接
続された第２のインバータ、 （Ｈ）前記第２のインバータの出力端にゲートが接続さ
れ、前記第２の電源端子にソースが接続された他導伝型
の第５のトランジスタ、 （Ｉ）前記第１のトランジスタのドレインにゲートが接
続され、前記第１の電源端子にソースが接続され、前記
第５のトランジスタのドレインおよびレジスタを介して
出力端子とドレインが接続された一導伝型の第６のトラ
ンジスタ、 とを含むことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205837A JPH0254615A (ja) | 1988-08-18 | 1988-08-18 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205837A JPH0254615A (ja) | 1988-08-18 | 1988-08-18 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254615A true JPH0254615A (ja) | 1990-02-23 |
Family
ID=16513534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205837A Pending JPH0254615A (ja) | 1988-08-18 | 1988-08-18 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254615A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852371A (en) * | 1995-05-10 | 1998-12-22 | Micron Technology, Inc. | Low power, high speed level shifter |
| US5936428A (en) * | 1995-05-10 | 1999-08-10 | Micron Technology, Inc. | Low power, high speed level shifter |
| JP2006229526A (ja) * | 2005-02-17 | 2006-08-31 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| WO2016108989A1 (en) * | 2014-12-29 | 2016-07-07 | Sandisk Technologies Llc | Cross-coupled level shifter with transition tracking circuits |
-
1988
- 1988-08-18 JP JP63205837A patent/JPH0254615A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852371A (en) * | 1995-05-10 | 1998-12-22 | Micron Technology, Inc. | Low power, high speed level shifter |
| US5936428A (en) * | 1995-05-10 | 1999-08-10 | Micron Technology, Inc. | Low power, high speed level shifter |
| US6191616B1 (en) | 1995-05-10 | 2001-02-20 | Micron Technology, Inc. | Low power, high speed level shifter |
| US6307398B2 (en) | 1995-05-10 | 2001-10-23 | Micron Technology, Inc. | Low power, high speed level shifter |
| JP2006229526A (ja) * | 2005-02-17 | 2006-08-31 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| JP4583202B2 (ja) * | 2005-02-17 | 2010-11-17 | 川崎マイクロエレクトロニクス株式会社 | レベルシフト回路 |
| WO2016108989A1 (en) * | 2014-12-29 | 2016-07-07 | Sandisk Technologies Llc | Cross-coupled level shifter with transition tracking circuits |
| CN106716830A (zh) * | 2014-12-29 | 2017-05-24 | 桑迪士克科技有限责任公司 | 具有转变跟踪电路的交叉耦合式电平移位器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0136775B1 (ko) | 스위칭 유도 잡음을 감소시키는 출력 버퍼 | |
| KR930008859A (ko) | 직류 전류를 제거한 데이타 출력 버퍼 | |
| KR900001131A (ko) | 반도체 집적회로의 출력회로 | |
| KR930003540A (ko) | 노이즈가 억제되는 데이타 출력 버퍼 | |
| KR900018786A (ko) | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 | |
| KR100263785B1 (ko) | 상보형 금속 산화막 반도체 회로 | |
| JPH0254615A (ja) | 出力バッファ回路 | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| KR890007503A (ko) | 반도체집적회로 | |
| JPH04269011A (ja) | レベルシフト回路 | |
| KR910002083A (ko) | 출력회로 | |
| JPS62159910A (ja) | 半導体集積回路 | |
| JPH0270120A (ja) | 出力回路 | |
| JPH057151A (ja) | レベルシフト回路 | |
| JPH02196519A (ja) | ドライバ回路 | |
| JPH03258115A (ja) | インバータ回路装置 | |
| KR930002591B1 (ko) | 어드레스 천이 검출회로(Address Transition Detector) | |
| JP2699496B2 (ja) | 出力回路 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| JP2529305B2 (ja) | 中間レベル設定回路 | |
| KR0120567B1 (ko) | 저전력 소모와 고속 동작을 위한 삼상 버퍼 회로 | |
| KR900008101B1 (ko) | 트라이 스테이트 인버터를 이용한 플립플롭 | |
| KR100374547B1 (ko) | 데이타출력버퍼회로 | |
| JPH08321768A (ja) | バッファ回路及びこれを用いた半導体集積回路 | |
| JPH02254816A (ja) | 貫通電流防止型出力回路 |