KR0120567B1 - 저전력 소모와 고속 동작을 위한 삼상 버퍼 회로 - Google Patents

저전력 소모와 고속 동작을 위한 삼상 버퍼 회로

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KR0120567B1 KR1019940008592A KR19940008592A KR0120567B1 KR 0120567 B1 KR0120567 B1 KR 0120567B1 KR 1019940008592 A KR1019940008592 A KR 1019940008592A KR 19940008592 A KR19940008592 A KR 19940008592A KR 0120567 B1 KR0120567 B1 KR 0120567B1
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Abstract

본 발명은 트랜지스터의 수를 최소화한 삼상 버퍼회로(tri-state buffer)에 관한 것으로, 동일한 수의 P채널 트랜지스터와 N채널 트랜지스터를 갖는 시모스(CMOS)형 삼상 버퍼회로에 관한 것으로, 종래의 삼상 버퍼회로에서 높은 임피던스를 만들기 위하여 NAND 게이트나 NOR 게이트 회로를 통하게 됨으로써 야기되는 전송시간의 지연과 전력소모가 따르는 문제점을 해결한 삼상 버퍼회로에 관한 것이다.
트랜지스터의 수를 최소화하고 전력소모가 적어 우수한 특성을 갖는 VLSI회로에 구현할 수 있는 효과가 있다.

Description

저전력 소모와 고속 동작을 위한 삼상 버퍼 회로
제1도는 종래의 삼상 버퍼 회로도.
제2도는 본 발명에 따른 삼상 버퍼 회로도.
제3도는 본 발명에 따른 삼상 버퍼와 전송 지연 시간 그래프.
제4도는 종래 및 본 발명에 따른 삼상 버퍼의 팬아웃16에서 전송 시간 비교 그래프.
* 도면의 주요부분에 대한 부호의 설명
13 : NAND 게이트 14 : 인버터
16, P1 내지 P2 : P-채널 트랜지스터
17, 18, N1 내지 N4 : N-채널 트랜지스터
본 발명은 저전력 소모와 고속 동작을 위하여 트랜지스터 수를 최소화한 삼상 버퍼(tri-state buffer) 회로에 관한 것으로, 또한 동일한 수의 P채널 트랜지스터와 N채널 트랜지스터로 구현하여 게이트 어레이(Gate Array)응용에 적합한 삼상 버퍼 회로에 관한 것이다.
일반적으로, 삼상 버퍼 회로는 VLSI 소자에서 정보 전송용으로 가장 많이 사용되고 있으며, 또한 입/출력 버퍼회로에서는 출력을 하이-임피던스(High impedence; 이하 Hi-Z라 칭함) 상태로 만들어 입력 버퍼로서 사용하고자 할 때, 그를 위한 프리-버퍼(pre-buffer)로도 많이 사용되고 있다.
종래의 삼상 버퍼 회로(미국 특허번호 4,465,945호, 1982년 9월 3일 출원)는 제1도에 도시된 바와 같이 입력신호(VIN)와 인에이블 신호(VEN)를 두 입력으로 하는 NAND 게이트(13), 입력신호(VIN)를 반전시키는 인버터(14), 그리고 NAND 게이트(13)와 인버터(14)의 출력 및 인에이블 신호(VEN)를 각각 게이트 단자로 입력받고 공급 전압단(VCC)과 접지 전압단에 직렬 접속된 P채널 트랜지스터(16), 두 개의 N채널 트랜지스터(17,18)로 구성되며, 출력(VOUT)단자가 P채널 트랜지스터(16)와 N채널 트랜지스터(17) 사이에 형성되게 된다.
그러나, 상기 종래의 삼상 버퍼 회로는 출력을 Hi-Z로 만들기 위하여 NAND 게이트(또는 NOR 게이트) 회로를 거쳐야 하기 때문에 Hi-Z에 도달하기 위해서는 전송시간과 전력소모가 많이 따르는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 트랜지스터의 수를 최소화하여 전송시간과 전력소모가 없이 출력단이 Hi-Z에 도달할 수 있도록 하는 삼상 버퍼회로를 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 동일한 수의 P채널 트랜지스터와 N채널 트랜지스터를 동일 개수로 구현하여 게이트 어레이(Gate Array)응용에 적합한 삼상 버퍼회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 출력단을 각가 풀업 및 풀다운 구동하는 제1PMOS 트랜지스터 및 제 1NMOS 트랜지스터; 제1전원공급단으로부터 제2전원공급단에 차례로 직렬 접속되고 각각의 게이트단이 상기 인에이블 신호를 인가받는 제 2NMOS 트랜지스터, 제2PMOS 트랜지스터 및 제3NMOS 트랜지스터; 및 상기 제1전원공급단으로부터 제2전원공급단에 차례로 직렬 접속되고, 게이트단으로 인에이블 신호를 인가받는 제3PMOS 트랜지스터, 게이트단으로 각각 입력신호를 인가받는 제4PMOS 트랜지스터 및 제4NMOS 트랜지스터를 구비하고, 상기 제4PMOS 트랜지스터와 상기 제4NMOS트랜지스터간의 제1노드와 상기 제2PMOS트랜지스터와 상기 제3NMOS트랜지스터간의 제2노드에 상기 제1NMOS 트랜지스터의 게이트단이 접속되며, 제2NMOS 트랜지스터와 상기 제2PMOS 트랜지스터 간의 제3노드에 상기 제1PMOS 트랜지스터의 게이트단이 접속된 것을 특징으로 한다.
이하, 첨부된 도면 제2도 이하를 참조하여 본 발명을 상세히 설명하면 다음과 같다.
본 발명은 출력단을 하이 임피던스로 만드는 회로와 신호를 전성하는 전송회로를 분리하여 출력단이 Hi-Z 상태로 도달하는 시간을 최소화함과 아울러 전류소모를 최소화하는 삼상 버퍼이다.
제2도는 본 발명의 일실시예에 따른 삼상 버퍼의 구성을 도시한 것으로, 출력단(VOUT)을 각각 풀업 및 풀다운 구동하는 제1PMOS 트랜지스터(P4) 및 제1NMOS 트랜지스터(N4)와, 공급전원단(VCC)으로부터 접지전원단에 차례로 직렬 접속되고 각각의 게이트단이 인에이블 신호(VEN)를 인가받는 제 2NMOS 트랜지스터(N2),제2PMOS 트랜지스터(P3) 및 제3NMOS 트랜지스터(N3)와, 공급전원단(VCC)으로부터 접지전원단에 차례로 직렬 접속되고 게이트단으로 인에이블 신호(VEN)를 인가받는 제3PMOS 트랜지스터(P1),게이트단으로 각각 입력신호(VIN)를 인가받는 제4PMOS 트랜지스터(P2) 및 제4NMOS 트랜지스터(N1)를 구비하고, 제4PMOS 트랜지스터(P2)와 제4NMOS(N1)간의 노드와 상기 제2PMOS 트랜지스터(P3)와 상기 제3NMOS 트랜지스터(N3)간의 노드에 제1NMOS 트랜지스터(N4)의 게이트단이 접속되며, 제2NMOS 트랜지스터(N2)와 상기 제2PMOS 트랜지스터(P3)간의 노드에 제1PMOS 트랜지스터(P4)의 게이트단이 접속 구성된다.
상기와 같은 구성을 갖는 제2도의 동작은, 전체적으로, 인에이블 신호(VEN)이 로우(LOW)이면 삼상버퍼의 출력(VOUT)은 입력신호(VIN)의 레벨을 출력하고, 인에이블 신호(VEN)가 하이(HIGH)이면 삼상 버퍼의 출력(VOUT)은 입력신호(VIN)에 관계없이 Hi-Z 상태가 된다. 이를 상세히 살펴본다.
먼저, 인에이블 신호(VEN)가 0V(로우), 입력신호(VIN) 5V(하이)인 경우에는 트랜지스터 P2,N2,N3가 오프(off) 트랜지스터 P1,P2,N1은 온(on)되므로써, 접지전원이 트랜지스터 N1,P3를 통해 P4의 게이트로 전달되고 P4는 턴-온되고, 접지전원이 트랜지스터 N1을 통해 N4의 게이트로 전달되고 N4는 턴-오프되어, 결과적으로 출력단(VOUT)에는 하이(5V) 전압이 걸리게 된다.
다음, 인에이블 신호(VEN)가 0V(로우), 입력신호(VIN) 0V(로우)인 경우에는 트랜지스터 N1,N2,N3는 오프, 트랜지스터 P1,P2,P3는 온(on)되므로써, 공급전원(VCC)이 트랜지스터 P1,P2를 통해 N4의 게이트로 전달되어 N4는 턴-온되고, 공급전원(VCC)이 트랜지스터 P1,P2 및 P3를 통해 P4의 게이트로 전달되어 P4는 턴-오프되어, 결과적으로 출력단(VOUT)에는 로우(0V)전압이 걸리게 된다.
이어서, 인에이블 신호(VEN)가 5V(하이), 입력신호(VIN) 0V(로우)인 경우에는 트랜지스터 P1,P3,N1는 오프, 트랜지스터 P2,N2,N3는 온(on)되므로써, 트랜지스터 P4,N4는 모두 턴-오프되어 출력단(VOUT)은 Hi-Z 상태가 된다. 이때, 트랜지스터 P2는 트랜지스터 P1으로부터 전원공급이 안되므로 트랜지스터 N3의 온에 의한 전력소모가 없게 된다.
또한, 인에이블 신호(VEN)가 5V(하이),입력신호(VIN) 5V(하이)인 경우에는 트랜지스터 P1,P2,P3는 오프, 트랜지스터 N1,N2,N3는 온(on)되므로써, 트랜지스터 P4,N4는 모두 턴-오프되어 마찬가지로 출력단(VOUT)은 Hi-Z 상태가 된다. 이때, 트랜지스터 P4와 N4의 게이트 입력 전하는 차지(charge) 및 디스차지(discharge)되지만, 두노드(P4와 N4의 게이트단 노드)를 연결하는 트랜지스터 P3가 오프되어 전력소모가 발생하지 않는다.
상기 동작에 대한 시뮬레이션(simulation) 결과가 종래의 삼상버퍼와 비교하여 제3도에 나타나 있다. 도면 제3도에 팬아웃(fan out)이 1.16인 경우 본 발명과 종래의 지연시간을 비교한것으로, 제4도에 팬아웃 16인 경우를 확대하여 도시하였는데, 실선은 본 발명에 해당하는 전송 지연시간을, 점선은 종래의 지연시간을 비교한것으로, 제4도에 도시된 바와 같이 본 발명과 종래 회로에 동일한 시간과 파형을 갖는 입력인가시 출력단이 하이레벨이라고 할수 있는 2.5V를 지나는 시간을 신호 지연시간이라고 할때 종래의 회로가 갖는 신호전송 지연 시간에 비해 본 회로의 신호 지연시간이 1.0ns 정도 밖에차이가 발생하지 않기 때문에 거의 동일한 전송시간의 특성을 가짐을 알수가 있다.
또한, 상술한바와 같이 Hi-Z에 도달할때 전력소모가 종래의 회로에 비해 적음을 알수 있다.
상기와 같이 이루어지는 본 발명은 트랜지스터의 수를 최소화하여 고집적화에 적합하며, 고속동작 및 전력소모가 적어 우수한 특성을 갖는 VLSI회로에 구현할수 있는 효과가 있다.

Claims (2)

  1. 출력단을 각각 풀업 및 풀다운 구동하는 제1PMOS 트랜지스터 및 제1NMOS 트랜지스터; 제1전원공급단으로부터 제2전원공급단에 차례로 직렬접속되고 각각의 게이트단이 인에이블 신호를 인가받는 제2NMOS 트랜지스터, 제2PMOS 트랜지스터 및 제3NMOS 트랜지스터; 상기 제1전원공급단으로부터 상기 제2전원공급단에 차례로 직렬접속되고, 게이트단으로 상기 인에이블 신호를 인가받는 제3PMOS 트랜지스터, 게이트단으로 각각 입력신호를 인가받는 제4PMOS 트랜지스터 및 제4NMOS 트랜지스터를 구비하고, 상기 제4PMOS 트랜지스터와 상기 제4NMOS 트랜지스터간의 제1노드와, 상기 제2PMOS 트랜지스터와 상기 제3NMOS 트랜지스터간의 제2노드에 상기 제1NMOS 트랜지스터의 게이트단이 접속되며, 제2NMOS 트랜지스터와 상기 제2 PMOS 트랜지스터간의 제3노드에 상기 제1PMOS 트랜지스터의 게이트단이 접속된 삼상 버퍼회로.
  2. 제1항에 있어서, 상기 제1전원은 공급전원(VCC)단이고, 상기 제2전원은 접지전원임을 특징으로 하는 삼상버퍼회로.
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