JPH06224730A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH06224730A JPH06224730A JP5009638A JP963893A JPH06224730A JP H06224730 A JPH06224730 A JP H06224730A JP 5009638 A JP5009638 A JP 5009638A JP 963893 A JP963893 A JP 963893A JP H06224730 A JPH06224730 A JP H06224730A
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Abstract
(57)【要約】
【目的】ＣＭＯＳ集積回路装置における大電流駆動出力
バッファのスルーレートコントロール回路における隣接
配線からのノイズの影響を少なくする。 【構成】入力端子１０１を入力とするインバータ１０２
および１０３および遅延回路１０４，インバータ１０３
により駆動される小電流の出力駆動用トランジスタ１１
１と１１２、インバータ１０２の出力と遅延回路１０４
の出力を入力とするインバータ１０７、２ＮＡＮＤゲー
ト１０６の出力を入力とするインバータ１０８、インバ
ータ１０７の出力とインバータ１０８の出力によりそれ
ぞれのゲート端子が駆動される大電流の出力駆動用Ｐチ
ャネルＭＯＳトランジスタ１０９およびＮチャネルＭＯ
Ｓトランジスタ１１０より構成される。 【効果】インバータ１０７とＰチャネルＭＯＳトランジ
スタ１０９の間の配線や、インバータ１０８とＮチャネ
ルＭＯＳトランジスタ１１０の間の配線への、隣接配線
からのノイズの影響を少なくする効果がある。
バッファのスルーレートコントロール回路における隣接
配線からのノイズの影響を少なくする。 【構成】入力端子１０１を入力とするインバータ１０２
および１０３および遅延回路１０４，インバータ１０３
により駆動される小電流の出力駆動用トランジスタ１１
１と１１２、インバータ１０２の出力と遅延回路１０４
の出力を入力とするインバータ１０７、２ＮＡＮＤゲー
ト１０６の出力を入力とするインバータ１０８、インバ
ータ１０７の出力とインバータ１０８の出力によりそれ
ぞれのゲート端子が駆動される大電流の出力駆動用Ｐチ
ャネルＭＯＳトランジスタ１０９およびＮチャネルＭＯ
Ｓトランジスタ１１０より構成される。 【効果】インバータ１０７とＰチャネルＭＯＳトランジ
スタ１０９の間の配線や、インバータ１０８とＮチャネ
ルＭＯＳトランジスタ１１０の間の配線への、隣接配線
からのノイズの影響を少なくする効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、出力バッファ回路に関
し、特にＣＭＯＳ技術による半導体集積回路に用いられ
る出力バッファ回路に関する。
し、特にＣＭＯＳ技術による半導体集積回路に用いられ
る出力バッファ回路に関する。
【０００２】
【従来の技術】近年、ＩＣは、その利用分野が広まり、
ＯＡ機器をはじめ、家電製品、自動車等の制御など様々
な分野で使用されるようになっている。これら様々なＩ
Ｃの用途のうち、制御用のＩＣに要求される機能とし
て、大電流出力可能な出力バッファを内蔵している事が
求められている。
ＯＡ機器をはじめ、家電製品、自動車等の制御など様々
な分野で使用されるようになっている。これら様々なＩ
Ｃの用途のうち、制御用のＩＣに要求される機能とし
て、大電流出力可能な出力バッファを内蔵している事が
求められている。
【０００３】ところが一方で、制御機能を有しているＩ
Ｃに大電流出力のバッファを内蔵させると、ノイズの問
題が大きくなってくる。ＩＣ内蔵の大電流駆動出力バッ
ファの出力電圧がハイレベルからローレベルへ、また
は、ローレベルからハイレベルへ変化するときに、一時
的にＩＣに大電流が流れる。このときＩＣ内蔵の出力バ
ッファに瞬間的に流れる電流の最大値をピーク電流と呼
ぶ。特に、ＩＣ内蔵の複数の出力バッファが同時に動作
すると、瞬間的に流れる電流はますます大きくなる。そ
のとき、ＩＣの電源やグランドにノイズが生じることか
ら、ＩＣの制御機能上の誤動作を引き起こしたり、制御
用ＩＣ以外の周辺回路の誤動作を引き起こしたりする恐
れがある。
Ｃに大電流出力のバッファを内蔵させると、ノイズの問
題が大きくなってくる。ＩＣ内蔵の大電流駆動出力バッ
ファの出力電圧がハイレベルからローレベルへ、また
は、ローレベルからハイレベルへ変化するときに、一時
的にＩＣに大電流が流れる。このときＩＣ内蔵の出力バ
ッファに瞬間的に流れる電流の最大値をピーク電流と呼
ぶ。特に、ＩＣ内蔵の複数の出力バッファが同時に動作
すると、瞬間的に流れる電流はますます大きくなる。そ
のとき、ＩＣの電源やグランドにノイズが生じることか
ら、ＩＣの制御機能上の誤動作を引き起こしたり、制御
用ＩＣ以外の周辺回路の誤動作を引き起こしたりする恐
れがある。
【０００４】この誤動作を避けるための対策として、出
力バッファの出力駆動用トランジスタの駆動能力を調節
して徐々に電流を流すことにより、短時間内の電流量の
集中を防ぎピーク電流を減らす回路が用いられている。
この回路は、スルーレートコントロール回路と呼ばれて
いる。
力バッファの出力駆動用トランジスタの駆動能力を調節
して徐々に電流を流すことにより、短時間内の電流量の
集中を防ぎピーク電流を減らす回路が用いられている。
この回路は、スルーレートコントロール回路と呼ばれて
いる。
【０００５】集積回路装置内で使用されるＭＯＳトラン
ジスタの電流供給能の大きさは、チャネル長をＬとしチ
ャネル幅をＷとすると、Ｗ／Ｌの値の大きさで表され
る。通常、出力駆動用のＰチャネルＭＯＳトランジスタ
やＮチャネルＭＯＳトランジスタは、集積回路装置内の
他のトランジスタよりも大きなＷ／Ｌの値を有してい
る。Ｗ／Ｌの値が大きいトランジスタほど電流供給能力
は高いが、それと同時にピーク電流も大きくなる。
ジスタの電流供給能の大きさは、チャネル長をＬとしチ
ャネル幅をＷとすると、Ｗ／Ｌの値の大きさで表され
る。通常、出力駆動用のＰチャネルＭＯＳトランジスタ
やＮチャネルＭＯＳトランジスタは、集積回路装置内の
他のトランジスタよりも大きなＷ／Ｌの値を有してい
る。Ｗ／Ｌの値が大きいトランジスタほど電流供給能力
は高いが、それと同時にピーク電流も大きくなる。
【０００６】また一般に、ある回路において、入力信号
が変化した時刻から出力信号が変化するまでの時刻を信
号伝達時間の呼ぶ。信号伝達時間のうち、出力信号ロー
レベルからハイレベルに変化するときの信号伝達時間を
立ち下がり時間と呼ぶ。
が変化した時刻から出力信号が変化するまでの時刻を信
号伝達時間の呼ぶ。信号伝達時間のうち、出力信号ロー
レベルからハイレベルに変化するときの信号伝達時間を
立ち下がり時間と呼ぶ。
【０００７】従来の、大電流駆動出力バッファのスルー
レートコントロール回路の一例を図４〜図６を用いて説
明する。図４は、大電流駆動出力バッファのスルーレー
トコントロール回路の一例の回路図で図５は、図４の回
路内の各部の動作電圧波形を表す図である。
レートコントロール回路の一例を図４〜図６を用いて説
明する。図４は、大電流駆動出力バッファのスルーレー
トコントロール回路の一例の回路図で図５は、図４の回
路内の各部の動作電圧波形を表す図である。
【０００８】図４に示す出力バッファは、入力端子１０
１と、この入力端子１０１の信号を入力とするインバー
タ４０２およびインバータ４０３と、インバータ４０２
の出力をゲート入力とし出力端子１１３を駆動する出力
駆動用のＰチャネルＭＯＳトランジスタ１０９と、イン
バータ４０３の出力をゲート入力とし出力端子１１３を
駆動する出力駆動用のＮチャネルＭＯＳトランジスタ１
１０とより構成されている。
１と、この入力端子１０１の信号を入力とするインバー
タ４０２およびインバータ４０３と、インバータ４０２
の出力をゲート入力とし出力端子１１３を駆動する出力
駆動用のＰチャネルＭＯＳトランジスタ１０９と、イン
バータ４０３の出力をゲート入力とし出力端子１１３を
駆動する出力駆動用のＮチャネルＭＯＳトランジスタ１
１０とより構成されている。
【０００９】インバータ４０２を構成しているＰチャネ
ルＭＯＳトランジスタのＷ／Ｌ値は大きく、Ｎチャネル
ＭＯＳトランジスタのＷ／Ｌの値は小さくなっている。
従って、インバータ４０２の特性は、ハイレベル出力の
ドライブ能力は高く、ローレベル出力のドライブ能力は
低くなっている。なお図４では、このインバータ４０２
のＷ／Ｌ値の構成を表現するために、ＰチャネルＭＯＳ
トランジスタを並列接続の複数のＭＯＳトランジスタで
示し、また、ＮチャネルＭＯＳトランジスタを直列接続
の複数のＭＯＳトランジスタで示している。
ルＭＯＳトランジスタのＷ／Ｌ値は大きく、Ｎチャネル
ＭＯＳトランジスタのＷ／Ｌの値は小さくなっている。
従って、インバータ４０２の特性は、ハイレベル出力の
ドライブ能力は高く、ローレベル出力のドライブ能力は
低くなっている。なお図４では、このインバータ４０２
のＷ／Ｌ値の構成を表現するために、ＰチャネルＭＯＳ
トランジスタを並列接続の複数のＭＯＳトランジスタで
示し、また、ＮチャネルＭＯＳトランジスタを直列接続
の複数のＭＯＳトランジスタで示している。
【００１０】一方、インバータ４０３は、Ｗ／Ｌ値の小
さなＰチャネルＭＯＳトランジスタＷ／Ｌ値の大きなＮ
チャネルＭＯＳトランジスタより構成される。この構成
により、インバータ４０３はハイレベル出力時のドライ
ブ能力は低く、ローレベル出力時のドライブ能力は高く
なっている。
さなＰチャネルＭＯＳトランジスタＷ／Ｌ値の大きなＮ
チャネルＭＯＳトランジスタより構成される。この構成
により、インバータ４０３はハイレベル出力時のドライ
ブ能力は低く、ローレベル出力時のドライブ能力は高く
なっている。
【００１１】図４の大電流駆動出力バッファの動作図５
を用いて説明する。図５は、図４における各節点ｇ，
ｈ，ｉ，ｊの電位の時間的変化を表したものである。ま
ず、節点ｇの信号の立ち上がり時は、節点ｉの信号はす
ぐに立ち下がるが節点ｈの信号はゆっくり立ち下がる。
このため図４の出力駆動用ＰチャネルＭＯＳトランジス
タ１０９は徐々にオン状態なり、また、出力駆動用Ｎチ
ャネルＭＯＳトランジスタ１１０はただちにオフ状態に
なる。結果として、出力端子１１３の電圧はゆっくり上
昇する。
を用いて説明する。図５は、図４における各節点ｇ，
ｈ，ｉ，ｊの電位の時間的変化を表したものである。ま
ず、節点ｇの信号の立ち上がり時は、節点ｉの信号はす
ぐに立ち下がるが節点ｈの信号はゆっくり立ち下がる。
このため図４の出力駆動用ＰチャネルＭＯＳトランジス
タ１０９は徐々にオン状態なり、また、出力駆動用Ｎチ
ャネルＭＯＳトランジスタ１１０はただちにオフ状態に
なる。結果として、出力端子１１３の電圧はゆっくり上
昇する。
【００１２】次に、節点ｇの信号の立ち下がり時は、節
点ｈの信号はすぐに立ち上がるが節点ｉの信号はゆっく
り立ち上がる。このため図４の出力駆動用ＰチャネルＭ
ＯＳトランジスタ１０９はただちにオフ状態になり、ま
た、出力駆動用ＮチャネルＭＯＳトランジスタ１１０は
徐々にオン状態になる。結果として、出力端子１１３の
電圧はゆっくり下降する。
点ｈの信号はすぐに立ち上がるが節点ｉの信号はゆっく
り立ち上がる。このため図４の出力駆動用ＰチャネルＭ
ＯＳトランジスタ１０９はただちにオフ状態になり、ま
た、出力駆動用ＮチャネルＭＯＳトランジスタ１１０は
徐々にオン状態になる。結果として、出力端子１１３の
電圧はゆっくり下降する。
【００１３】節点ｈの信号立ち上がり時と節点ｉの信号
立ち下がり時のそれぞれの波形を急峻とする理由は、出
力駆動用ＰチャネルＭＯＳトランジスタ１０９の出力駆
動用ＮチャネルＭＯＳトランジスタ１１０とが同時にオ
ン状態となり、電源からグラウンドへ過大な貫通電流が
流れるのを避けるためである。
立ち下がり時のそれぞれの波形を急峻とする理由は、出
力駆動用ＰチャネルＭＯＳトランジスタ１０９の出力駆
動用ＮチャネルＭＯＳトランジスタ１１０とが同時にオ
ン状態となり、電源からグラウンドへ過大な貫通電流が
流れるのを避けるためである。
【００１４】このような動作により、従来のスルーレー
トコントロール回路は、図５の節点ｊの電圧波形のよう
に、ゆるやかな変化の出力波形を実現し、徐々に電流を
流すことでピーク電流を抑えていた。
トコントロール回路は、図５の節点ｊの電圧波形のよう
に、ゆるやかな変化の出力波形を実現し、徐々に電流を
流すことでピーク電流を抑えていた。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のスルーレートコントロール回路は、ノイズによ
り、影響を受けやすいという欠点を有している。以下に
その説明を行う。
た従来のスルーレートコントロール回路は、ノイズによ
り、影響を受けやすいという欠点を有している。以下に
その説明を行う。
【００１６】上述した従来のスルーレートコントロール
回路をゲートアレイやセルベーストＩＣによって設計す
る場合には、インバータ４０２と出力駆動用Ｐチャネル
ＭＯＳトランジスタ１０９との間、及びインバータ４０
３と出力駆動用ＮチャネルＭＯＳトランジスタ１１０と
の間のチップ上の配線の長さが長くなり、その部分が他
の隣接配線からのノイズに弱くなる。
回路をゲートアレイやセルベーストＩＣによって設計す
る場合には、インバータ４０２と出力駆動用Ｐチャネル
ＭＯＳトランジスタ１０９との間、及びインバータ４０
３と出力駆動用ＮチャネルＭＯＳトランジスタ１１０と
の間のチップ上の配線の長さが長くなり、その部分が他
の隣接配線からのノイズに弱くなる。
【００１７】図４に示す従来のスルーレートコントロー
ル回路で、節点ｈや節点ｉの部分にノイズが乗った場合
の動作例を図６に示す。従来のスルーレートコントロー
ル回路では、インバータ４０２のローレベル出力インピ
ーダンスと、インバータ４０３のハイレベル出力インピ
ーダンスが高い。そのため、インバータ４０２がハイレ
ベルを出力しているときおよびインバータ４０３がロー
レベルを出力しているときに、特にノイズの影響を受け
易くなる。この結果、出力端子１１３の出力波形にもノ
イズが乗り、出力端子１１３に接続されている他の周辺
回路の誤動作を招く恐れがある。
ル回路で、節点ｈや節点ｉの部分にノイズが乗った場合
の動作例を図６に示す。従来のスルーレートコントロー
ル回路では、インバータ４０２のローレベル出力インピ
ーダンスと、インバータ４０３のハイレベル出力インピ
ーダンスが高い。そのため、インバータ４０２がハイレ
ベルを出力しているときおよびインバータ４０３がロー
レベルを出力しているときに、特にノイズの影響を受け
易くなる。この結果、出力端子１１３の出力波形にもノ
イズが乗り、出力端子１１３に接続されている他の周辺
回路の誤動作を招く恐れがある。
【００１８】
【課題を解決するための手段】本発明のスルーレートコ
ントロール回路は、ＣＭＯＳ回路構成の出力バッファ回
路において、小電流駆動能力をもつ第１の出力バッファ
と、大電流駆動能力をもつ第２の出力バッファとを含
み、前記第１の出力バッファ回路は、外部からの入力信
号を入力とする第１のインバータと、前記第１のインバ
ータの出力をゲート入力とする第１の出力駆動用Ｐチャ
ネルＭＯＳトランジスタおよび第１の出力駆動用Ｎチャ
ネルＭＯＳトランジスタとより構成され、前記第２の出
力バッファ回路は、前記入力信号を入力とする反転論理
の遅延回路と、前記入力信号を入力とする第２のインバ
ータと、前記遅延回路の出力と前記第２のインバータの
出力を入力とする２入力ＮＯＲゲートと、前記遅延回路
の出力と前記第２のインバータの出力を入力とする２入
力ＮＡＮＤゲートと、前記２入力ＮＯＲゲートの出力を
入力とする第３のインバータと、前記２入力ＮＡＮＤゲ
ートの出力を入力とする第４のインバータと、前記第３
のインバータの出力をゲート入力とする第２の出力駆動
用ＰチャネルＭＯＳトランジスタと、前記第４のインバ
ータの出力をゲート入力とする第２の出力駆動用Ｎチャ
ネルＭＯＳトランジスタとより構成されることを特徴と
する。
ントロール回路は、ＣＭＯＳ回路構成の出力バッファ回
路において、小電流駆動能力をもつ第１の出力バッファ
と、大電流駆動能力をもつ第２の出力バッファとを含
み、前記第１の出力バッファ回路は、外部からの入力信
号を入力とする第１のインバータと、前記第１のインバ
ータの出力をゲート入力とする第１の出力駆動用Ｐチャ
ネルＭＯＳトランジスタおよび第１の出力駆動用Ｎチャ
ネルＭＯＳトランジスタとより構成され、前記第２の出
力バッファ回路は、前記入力信号を入力とする反転論理
の遅延回路と、前記入力信号を入力とする第２のインバ
ータと、前記遅延回路の出力と前記第２のインバータの
出力を入力とする２入力ＮＯＲゲートと、前記遅延回路
の出力と前記第２のインバータの出力を入力とする２入
力ＮＡＮＤゲートと、前記２入力ＮＯＲゲートの出力を
入力とする第３のインバータと、前記２入力ＮＡＮＤゲ
ートの出力を入力とする第４のインバータと、前記第３
のインバータの出力をゲート入力とする第２の出力駆動
用ＰチャネルＭＯＳトランジスタと、前記第４のインバ
ータの出力をゲート入力とする第２の出力駆動用Ｎチャ
ネルＭＯＳトランジスタとより構成されることを特徴と
する。
【００１９】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１は、本発明の第１の実施例の大電
流出力駆動出力バッファにおけるスルーレートコントロ
ール回路の回路図である。図１を参照すると本実施例
は、入力端子１０１、出力端子１１３、入力端子１０１
からの信号を入力とするインバータ１０２および１０
３、同じく入力端子１０１からの信号を入力とする遅延
回路１０４、インバータ１０２の出力と遅延回路１０４
の出力をそれぞれ２つの入力とする２入力ＮＯＲゲート
１０５と２入力ＮＡＮＤゲート１０６、２入力ＮＯＲゲ
ート１０５の出力を入力とするインバータ１０７、２入
力ＮＡＮＤゲート１０６の出力を入力とするインバータ
１０８、インバータ１０７の出力をゲート入力とする出
力駆動用ＰチャネルＭＯＳトランジスタ１０９、インバ
ータ１０８の出力をゲート入力とする出力駆動用Ｎチャ
ネルＭＯＳトランジスタ１１０、インバータ１０３の出
力をゲート入力とする出力駆動用ＰチャネルＭＯＳトラ
ンジスタ１１１および出力駆動用ＮチャネルＭＯＳトラ
ンジスタ１１２より構成される。
照して説明する。図１は、本発明の第１の実施例の大電
流出力駆動出力バッファにおけるスルーレートコントロ
ール回路の回路図である。図１を参照すると本実施例
は、入力端子１０１、出力端子１１３、入力端子１０１
からの信号を入力とするインバータ１０２および１０
３、同じく入力端子１０１からの信号を入力とする遅延
回路１０４、インバータ１０２の出力と遅延回路１０４
の出力をそれぞれ２つの入力とする２入力ＮＯＲゲート
１０５と２入力ＮＡＮＤゲート１０６、２入力ＮＯＲゲ
ート１０５の出力を入力とするインバータ１０７、２入
力ＮＡＮＤゲート１０６の出力を入力とするインバータ
１０８、インバータ１０７の出力をゲート入力とする出
力駆動用ＰチャネルＭＯＳトランジスタ１０９、インバ
ータ１０８の出力をゲート入力とする出力駆動用Ｎチャ
ネルＭＯＳトランジスタ１１０、インバータ１０３の出
力をゲート入力とする出力駆動用ＰチャネルＭＯＳトラ
ンジスタ１１１および出力駆動用ＮチャネルＭＯＳトラ
ンジスタ１１２より構成される。
【００２０】ここで、遅延回路１０４は、奇数段のイン
バータより構成され、さらに各インバータを構成してい
るトランジスタは遅延時間を大きするために、他のイン
バータ１０２，１０３等よりもＷ／Ｌの値を小さくして
いる。また、出力駆動用トランジスタ１１１と１１２の
Ｗ／Ｌの値は、出力駆動用トランジスタ１０９と１１０
のＷ／Ｌの値よりも小さな値を持つものとする。
バータより構成され、さらに各インバータを構成してい
るトランジスタは遅延時間を大きするために、他のイン
バータ１０２，１０３等よりもＷ／Ｌの値を小さくして
いる。また、出力駆動用トランジスタ１１１と１１２の
Ｗ／Ｌの値は、出力駆動用トランジスタ１０９と１１０
のＷ／Ｌの値よりも小さな値を持つものとする。
【００２１】次に、本実施例の動作を説明する。図２
は、図１に示す第１の実施例の動作を説明するための信
号波形図である。図２中の上部５段の波形は、各節点
ａ，ｂ，ｃ，ｄ，ｅでの電圧の波形を表している。ま
た、最下段の波形は、節点ｅを通過する電流の波形を示
す。
は、図１に示す第１の実施例の動作を説明するための信
号波形図である。図２中の上部５段の波形は、各節点
ａ，ｂ，ｃ，ｄ，ｅでの電圧の波形を表している。ま
た、最下段の波形は、節点ｅを通過する電流の波形を示
す。
【００２２】まず、節点ａの信号、すなわち、入力端子
１０１への入力信号の立ち上がりのときの動作を説明を
する。節点ａの信号がローレベルのとき、出力駆動用Ｐ
チャネルＭＯＳトランジスタ１０９と１１１は共にオフ
の状態で、出力駆動用ＮチャネルＭＯＳトランジスタ１
１０と１１２は共にオンの状態である。節点ａの信号が
立ち上がると、節点ｃと節点ｄの電圧の波形がただちに
立ち下がり、出力駆動用ＮチャネルＭＯＳトランジスタ
１１０と１１２は共にオフに、出力駆動用ＰチャネルＭ
ＯＳトランジスタ１１１のみがオン動作となり、節点ｅ
の波形は徐々に上昇する。その後しばらくして、遅延回
路１０４からの遅れた信号変化により節点ｂの波形が立
ち下がり、出力駆動用ＰチャネルＭＯＳトランジスタ１
０９もオン動作となり、出力駆動能力が高くなるので図
２の節点ｅの波形のように段のついた立ち上がり波形と
なる。
１０１への入力信号の立ち上がりのときの動作を説明を
する。節点ａの信号がローレベルのとき、出力駆動用Ｐ
チャネルＭＯＳトランジスタ１０９と１１１は共にオフ
の状態で、出力駆動用ＮチャネルＭＯＳトランジスタ１
１０と１１２は共にオンの状態である。節点ａの信号が
立ち上がると、節点ｃと節点ｄの電圧の波形がただちに
立ち下がり、出力駆動用ＮチャネルＭＯＳトランジスタ
１１０と１１２は共にオフに、出力駆動用ＰチャネルＭ
ＯＳトランジスタ１１１のみがオン動作となり、節点ｅ
の波形は徐々に上昇する。その後しばらくして、遅延回
路１０４からの遅れた信号変化により節点ｂの波形が立
ち下がり、出力駆動用ＰチャネルＭＯＳトランジスタ１
０９もオン動作となり、出力駆動能力が高くなるので図
２の節点ｅの波形のように段のついた立ち上がり波形と
なる。
【００２３】同様に、節点ａの信号の立ち下がりのとき
は、変化前では、出力駆動用ＰチャネルＭＯＳトランジ
スタ１０９と１１１は共にオン状態で、出力駆動用Ｎチ
ャネルＭＯＳトランジスタ１１０と１１２は共にオフ状
態である。このとき節点ａの信号の立ち下がりにより、
出力駆動用の４つのＭＯＳトランジスタのうち、トラン
ジスタ１０９，１１０および１１１はオフ状態で、Ｎチ
ャネルＭＯＳトランジスタ１１２のみがオン状態となり
節点ｅの波形は徐々に下降する。その後しばらくして、
出力駆動用ＮチャネルＭＯＳトランジスタ１１０もオン
動作となり出力駆動能力が高くなるので、図２の節点ｅ
の波形のように段のついた立ち下がり波形となる。
は、変化前では、出力駆動用ＰチャネルＭＯＳトランジ
スタ１０９と１１１は共にオン状態で、出力駆動用Ｎチ
ャネルＭＯＳトランジスタ１１０と１１２は共にオフ状
態である。このとき節点ａの信号の立ち下がりにより、
出力駆動用の４つのＭＯＳトランジスタのうち、トラン
ジスタ１０９，１１０および１１１はオフ状態で、Ｎチ
ャネルＭＯＳトランジスタ１１２のみがオン状態となり
節点ｅの波形は徐々に下降する。その後しばらくして、
出力駆動用ＮチャネルＭＯＳトランジスタ１１０もオン
動作となり出力駆動能力が高くなるので、図２の節点ｅ
の波形のように段のついた立ち下がり波形となる。
【００２４】これらの動作により、図２の節点ｆの波形
のように、節点ｅを流れる電流は、立ち上がりと立ち下
がりのそれぞれの動作時に２つのピーク状態が現れ、電
流のピーク値が分散され、スルーレートコントロールの
機能が実現される。
のように、節点ｅを流れる電流は、立ち上がりと立ち下
がりのそれぞれの動作時に２つのピーク状態が現れ、電
流のピーク値が分散され、スルーレートコントロールの
機能が実現される。
【００２５】本実施例では、インバータ１０３，１０７
および１０８の出力インピーダンスの値を小さくするこ
とができるので、従来ではノイズの影響の恐れのあった
節点ｂ，ｃおよびｄの部分の耐ノイズ性を高めることが
できる。
および１０８の出力インピーダンスの値を小さくするこ
とができるので、従来ではノイズの影響の恐れのあった
節点ｂ，ｃおよびｄの部分の耐ノイズ性を高めることが
できる。
【００２６】次に、本発明の第２の実施例について図面
を参照して説明する。図３は、本発明の第２の実施例に
おけるスルーレートコントロール回路の回路図である。
図３に示す本実施例のスルーレートコントロール回路
は、図１に示される第１の実施例の出力バッファ回路に
おける遅延回路１０４を変更したのもので、３段のイン
バータ３０４，３０５，３０８と、インバータ３０５の
出力端子とインバータ３０８の入力端子の間の抵抗３０
６，インバータ３０８の入力端子に接続される負荷容量
３０７で構成される遅延回路に置き換えたものである。
を参照して説明する。図３は、本発明の第２の実施例に
おけるスルーレートコントロール回路の回路図である。
図３に示す本実施例のスルーレートコントロール回路
は、図１に示される第１の実施例の出力バッファ回路に
おける遅延回路１０４を変更したのもので、３段のイン
バータ３０４，３０５，３０８と、インバータ３０５の
出力端子とインバータ３０８の入力端子の間の抵抗３０
６，インバータ３０８の入力端子に接続される負荷容量
３０７で構成される遅延回路に置き換えたものである。
【００２７】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、出力駆動用の両チャネルＭＯＳトランジス
タのゲート端子をそれぞれ駆動している２つのインバー
タ１０７，１０８の出力インピーダンスを低くすること
ができるスルーレートコントロールを用いている。従っ
て、出力駆動用トランジスタのゲート入力端子とそれを
駆動するインバータ間との配線が長くなるスルーレート
コントロール回路をゲートアレイやセルベーストＩＣの
製品によって設計する場合には、耐ノイズ性を高くする
ことができるという効果がある。
ファ回路は、出力駆動用の両チャネルＭＯＳトランジス
タのゲート端子をそれぞれ駆動している２つのインバー
タ１０７，１０８の出力インピーダンスを低くすること
ができるスルーレートコントロールを用いている。従っ
て、出力駆動用トランジスタのゲート入力端子とそれを
駆動するインバータ間との配線が長くなるスルーレート
コントロール回路をゲートアレイやセルベーストＩＣの
製品によって設計する場合には、耐ノイズ性を高くする
ことができるという効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す回路の各節点における信号波形を表
す図である。
す図である。
【図３】本発明の第２の実施例の回路図である。
【図４】従来の出力バッファ回路の一例の回路図であ
る。
る。
【図５】図４に示す回路の各節点における信号波形を表
す図である。
す図である。
【図６】図４に示す回路において、外部からノイズが混
入した場合の各節点の信号波形を示す図である。
入した場合の各節点の信号波形を示す図である。
１０１ 入力端子 １０２，１０３，１０７，１０８ インバータ １０４ 遅延回路 １０５ ＮＯＲゲート １０６ ＮＡＮＤゲート １０９，１１１ ＰチャネルＭＯＳトランジスタ １１０，１１２ ＮチャネルＭＯＳトランジスタ １１３ 出力端子 ３０４，３０５，３０８ インバータ ３０６ 抵抗 ３０７ キャパシタ ４０２，４０３ インバータ ａ，ｂ，ｃ，ｄ，ｅ，ｇ，ｈ，ｉ 節点
Claims (1)
- 【請求項１】 ＣＭＯＳ回路構成の出力バッファ回路に
おいて、 小電流駆動能力をもつ第１の出力バッファと、大電流駆
動能力をもつ第２の出力バッファとを含み、 前記第１の出力バッファは、外部からの入力信号を入力
とする第１のインバータと、前記第１のインバータの出
力をゲート入力とする第１の出力駆動用ＰチャネルＭＯ
Ｓトランジスタおよび第１の出力駆動用ＮチャネルＭＯ
Ｓトランジスタとより構成され、 前記第２の出力バッファは、前記入力信号を入力とする
反転論理の遅延回路と、前記入力信号を入力とする第２
のインバータと、前記遅延回路の出力と前記第２のイン
バータの出力を入力とする２入力ＮＯＲゲートと、前記
遅延回路の出力と前記第２のインバータの出力を入力と
する２入力ＮＡＮＤゲートと、前記２入力ＮＯＲゲート
の出力を入力とする第３のインバータと、前記２入力Ｎ
ＡＮＤゲートの出力を入力とする第４のインバータと、
前記第３のインバータの出力をゲート入力とする第２の
出力駆動用ＰチャネルＭＯＳトランジスタと、前記第４
のインバータの出力をゲート入力とする第２の出力駆動
用ＮチャネルＭＯＳトランジスタとより構成されること
を特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009638A JPH06224730A (ja) | 1993-01-25 | 1993-01-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009638A JPH06224730A (ja) | 1993-01-25 | 1993-01-25 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224730A true JPH06224730A (ja) | 1994-08-12 |
Family
ID=11725777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009638A Pending JPH06224730A (ja) | 1993-01-25 | 1993-01-25 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224730A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457343B1 (ko) * | 1997-11-15 | 2005-04-06 | 삼성전자주식회사 | 저소비 전류의 더블 버퍼 회로 |
| KR100511901B1 (ko) * | 1999-06-29 | 2005-09-02 | 주식회사 하이닉스반도체 | 노이즈 감쇄 회로 |
| WO2005083886A1 (ja) * | 2004-02-27 | 2005-09-09 | Rohm Co., Ltd | インバータ駆動回路、及びそれを備えたｃｍｏｓ出力回路並びにスイッチングレギュレータ |
| JP2008022133A (ja) * | 2006-07-11 | 2008-01-31 | Fujifilm Corp | 出力ドライブ回路及びこれを備えたデジタルカメラ |
| JP2008035071A (ja) * | 2006-07-27 | 2008-02-14 | Fujifilm Corp | 出力ドライブ回路及びこれを備えたデジタルカメラ |
| JP2011027548A (ja) * | 2009-07-24 | 2011-02-10 | Toppan Printing Co Ltd | 半導体評価回路 |
| US8140224B2 (en) | 2006-11-08 | 2012-03-20 | Denso Corporation | Diagnosis apparatus for passenger protection system |
| CN115694140A (zh) * | 2022-12-28 | 2023-02-03 | 西安水木芯邦半导体设计有限公司 | 一种应用于降压型dc-dc转换器的驱动电路 |
-
1993
- 1993-01-25 JP JP5009638A patent/JPH06224730A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2005083886A1 (ja) * | 2004-02-27 | 2005-09-09 | Rohm Co., Ltd | インバータ駆動回路、及びそれを備えたｃｍｏｓ出力回路並びにスイッチングレギュレータ |
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| US8140224B2 (en) | 2006-11-08 | 2012-03-20 | Denso Corporation | Diagnosis apparatus for passenger protection system |
| JP2011027548A (ja) * | 2009-07-24 | 2011-02-10 | Toppan Printing Co Ltd | 半導体評価回路 |
| CN115694140A (zh) * | 2022-12-28 | 2023-02-03 | 西安水木芯邦半导体设计有限公司 | 一种应用于降压型dc-dc转换器的驱动电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |