WO2005083886A1 - インバータ駆動回路、及びそれを備えたｃｍｏｓ出力回路並びにスイッチングレギュレータ - Google Patents

インバータ駆動回路、及びそれを備えたｃｍｏｓ出力回路並びにスイッチングレギュレータ Download PDF

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Hiroshi Kitani
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Rohm Co., Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Definitions

  • Inverter driving circuit CMOS output circuit including the same, and switching regulator
  • the present invention relates to an inverter drive circuit for driving a CMOS output inverter circuit, and particularly to a p-channel MOS transistor and an n-channel MOS transistor of a CMOS output inverter circuit when a drive signal level transitions from high to low or low to high. It relates to a circuit that prevents a MOS transistor from being turned on at the same time.
  • the output stage is a CMOS (Complementary Metal).
  • CMOS output inverter circuit includes drains of a p-channel MOS transistor (hereinafter, referred to as a pMOS transistor) and an n-channel MOS transistor (hereinafter, referred to as an nMOS transistor). It has a configuration in which the gates are connected in common, the source of the pMOS transistor is connected to the power supply, and the source of the nMOS transistor is connected to ground (GND).
  • CMOS output inverter circuit an input signal is supplied to a commonly connected gate, and a commonly connected drain output signal is extracted.
  • the pMOS transistor and the nMOS transistor do not turn on at the same time in theory.
  • the MOS transistors of both channels actually change.
  • the transistors are turned on at the same time, causing a through current to flow to the power supply ground, resulting in increased power consumption.
  • Patent Document 1 there is a circuit disclosed in Patent Document 1 as a technique for preventing the generation of such a through current.
  • a MOS transistor of the same conductivity type is connected in series with each of the pMOS transistor 101 and the nMOS transistor 102 constituting the CMOS output inverter circuit, that is, a pMOS transistor 103 is provided for the pMOS transistor 101. They are connected in series, and the nMOS transistor 104 is connected in series to the nMOS transistor 102. Further, an input signal is supplied to the gates of the MOS transistors 103 and 104 via the delay circuit 105.
  • the MOS transistors 103 and 104 follow the MOS transistors 101 and 102 with a certain time delay, respectively, the MOS transistors 103 and 104 are always turned off during the period when the MOS transistors 101 and 102 are simultaneously turned on. By doing so, it is said that through current can be prevented.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 7-283717
  • the present invention has been made to solve such a problem, and it is an object of the present invention to prevent a through current without increasing a circuit size in an inverter driving circuit for driving a CMOS output converter. Aim.
  • An inverter drive circuit is an inverter drive circuit that drives a CMOS output inverter circuit, and outputs a first drive signal that alternates between a high level and a low level.
  • a first CMOS circuit that supplies a gate of a pMOS transistor of a CMOS output inverter circuit; and a first CMOS circuit that is substantially in phase with the first drive signal.
  • a second CMOS circuit for supplying a second drive signal to the gate of an nMOS transistor of the CMOS output inverter circuit, wherein a gate input capacitance of each MOS transistor of the CMOS output inverter circuit and the first CMOS circuit are provided.
  • one of the MOS transistors of the CMOS output inverter circuit is turned off by each of the first drive signal and the second drive signal. A timing force that is later than the timing when the other MOS transistor turns on and off.
  • the first CMOS circuit includes a first CMOS driving inverter circuit
  • the second CMOS circuit includes a second CMOS driving inverter circuit.
  • a second time constant determined by the on-resistance of the nMOS transistor of the second CMOS drive inverter circuit and the gate input capacitance of the nMOS transistor of the CMOS output inverter circuit is determined by the nMOS transistor of the first CMOS drive inverter circuit.
  • the ON time of the pMOS transistor of the first CMOS drive inverter circuit is shorter than a first time constant determined by the ON resistance of the transistor and the gate input capacitance of the pMOS transistor of the CMOS output inverter circuit, and the CMOS Third time constant force due to the gate input capacitance of the pMOS transistor of the output inverter circuit.
  • the gate input capacitance of the pMOS transistor of the CMOS output inverter circuit is m times the gate input capacitance of the nMOS transistor of the CMOS output inverter circuit
  • the on-resistance of the pMOS transistor of the CMOS driving inverter circuit, the on-resistance of the nMOS transistor of the first CMOS driving inverter circuit, and the on-resistance of the pMOS transistor of the second CMOS driving inverter circuit are the second CMOS. They are (lZm) times, (kZm) times, and k times the on-resistance of the nMOS transistor of the driving inverter circuit (k> 1).
  • a CMOS output circuit is a CMOS output circuit including a CMOS output inverter circuit and an inverter drive circuit for driving the CMOS output inverter circuit, wherein the CMOS output circuit includes: The circuit has a high level and a low level.
  • a first drive circuit that supplies a first drive signal that alternates between the first drive signal and the gate of a pMOS transistor of the CMOS output inverter circuit; and a second drive signal that is substantially in phase with the first drive signal.
  • a second CMOS circuit that supplies the gate of the nMOS transistor of the CMOS output inverter circuit to the gate input capacitance of each MOS transistor of the CMOS output inverter circuit, the first CMOS circuit, and the second CMOS circuit. Timing of turning on one MOS transistor of the CMOS output inverter circuit by each of the first drive signal and the second drive signal in accordance with the setting of the on-resistance of each MOS transistor of the CMOS circuit of No. 2 Force Delays from the timing when the other MOS transistor turns on and off.
  • a switching regulator includes the above-described CMOS output circuit and a switching element controlled by the CMOS output circuit. The invention's effect
  • the present invention it is only necessary to set the gate input capacitance of each of the pair of MOS transistors of the CMOS output inverter circuit and the ON resistance of each of the MOS transistors of the first and second CMOS circuits.
  • Can be. Therefore, the through current of the CMOS output inverter circuit can be prevented without increasing the circuit scale.
  • FIG. 1 is a circuit diagram of a CMOS output circuit according to a preferred embodiment of the present invention.
  • FIG. 2 is an operation timing chart of a CMOS output circuit according to a preferred embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing a vertical structure of a MOS transistor of a CMOS drive inverter circuit in a CMOS output circuit according to a preferred embodiment of the present invention.
  • FIG. 4 is a circuit diagram of a switching regulator according to a preferred embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a conventional through current prevention circuit.
  • FIG. 1 is a circuit diagram of a CMOS output circuit according to a preferred embodiment of the present invention
  • FIG. 2 is an operation timing chart thereof
  • FIG. 3 is a cross-sectional view showing a vertical structure of an nMOS transistor of a CMOS drive inverter circuit in the CMOS output circuit. is there.
  • the CMOS output circuit shown in FIG. 1 includes a CMOS output inverter circuit 1 and an inverter drive circuit 2.
  • the CMOS output inverter circuit 1 includes a pMOS transistor Mil and an nMOS transistor M12 connected in series to each other. The power supply voltage V is applied to the source of the pMOS transistor Mil, and the source of the nMOS transistor M12 is grounded.
  • MOS transistors Mil and M12 have been.
  • the drains of the pair of MOS transistors Mil and M12 are connected to each other, and an output terminal (OUT) is connected to the connection point.
  • the gate of the pMOS transistor Mil is connected to the output side of the first CMOS circuit 2A described later
  • the gate of the nMOS transistor M12 is connected to the output side of the second CMOS circuit 2B described later.
  • MOS transistors Mil and M12 have input capacitances Cll and C12, respectively, on the gate side, which is the input side.
  • the inverter drive circuit 2 includes a first CMOS circuit 2A and a second CMOS circuit 2B.
  • the first CMOS circuit 2A is configured by a CMOS inverter circuit (first CMOS drive inverter circuit) including a pMOS transistor M21 and an nMOS transistor M22 connected in series to each other.
  • the second CMOS circuit 2B is constituted by a CMOS inverter circuit (second CMOS drive inverter circuit) including a pMOS transistor M31 and an nMOS transistor M32 connected in series to each other.
  • pMOS transistor M21 The power supply voltage V is applied to each source of the nMOS transistors M22 and M31.
  • each source of M32 is grounded.
  • the drains of the pair of MOS transistors M21 and M22 are connected to each other, and the connection point is connected to the gate of the pMOS transistor Mil.
  • the drains of the pair of MOS transistors M31 and M32 are connected to each other, and the connection point is connected to the gate of the nMOS transistor M12.
  • the gates of a pair of MOS transistors M21 and M22 of the first CMOS circuit 2A are connected to each other, and an input terminal (IN) is connected to the connection point.
  • the gates of a pair of MOS transistors M31 and M32 of the second CMOS circuit 2B are connected to each other, and an input terminal (IN) is connected to the connection point.
  • the pMOS transistors M21 and M31 are turned off when the level of the voltage applied to their respective gates is “H” and turned on when the level is “L”.
  • the nMOS transistors M22 and M32 are turned off when the level of the voltage applied to their respective gates is “L” and turned on when the level is "H”.
  • the ON resistances of the MOS transistors M21, M22, M31, and M32 are R21, R22, R31, and R32, R21, R22, R31, and R32 are set so as to satisfy the following [1] and [2]. I have.
  • the left side of Expression [1] is a second time constant T2 composed of the ON resistance of the MOS transistor M32 and the input capacitance of the MOS transistor M12, and the right side is the ON resistance of the MOS transistor M22 and the MOS transistor.
  • T1 which is also the input capacity and force of Mil.
  • the left side of equation [2] is a third time constant T3 composed of the ON resistance of the MOS transistor M21 and the input capacitance of the MOS transistor Mil
  • the right side is the ON resistance of the MOS transistor M31 and the input capacitance of the MOS transistor M12.
  • the fourth time constant T4 is a fourth time constant T4.
  • CMOS output circuit configured as described above will be described with reference to the timing chart of FIG.
  • (a) is the input voltage of the inverter driving circuit 2 input to the input terminal (IN)
  • (b) is the gate voltage of the MOS transistor Mil
  • (c) is the gate voltage of the MOS transistor M12
  • ( d) is the output voltage of the CMOS output inverter circuit 1 output from the output terminal (OUT).
  • "H" is V
  • L is 0.
  • the pMOS transistor Mil turns on after the nMOS transistor M12 turns off. That is, the pMOS transistor Mil and the nMOS transistor M12 are not turned on at the same time.
  • the output voltage of the CMOS output inverter circuit 1 becomes “H”.
  • the gate of the pMOS transistor Mil is connected to the power supply via the pMOS transistor M21, and the gate of the nMOS transistor M12 is connected to the power supply via the pMOS transistor M31.
  • the pMOS transistor Mil turns off.
  • the MOS transistor M12 turns on.
  • the third time constant T3 is shorter than the fourth time constant T4
  • the nMOS transistor M12 is turned on after the pMOS transistor Mil is turned off. In other words, the pMOS transistor Mil and the nMOS transistor M12 will not be simultaneously effective.
  • the output voltage of the CMOS output inverter circuit 1 becomes “L”.
  • the CMOS output circuit including the CMOS output inverter circuit 1 and the inverter drive circuit 2 operates at the level of the input signal (input voltage input to the input terminal (IN)) from the power S "L".
  • the levels of both the first drive signal (the gate voltage of the MOS transistor Mil) and the second drive signal (the gate voltage of the MOS transistor M12) substantially in phase with the first drive signal are "H”.
  • the timing at which one of the pair of MOS transistors Mil and M12 of the CMOS output inverter circuit 1 turns off is turned on, and the other of the pair of MOS transistors Mil and M12 is turned off from on.
  • the inverter drive circuit 2 when the level of the input signal transitions from “L” to “H”, the first CMOS drive inverter circuit constituting the first CMOS circuit 2A The nMOS transistor M22 is turned on, and the level of the first drive signal supplied to the gate of the pMOS transistor Mil of the CMOS output inverter circuit 1 transitions from "H” to "L".
  • the nMOS transistor M32 of the second CMOS drive inverter circuit forming the second CMOS circuit 2B turns on, and the level of the second drive signal supplied to the gate of the nMOS transistor M12 of the CMOS output inverter circuit 1 Transitions from "H” to "L”
  • the gate voltage of the pMOS transistor Mil of the CMOS output inverter circuit 1 falls according to the first time constant T1, and when the pMOS transistor Mil falls to a predetermined level, the off-force of the pMOS transistor Mil also turns on. .
  • the gate voltage of the nMOS transistor M12 of the CMOS output inverter circuit 1 falls according to the second time constant T2, and when the nMOS transistor M12 falls to a predetermined level, the on-force of the nMOS transistor M12 also changes to off.
  • the second time constant T2 is also shorter than the first time constant T, the pMOS transistor Mil transitions from off to on after the nMOS transistor M12 of the CMOS output inverter circuit 1 transitions from on to off.
  • the pMOS transistor M21 of the first CMOS drive inverter circuit is turned on, and the pMOS transistor Mil of the CMOS output inverter circuit 1 is turned on.
  • the level of the first drive signal supplied to the gate changes from “L” to “H”.
  • the pMOS transistor M31 of the second CMOS drive inverter circuit is turned on, and the level of the second drive signal supplied to the gate of the nMOS transistor M12 of the CMOS output inverter circuit 1 transitions from “L” to “H”. I do.
  • the gate voltage of the pMOS transistor Mil of the CMOS output inverter circuit 1 rises according to the third time constant T3, and when the pMOS transistor Mil rises to a predetermined level, the on-force of the pMOS transistor Mil also turns off. .
  • the gate voltage of the nMOS transistor M12 of the CMOS output inverter circuit 1 rises according to the fourth time constant T4, and when the nMOS transistor M12 rises to a predetermined level, the off-state of the nMOS transistor M12 also changes to on.
  • the third time constant T3 is shorter than the fourth time constant T4
  • the nMOS transistor M12 changes from off to on after the pMOS transistor Mil of the CMOS output inverter circuit 1 changes from on to off.
  • each of the first drive signal and the second drive signal causes one MOS transistor of the CMOS output inverter circuit 1 to turn off and turn on.
  • the timing is later than the timing when the other MOS transistor turns on and off. Therefore
  • a through current can be prevented from flowing through the CMOS output inverter circuit 1. Further, in this configuration, the circuit scale does not increase so much.
  • the input capacitances Cll and C12 of the MOS transistors Mil and M12 described above are usually determined due to the manufacturing process of the pMOS transistor and the nMOS transistor.
  • the nMOS transistor includes an n-epitaxial layer 12 formed on a p-type silicon substrate 11, and a p + buried layer 13 formed in the n-epitaxial layer 12.
  • a p-well region 14 is formed on p + buried layer 13.
  • a source region 15 and a drain region 16 of n are formed near the upper left end and near the upper center of the p-type region 14, and a p + region 17 is formed near the upper right end of the p-type region 14. I have.
  • p + regions 18, 19 and 20 for isolation are formed at the left end of the p-type region 14, between the drain region 16 and the p + region 17, and at the right end of the p-type region 14, respectively.
  • An oxide film 21 is formed on the upper surfaces of the source region 15, drain region 16, p + region 17, p + regions 18, 19, and 20. The oxide film 21 is configured such that the thickness of the upper surface of the source region 15, the drain region 16, and the p + region 17 is thinner than other portions.
  • an interlayer insulating film 22 is formed on the upper surface of the oxide film 21.
  • a polysilicon gate 24 is formed so as to straddle the source region 15 and the drain region 16 in the interlayer insulating film 22 and to contact the upper surface of the oxide film 21.
  • contact holes are formed in the oxide film 21 and the interlayer insulating film 22 above the source region 15, the drain region 16, and the p + region 17, and the source electrode 23 and the drain electrode 25 are formed therein.
  • a back gate electrode 26 are formed.
  • the on-resistance Ron of the nMOS transistor having the above configuration is represented by the following equation [12].
  • Ron l / ⁇ (W / L) ⁇ -Cox- (V— V) ⁇ ... Equation [12]
  • W is the channel width (the length of the polysilicon gate 24 in the direction perpendicular to the plane of FIG. 3), and L is the channel length.
  • ⁇ s is the surface mobility of the carrier
  • Cox is the gate capacitance per unit area
  • V is the gate voltage
  • V is the threshold voltage. So, for example
  • the on-resistance Ron can be changed.
  • nMOS transistor As described above, the nMOS transistor has been described. nM for pMOS transistors
  • the MOS transistors M21, M22, M31, and M32 instead of setting the on-resistances R21, R22, R31, and R32 of the MOS transistors M21, M22, M31, and M32 to different values, the MOS transistors M21, M22, M31, and M32 It is conceivable that the same operation is performed by setting the on-resistance of the same value to the same value and adding another resistance element. However, in the case of the configuration, the present embodiment is different from the embodiment. In comparison, the on-resistance of the MOS transistor is small by the resistance value of the added resistance element, so that the area of the MOS transistor is large. That is, the present embodiment is superior in two points: (1) the area of the MOS transistor is small, and (2) there is no need to add a resistance element.
  • FIG. 4 is a circuit diagram of a switching regulator according to a preferred embodiment of the present invention.
  • This switching regulator is a switching regulator including the above-described CMOS output circuit including the CMOS output inverter circuit 1 and the inverter drive circuit 2, and a switching element controlled by the CMOS output circuit.
  • This switching regulator supplies a CMOS output inverter circuit 1 and a drive signal (almost a square wave) that alternately transitions between a level force “H” and “L” to the CMOS output inverter circuit 1.
  • Inverter drive circuit 2 and pMOS transistor Ml, a switching element that is turned on and off by the output of CMOS output inverter circuit 1, and the output of pMOS transistor M1 are smoothed to generate the output voltage Vout of this switching regulator.
  • the switching regulator includes a resistor divider 4 for extracting a divided voltage of the output voltage Vout of the smoothing circuit 3 and an output voltage of the resistor divider 4.
  • An error voltage amplifier 5 that compares the voltage of the reference voltage Vref with the voltage of the reference power supply Vref and amplifies the difference voltage between them, and a triangular wave generator. It generates a PWM wave by slicing, and a comparator circuit 6 supplied to the inverter driver circuit 2.
  • the output voltage Vout of the switching regulator is taken out by a resistance voltage dividing circuit 4, an error voltage with respect to a reference voltage is amplified by an error voltage amplifying circuit 5, and a duty ratio corresponding to the error voltage is outputted by a comparing circuit 6. And is supplied to the inverter driving circuit 2.
  • the inverter drive circuit 2 generates a similar PWM wave from the PWM wave power supplied from the comparison circuit 6 and supplies the same to the CMOS output inverter circuit 1 as a drive signal.
  • the CMOS output inverter circuit 1 operates according to this drive signal, and its output voltage turns on and off the pMOS transistor Ml.
  • the power supply voltage V is input to the input of the smoothing circuit 3 when the pMOS transistor Ml is turned on and cut off when the pMOS transistor Ml is turned off.
  • the voltage Vout has a level obtained by smoothing the power supply voltage V in accordance with the duty ratio.
  • a through current does not flow through the CMOS output inverter circuit 1 that repeatedly outputs the “H” and “L” output voltages at a predetermined cycle, thereby reducing power consumption.
  • the effect on reduction is great.

Abstract

　ＣＭＯＳインバータの駆動回路において回路規模を拡大せずに貫通電流を防止する。このＣＭＯＳインバータ出力回路１はＭＯＳトランジスタＭ11及びＭ12からなる。インバータ駆動回路２は、ＭＯＳトランジスタＭ21及びＭ22からなる第１のＣＭＯＳ回路2A と、ＭＯＳトランジスタＭ31及びＭ32からなる第２のＣＭＯＳ回路2Bとからなる。ＭＯＳトランジスタＭ11，Ｍ12の各々のゲート入力容量をＣ11，Ｃ12、ＭＯＳトランジスタＭ21，Ｍ22，Ｍ31，Ｍ32の各々のオン抵抗をＲ21，Ｒ22，Ｒ31，Ｒ32とすると、Ｒ32・Ｃ12＜Ｒ22・Ｃ11かつＲ21・Ｃ11＜Ｒ31・Ｃ12となるように、設定する。ＭＯＳトランジスタＭ11，Ｍ12の各々がオンになるタイミングは、Ｍ12，Ｍ11がオフになるタイミングよりも遅れるため、ＭＯＳトランジスタＭ11及びＭ12が同時にオンにならず、貫通電流は発生しない。

Description

明 細 書
インバータ駆動回路、及びそれを備えた CMOS出力回路並びにスィッチ ングレギユレータ
技術分野
[0001] 本発明は、 CMOS出力インバータ回路を駆動するインバータ駆動回路に関し、特 に駆動信号レベルがハイからロー又はロー力 ハイに遷移するときに、 CMOS出力 インバータ回路の pチャネル MOSトランジスタ及び nチャネル MOSトランジスタが同 時にオンになることを防止する回路に関する。
背景技術
[0002] スイッチングレギユレータのスイッチング素子を制御するコントローラでは、その出力 段は CMOS (Complementary Metal
Oxide Semiconductor：相補型金属酸化物半導体)インバータ回路を用いたプッシュ プル型にすることが広く行われている。出力段の CMOSインバータ回路（CMOS出 力インバータ回路）は、周知のように、 pチャネル MOSトランジスタ（以下、 pMOSトラ ンジスタと言う）及び nチャネル MOSトランジスタ（以下、 nMOSトランジスタと言う）の ドレイン同士及びゲート同士を共通に接続し、かつ pMOSトランジスタのソースを電 源に接続し、 nMOSトランジスタのソースをグラウンド (GND)に接続した構成を有す る。この CMOS出力インバータ回路では、共通に接続されたゲートに入力信号を供 給し、共通に接続されたドレイン力 出力信号を取り出す。
[0003] CMOS出力インバータ回路では、入力信号のレベルがハイ（以下、 "H"と言う）の 時には、 nMOSトランジスタがオン、 pMOSトランジスタがオフとなり、入力信号のレ ベルがロー（以下、 "L"と言う）の時には、 pMOSトランジスタがオン、 nMOSトランジ スタがオフとなるので、入力信号のレベルが" H"ど' L"との間を交互に遷移すると、 p
MOSトランジスタと nMOSトランジスタとが交互にオン Zオフを繰り返すので、理論 上は pMOSトランジスタと nMOSトランジスタとは同時にオンにならない。
[0004] し力し、実際には pMOSトランジスタ及び nMOSトランジスタは瞬時にオン又はオフ に切りかわらないので、入力信号のレベルが遷移する時に両チャネルの MOSトラン ジスタが同時にオンになり、電源力 グラウンドへ貫通電流が流れ、消費電力の増大 を招いてしまう。
[0005] そこで、このような貫通電流の発生を防止する技術として特許文献 1に開示された 回路がある。図 5に示すように、この回路では、 CMOS出力インバータ回路を構成す る pMOSトランジスタ 101及び nMOSトランジスタ 102の各々と直列に同一導電型の MOSトランジスタ、即ち pMOSトランジスタ 101に対しては pMOSトランジスタ 103を直 列に接続し、 nMOSトランジスタ 102に対しては nMOSトランジスタ 104を直列に接続 する。また、 MOSトランジスタ 103及び 104ゲートに対して遅延回路 105を介して入力 信号を供給する。 MOSトランジスタ 103及び 104は、それぞれ MOSトランジスタ 101及 び 102に一定時間遅れで追従する動作を行うので、 MOSトランジスタ 101及び 102が 同時にオンなる期間においても MOSトランジスタ 103又は 104が必ずオフになるように することで、貫通電流を防止することができるとされる。
[0006] 特許文献 1 :特開平 7— 283717号公報
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、特許文献 1に開示された貫通電流防止回路では、 CMOS出力イン バータ回路の貫通電流を防止するために、 CMOS出力インバータ回路を駆動するィ ンバータ駆動回路とは別に遅延回路及び CMOS出力インバータ回路を構成する M
OSトランジスタと同程度のサイズである 2個の MOSトランジスタが必要であるため、 回路規模が増大するという問題点があった。
[0008] 本発明は、このような問題点を解決するためになされたものであり、 CMOS出カイ ンバータ回路を駆動するインバータ駆動回路において、回路規模を増大することなく 貫通電流を防止することを目的とする。
課題を解決するための手段
[0009] 本発明の望ましい実施形態に係るインバータ駆動回路は、 CMOS出力インバータ 回路を駆動するインバータ駆動回路であって、ハイレベルとローレベルとの間を交互 に遷移する第 1の駆動信号を前記 CMOS出力インバータ回路の pMOSトランジスタ のゲートに供給する第 1の CMOS回路と、前記第 1の駆動信号と実質的に同相の第 2の駆動信号を前記 CMOS出力インバータ回路の nMOSトランジスタのゲートに供 給する第 2の CMOS回路と、を備え、前記 CMOS出力インバータ回路の各々の MO Sトランジスタのゲート入力容量と前記第 1の CMOS回路及び第 2の CMOS回路の 各 MOSトランジスタのオン抵抗との設定に従い、前記第 1の駆動信号及び第 2の駆 動信号の各々によって前記 CMOS出力インバータ回路の一方の MOSトランジスタ がオフ力 オンになるタイミング力 他方の MOSトランジスタがオン力 オフになるタ イミングより遅れる。
[0010] このインバータ駆動回路は、望ましくは、前記第 1の CMOS回路は第 1の CMOS駆 動インバータ回路カゝら構成され、前記第 2の CMOS回路は第 2の CMOS駆動インバ ータ回路力 構成され、前記第 2の CMOS駆動インバータ回路の nMOSトランジスタ のオン抵抗と前記 CMOS出力インバータ回路の nMOSトランジスタのゲート入力容 量とによる第 2の時定数が、前記第 1の CMOS駆動インバータ回路の nMOSトランジ スタのオン抵抗と前記 CMOS出力インバータ回路の pMOSトランジスタのゲート入 力容量とによる第 1の時定数よりも短ぐかつ、前記第 1の CMOS駆動インバータ回 路の pMOSトランジスタのオン抵抗と前記 CMOS出力インバータ回路の pMOSトラ ンジスタのゲート入力容量とによる第 3の時定数力 前記第 2の CMOS駆動インバー タ回路の pMOSトランジスタのオン抵抗と前記 CMOS出力インバータ回路の nMOS トランジスタのゲート入力容量とによる第 4の時定数よりも短い。
[0011] このインバータ駆動回路は、更に望ましくは、前記 CMOS出力インバータ回路の p MOSトランジスタのゲート入力容量は前記 CMOS出力インバータ回路の nMOSトラ ンジスタのゲート入力容量の m倍であり、前記第 1の CMOS駆動インバータ回路の p MOSトランジスタのオン抵抗、前記第 1の CMOS駆動インバータ回路の nMOSトラ ンジスタのオン抵抗、及び前記第 2の CMOS駆動インバータ回路の pMOSトランジ スタのオン抵抗は前記第 2の CMOS駆動インバータ回路の nMOSトランジスタのォ ン抵抗のそれぞれ（ lZm)倍、（kZm)倍、及び k倍である (k > 1)。
[0012] 本発明の望ましい実施形態に係る CMOS出力回路は、 CMOS出力インバータ回 路と、その CMOS出力インバータ回路を駆動するインバータ駆動回路と、を備えた C MOS出力回路であって、前記インバータ駆動回路は、ハイレベルとローレベルとの 間を交互に遷移する第 1の駆動信号を前記 CMOS出力インバータ回路の pMOSト ランジスタのゲートに供給する第 1の CMOS回路と、前記第 1の駆動信号と実質的に 同相の第 2の駆動信号を前記 CMOS出力インバータ回路の nMOSトランジスタのゲ ートに供給する第 2の CMOS回路と、を備え、前記 CMOS出力インバータ回路の各 々の MOSトランジスタのゲート入力容量と前記第 1の CMOS回路及び第 2の CMO S回路の各 MOSトランジスタのオン抵抗との設定に従い、前記第 1の駆動信号及び 第 2の駆動信号の各々によって前記 CMOS出力インバータ回路の一方の MOSトラ ンジスタがオフ力 オンになるタイミング力 他方の MOSトランジスタがオン力 オフ になるタイミングより遅れる。
[0013] 本発明の望ましい実施形態に係るスイッチングレギユレータは、上述の CMOS出力 回路と、その CMOS出力回路により制御されるスイッチング素子と、を備えてなる。 発明の効果
[0014] 本発明によれば、 CMOS出力インバータ回路の一対の MOSトランジスタの各々の ゲート入力容量、及び第 1の CMOS回路及び第 2の CMOS回路の各 MOSトランジ スタのオン抵抗を設定するのみで、 CMOS出力インバータ回路の一方の MOSトラン ジスタがオフ力もオンに遷移するタイミング力 他方の MOSトランジスタがオン力らォ フに遷移するタイミングより遅れるように、 CMOS出力インバータ回路へ駆動信号を 供給することができる。したがって、回路規模を拡大することなぐ CMOS出力インバ ータ回路の貫通電流を防止することができる。
図面の簡単な説明
[0015] [図 1]本発明の望ましい実施形態に係る CMOS出力回路の回路図である。
[図 2]本発明の望ましい実施形態に係る CMOS出力回路の動作タイミングチャートで ある。
[図 3]本発明の望ましい実施形態に係る CMOS出力回路における CMOS駆動イン バータ回路の MOSトランジスタの縦構造を示す断面図である。
[図 4]本発明の望ましい実施形態に係るスイッチングレギユレータの回路図である。
[図 5]従来の貫通電流防止回路の回路図である。
符号の説明 [0016] 1 CMOS出力インバータ回路
2 インバータ駆動回路
2A 第 1の CMOS回路（第 1の CMOS駆動インバータ回路)
2B 第 2の CMOS回路（第 2の CMOS駆動インバータ回路）
Mil, M12、 M21、 M22、 M31、 M32 MOSトランジスタ
C11、C12 ゲート入力容量
R21、R22、R31、R32 オン抵抗。
発明を実施するための最良の形態
[0017] 以下、図面を参照しながら本発明の望ましい実施形態について説明する。図 1は本 発明の望ましい実施形態に係る CMOS出力回路の回路図、図 2はその動作タイミン グチャート、図 3はその CMOS出力回路における CMOS駆動インバータ回路の nM OSトランジスタの縦構造を示す断面図である。
[0018] 図 1に示す CMOS出力回路は、 CMOS出力インバータ回路 1と、インバータ駆動 回路 2とから構成されている。 CMOS出力インバータ回路 1は、互いに直列接続され た pMOSトランジスタ Milと、 nMOSトランジスタ M12とからなる。 pMOSトランジスタ Milのソースには電源電圧 V が印加され、 nMOSトランジスタ M12のソースは接地
DD
されている。また、これら一対の MOSトランジスタ Mil, M12のドレイン同士が接続さ れており、その接続点には出力端子 (OUT)が接続されている。さらに、 pMOSトラン ジスタ Milのゲートは後述する第 1の CMOS回路 2Aの出力側に接続されており、 n MOSトランジスタ M12のゲートには後述する第 2の CMOS回路 2Bの出力側に接続 されている。 MOSトランジスタ Mil, M12の入力側であるゲート側には、それぞれ入 力容量 Cll, C12が存在する。
[0019] インバータ駆動回路 2は、第 1の CMOS回路 2Aと、第 2の CMOS回路 2Bとから構 成されている。第 1の CMOS回路 2Aは、互いに直列接続された pMOSトランジスタ M21と nMOSトランジスタ M22とからなる CMOSインバータ回路 (第 1の CMOS駆動 インバータ回路)で構成されている。また、第 2の CMOS回路 2Bは、互いに直列接続 された pMOSトランジスタ M31と nMOSトランジスタ M32とからなる CMOSインバータ 回路 (第 2の CMOS駆動インバータ回路)で構成されて!、る。 pMOSトランジスタ M21 及び M31の各々のソースには電源電圧 V が印加され、 nMOSトランジスタ M22及
DD
び M32の各々のソースは接地されている。さらに、一対の MOSトランジスタ M21, M 22のドレイン同士が接続されており、その接続点は pMOSトランジスタ Milのゲート に接続されている。また、一対の MOSトランジスタ M31, M32のドレイン同士が接続 されており、その接続点は nMOSトランジスタ M12のゲートに接続されている。さらに 、第 1の CMOS回路 2Aの一対の MOSトランジスタ M21, M22のゲート同士が接続さ れており、その接続点には入力端子 (IN)が接続されている。また、第 2の CMOS回 路 2Bの一対の MOSトランジスタ M31, M32のゲート同士が接続されており、その接 続点には入力端子 (IN)が接続されている。
[0020] pMOSトランジスタ M21, M31はそれぞれのゲートに印加される電圧のレベルが" H"のときにオフとなり、 "L"のときにオンになる。逆に、 nMOSトランジスタ M22, M32 はそれぞれのゲートに印加される電圧のレベルが" L"のときにオフとなり、 "H"のとき にオンになる。 MOSトランジスタ M21, M22, M31, M32のそれぞれのオン抵抗を R 21, R22, R31, R32とすると、 R21, R22, R31, R32が下記 [1]、 [2]を満たすように設 定されている。
[0021] R32 -C12<R22 -C11 …式 [1]
R21 -C1KR31 -C12 …式 [2]
[0022] ここで、式 [1]の左辺は MOSトランジスタ M32のオン抵抗と MOSトランジスタ M12 の入力容量とからなる第 2の時定数 T2であり、右辺は MOSトランジスタ M22のオン抵 抗と MOSトランジスタ Milの入力容量と力もなる第 1の時定数 T1である。また、式 [2 ]の左辺は MOSトランジスタ M21のオン抵抗と MOSトランジスタ Milの入力容量とか らなる第 3の時定数 T3であり、右辺は MOSトランジスタ M31のオン抵抗と MOSトラン ジスタ M12の入力容量とからなる第 4の時定数 T4である。
[0023] 以上のように構成された CMOS出力回路の動作を図 2のタイミングチャートを参照 しながら説明する。この図において、（a)は入力端子 (IN)に入力されるインバータ駆 動回路 2の入力電圧、（b)は MOSトランジスタ Milのゲート電圧、（c)は MOSトラン ジスタ M12のゲート電圧、（d)は出力端子 (OUT)から出力される CMOS出力インバ ータ回路 1の出力電圧である。また、各電圧波形において、 "H"は V 、 "L"は 0であ る。
[0024] まず時刻 tOでは入力電圧は" L"であるため、 pMOSトランジスタ M21, M31はオン 、 nMOSトランジスタ M22, M32はオフである。したがって、 pMOSトランジスタ M21 のドレイン電圧は" H"であり、その電圧力 ¾MOSトランジスタ Milのゲートに印加され る。同様に、 pMOSトランジスタ M31のドレイン電圧は" H"であり、その電圧力 MOS トランジスタ M12のゲートに印加される。このため、 pMOSトランジスタ Milはオフ、 n MOSトランジスタ M12はオンとなり、 CMOS出力インバータ回路 1の出力電圧は" L" である。このとき、 MOSトランジスタ Mil, M12の入力容量 Cll, C12の各々には" H" の電圧に対応する電荷が蓄積されている。
[0025] 次に時刻 tlで入力電圧が" H"に遷移すると、 pMOSトランジスタ M21, M31はオフ 、 nMOSトランジスタ M22, M32はオンとなる。したがって、 pMOSトランジスタ Milの ゲートは nMOSトランジスタ M22を介して接地され、 nMOSトランジスタ M12のゲート は nMOSトランジスタ M32を介して接地される。このため、 pMOSトランジスタ Milの ゲート電圧は図 2 (b)に示すょぅに、第2の時定数丁2 (=!¾2 'じ11)に従って下降し、 pMOSトランジスタ Milの閾値電圧（例えば V
DD Z2のレベル）に達した時点 t3で pM
OSトランジスタ Milはオンになる。同様に、 nMOSトランジスタ M12のゲート電圧は 図 2 (c)に示すように、第 1の時定数 Tl (=R32 'C12)に従って下降し、 nMOSトラン ジスタ M12の閾値電圧（例えば V Z2のレベル）に達した時点 t2で nMOSトランジス
DD
タ M12はオフになる。ここで、第 1の時定数 T1の方が第 2の時定数 T2より短いので、 nMOSトランジスタ M12がオフになった後に pMOSトランジスタ Milがオンになる。 つまり、 pMOSトランジスタ Milと nMOSトランジスタ M12とが同時にオンになること はない。 pMOSトランジスタ Milがオンになると、 CMOS出力インバータ回路 1の出 力電圧は" H"となる。
[0026] 次に時刻 t4で入力電圧が" L"に遷移すると、 pMOSトランジスタ M21, M31はオン 、 nMOSトランジスタ M22, M32はオフとなる。したがって、 pMOSトランジスタ Milの ゲートは pMOSトランジスタ M21を介して電源に接続され、 nMOSトランジスタ M 12 のゲートは pMOSトランジスタ M31を介して電源に接続される。このため、 pMOSトラ ンジスタ Milのゲート電圧は図 2 (b)〖こ示すように、第3の時定数丁3 (=!¾1 'じ11)に 従って上昇し、 pMOSトランジスタ Milの閾値電圧（例えば V /2のレベル）に達し
DD
た時点 t5で pMOSトランジスタ Milはオフになる。同様に、 nMOSトランジスタ M12 のゲート電圧は図 2 (c)に示すように、第 4の時定数 T4 (=R31 'C12)に従って上昇し 、 nMOSトランジスタ M12の閾値電圧（例えば V /2のレベル）に達した時点 t6で n
DD
MOSトランジスタ M12はオンになる。ここで、第 3の時定数 T3の方が第 4の時定数 T 4より短いので、 pMOSトランジスタ Milがオフになった後に nMOSトランジスタ M12 がオンになる。つまり、 pMOSトランジスタ Milと nMOSトランジスタ M12とが同時に 才ンになることはない。 nMOSトランジスタ M12がオンになると、 CMOS出力インバー タ回路 1の出力電圧は" L"となる。
[0027] 以上説明したように、 CMOS出力インバータ回路 1及びインバータ駆動回路 2を含 む CMOS出力回路は、入力信号のレベル (入力端子 (IN)に入力される入力電圧） 力 S"L"から" H"に遷移する時は、第 1の駆動信号 (MOSトランジスタ Milのゲート電 圧)及びそれと実質的に同相の第 2の駆動信号 (MOSトランジスタ M12のゲート電圧 )の双方のレベルが H"から" L"に遷移する。この時、 CMOS出力インバータ回路 1の 一対の MOSトランジスタ Mil, M12の一方がオフ力 オンになるタイミングが、一対 の MOSトランジスタ Mil, M12の他方がオンからオフになるタイミングより遅れる。ま た、入力信号のレベル力 "H"から" L"に遷移する時は、第 1の駆動信号及び第 2の 駆動信号の双方のレベル力 S"L"から" H"に遷移する。この時、 CMOS出力インバー タ回路 1の一対の MOSトランジスタ Mil, M12の前記他方がオフからオンになるタイ ミングが、一対の MOSトランジスタ Mil, M12の前記一方がオンからオフになるタイミ ングより遅れる。
[0028] より具体的には、インバータ駆動回路 2において、入力信号のレベルが" L"から" H "に遷移するときは、第 1の CMOS回路 2Aを構成する第 1の CMOS駆動インバータ 回路の nMOSトランジスタ M22がオンになり、 CMOS出力インバータ回路 1の pMOS トランジスタ Milのゲートに供給される第 1の駆動信号のレベルが" H"から" L"に遷 移する。また、第 2の CMOS回路 2Bを構成する第 2の CMOS駆動インバータ回路の nMOSトランジスタ M32がオンになり、 CMOS出力インバータ回路 1の nMOSトラン ジスタ M12のゲートに供給される第 2の駆動信号のレベルが" H"から" L"に遷移する [0029] このとき、 CMOS出力インバータ回路 1の pMOSトランジスタ Milのゲート電圧は 第 1の時定数 T1に従って下降し、所定のレベルまで下降した時点で、その pMOSト ランジスタ Milがオフ力もオンに遷移する。また、 CMOS出力インバータ回路 1の n MOSトランジスタ M12のゲート電圧は第 2の時定数 T2に従って下降し、所定のレべ ルまで下降した時点で、その nMOSトランジスタ M12がオン力もオフに遷移する。ここ で、第 2の時定数 T2が第 1の時定数 Tはりも短いので、 CMOS出力インバータ回路 1の nMOSトランジスタ M12がオンからオフに遷移した後、 pMOSトランジスタ Milが オフ力 オンに遷移する。
[0030] 一方、入力信号のレベルが" H"から" L"に遷移するときは、第 1の CMOS駆動イン バータ回路の pMOSトランジスタ M21がオンになり、 CMOS出力インバータ回路 1の pMOSトランジスタ Milのゲートに供給される第 1の駆動信号のレベル力 "L"から" H "に遷移する。また、第 2の CMOS駆動インバータ回路の pMOSトランジスタ M31が オンになり、 CMOS出力インバータ回路 1の nMOSトランジスタ M12のゲートに供給 される第 2の駆動信号のレベルが" L"から" H"に遷移する。
[0031] このとき、 CMOS出力インバータ回路 1の pMOSトランジスタ Milのゲート電圧は 第 3の時定数 T3に従って上昇し、所定のレベルまで上昇した時点で、その pMOSト ランジスタ Milがオン力もオフに遷移する。また、 CMOS出力インバータ回路 1の n MOSトランジスタ M12のゲート電圧は第 4の時定数 T4に従って上昇し、所定のレべ ルまで上昇した時点で、 nMOSトランジスタ M12がオフ力もオンに遷移する。ここで、 第 3の時定数 T3が第 4の時定数 T4よりも短いので、 CMOS出力インバータ回路 1の pMOSトランジスタ Milがオンからオフに遷移した後、 nMOSトランジスタ M12がオフ からオンに遷移する。
[0032] こうして、 CMOS出力インバータ回路 1の各々の MOSトランジスタ M11,M12のゲー ト入力容量と第 1の CMOS回路 2A及び第 2の CMOS回路 2Bの各 MOSトランジスタ のオン抵抗との設定に従い、第 1の駆動信号及び第 2の駆動信号の各々によって C MOS出力インバータ回路 1の一方の MOSトランジスタがオフ力 オンになるタイミン ダカ 他方の MOSトランジスタがオン力 オフになるタイミングより遅れる。したがって 、 CMOS出力インバータ回路 1に貫通電流が流れるのを防止することができる。また 、この構成では回路規模がさほど拡大することもない。
[0033] 次に、具体的な容量、オン抵抗の値について説明する。前述した MOSトランジスタ Mil, M12の入力容量 Cll, C12は、 pMOSトランジスタ及び nMOSトランジスタの 製造プロセスの関係で、通常、
C11≥C12 …式 [3]
となる。そこで、
C12 = C …式 [4]
とお <と、
Cll =m-C (m≥l) …式 [5]
となる。
[0034] さらに、
R32=R …式 [6]
とおく。
[0035] 第 1の CMOS回路 2Aの時定数と第 2の CMOS回路 2Bの時定数とのバランスを取 るため、
R31 =k-R32 (k> l) =k-R …式 [7]
R21 = (1/m) -R32= (1/m) -R …式 [8]
R22= (1/m) -R31 = (k/m) -R …式 [9]
のように設定することが好適である。
[0036] 式 [4]一 [9]を式 [1]、 [2]に代入すると、それぞれ
R-C< (k/m) -R-m-C=k-R-C …式 [10]
(1/m) -R-m-C=R-C<k-R-C …式 [11]
となる。
[0037] つまり、
第 1の時定数 T1 =第 4の時定数 T4 = k X第 2の時定数 T2 = k X第 3の時定数 T3 である。
[0038] 次に、図 3を参照しながら、 nMOSトランジスタ M22, M32のオン抵抗を設定する方 法について説明する。図 3に示すように、この nMOSトランジスタは、 p型シリコン基板 11上に形成された nェピタキシャル層 12と、 nェピタキシャル層 12内に形成された p+埋 込層 13とを備えている。 p+埋込層 13上には pゥエル領域 14が形成されている。また、 p ゥエル領域 14内の左上端付近および中央上端付近には、 nのソース領域 15及びドレ イン領域 16が形成され、 pゥエル領域 14内の右上端付近には p+領域 17が形成されて いる。さらに、 pゥエル領域 14の左端、ドレイン領域 16と p+領域 17との間、及び pゥエル 領域 14の右端には、それぞれアイソレーション用の p+領域 18、 19、及び 20が形成され ている。また、ソース領域 15、ドレイン領域 16、 p+領域 17、 p+領域 18、 19、及び 20の上 面には、酸化膜 21が形成されている。酸ィ匕膜 21は、ソース領域 15、ドレイン領域 16、 p +領域 17の上面の厚みがその他の部分よりも薄く構成されている。さらに、酸化膜 21の 上面には層間絶縁膜 22が形成されている。また、層間絶縁膜 22内でソース領域 15と ドレイン領域 16とを跨ぎ、かつ酸ィ匕膜 21の上面に接触するようにポリシリコンゲート 24 が形成されている。さら〖こ、ソース領域 15、ドレイン領域 16、及び p+領域 17の上側の 酸ィ匕膜 21及び層間絶縁膜 22には、コンタクトホールが空けられ、それらの内部にソー ス電極 23、ドレイン電極 25、及びバックゲート電極 26が形成されている。
[0039] 以上の構成を有する nMOSトランジスタにおけるオン抵抗 Ronは下記の式 [12]で 表される。
Ron= l/{ (W/L) · -Cox- (V— V ) } …式 [12]
G T
[0040] 式 [12]において、 Wはチャネル幅（ポリシリコンゲート 24の図 3の紙面に垂直な方 向の長さ）、 Lはチャネル長である。また、 μ sはキャリアの表面移動度、 Coxは単位 面積当たりのゲート容量、 Vはゲート電圧、 Vは閾値電圧である。したがって、例え
G T
ばチャネル幅を変えることにより、オン抵抗 Ronを変化させることができる。
[0041] 以上、 nMOSトランジスタについて説明した。 pMOSトランジスタについては、 nM
OSトランジスタの構成から明らかであるから、図示及びその説明は省略する。
[0042] なお、本実施形態のように、 MOSトランジスタ M21, M22, M31, M32のオン抵抗 R 21, R22, R31, R32を異なる値に設定する代わりに、 MOSトランジスタ M21, M22, M31, M32のオン抵抗は同じ値とし、別に抵抗素子を付加することにより、同様な作 用を行うように構成することが考えられる。しかし、その構成の場合、本実施形態と比 較すると、付加する抵抗素子の抵抗値の分だけ MOSトランジスタのオン抵抗が小さ いため、 MOSトランジスタの面積が大きくなる。つまり、（l) MOSトランジスタの面積 が小さい、（2)抵抗素子を付加する必要がない、という 2点で本実施形態の方が優れ ている。
[0043] 図 4は本発明の望ましい実施形態に係るスイッチングレギユレータの回路図である。
この図において、図 1と同一の回路には図 1で使用した符号を付した。このスィッチン グレギユレータは、 CMOS出力インバータ回路 1及びインバータ駆動回路 2を含む上 述の CMOS出力回路と、その CMOS出力回路により制御されるスイッチング素子と 、備えたスイッチングレギユレータである。
[0044] このスイッチングレギユレータは、 CMOS出力インバータ回路 1と、 CMOS出力イン バータ回路 1にレベル力 "H"ど' L"との間を交互に遷移する駆動信号 (ほぼ矩形波） を供給するインバータ駆動回路 2と、 CMOS出力インバータ回路 1の出力によりオン Zオフされるスイッチング素子である pMOSトランジスタ Mlと、 pMOSトランジスタ M 1の出力を平滑し、このスイッチングレギユレータの出力電圧 Voutを生成するする平 滑回路 3とを備えている。また、このスイッチングレギユレータは、平滑回路 3の出力電 圧 Voutの分圧電圧を取り出す抵抗分圧回路 4と、抵抗分圧回路 4の出力電圧と基準 電源 Vrefの電圧とを比較し、それらの差電圧を増幅する誤差電圧増幅回路 5と、三 角波発生回路を有し、三角波発生回路の出力電圧を誤差電圧増幅回路 5の出力電 圧でスライスすることにより PWM波を生成し、インバータ駆動回路 2に供給する比較 回路 6とを備えている。
[0045] このスイッチングレギユレータの出力電圧 Voutは抵抗分圧回路 4により取り出され、 誤差電圧増幅回路 5により基準電圧との誤差電圧が増幅され、比較回路 6において 、誤差電圧に応じたデューティー比を有する PWM波に変換され、インバータ駆動回 路 2に供給される。インバータ駆動回路 2は、比較回路 6から供給された PWM波力も 同様な PWM波を生成し、駆動信号として CMOS出力インバータ回路 1に供給する。 CMOS出力インバータ回路 1は、この駆動信号により動作し、その出力電圧が pMO Sトランジスタ Mlをオン Zオフする。平滑回路 3の入力には、 pMOSトランジスタ Ml のオン時に電源電圧 V が入力され、オフ時に遮断されるので、平滑回路 3の出力 電圧 Voutは、電源電圧 V を前記デューティー比に応じて平滑したレベルとなる。こ
DD
の結果、平滑回路 3の出力電圧 Voutが一定になるようにフィードバック制御される。
[0046] このスイッチングレギユレータによれば、常時所定周期で" H"ど' L"の出力電圧を繰 り返して出力する CMOS出力インバータ回路 1に貫通電流が流れないため、消費電 力の低減に対する効果が大き 、。
[0047] また、本発明は、上述した実施形態に限られることなぐ請求の範囲に記載した事 項の範囲内でのさまざまな設計変更が可能である。

Claims

請求の範囲
[1] CMOS出力インバータ回路を駆動するインバータ駆動回路であって、
ハイレベルとローレベルとの間を交互に遷移する第 1の駆動信号を前記 CMOS出 力インバータ回路の pMOSトランジスタのゲートに供給する第 1の CMOS回路と、 前記第 1の駆動信号と実質的に同相の第 2の駆動信号を前記 CMOS出力インバ ータ回路の nMOSトランジスタのゲートに供給する第 2の CMOS回路と、を備え、 前記 CMOS出力インバータ回路の各々の MOSトランジスタのゲート入力容量と前 記第 1の CMOS回路及び第 2の CMOS回路の各 MOSトランジスタのオン抵抗との 設定に従い、前記第 1の駆動信号及び第 2の駆動信号の各々によって前記 CMOS 出力インバータ回路の一方の MOSトランジスタがオフ力 オンになるタイミングが、 他方の MOSトランジスタがオン力もオフになるタイミングより遅れることを特徴とするィ ンバータ駆動回路。
[2] 請求項 1に記載のインバータ駆動回路において、
前記第 1の CMOS回路は第 1の CMOS駆動インバータ回路力 構成され、 前記第 2の CMOS回路は第 2の CMOS駆動インバータ回路力 構成され、 前記第 2の CMOS駆動インバータ回路の nMOSトランジスタのオン抵抗と前記 CM OS出力インバータ回路の nMOSトランジスタのゲート入力容量とによる第 2の時定 数力 前記第 1の CMOS駆動インバータ回路の nMOSトランジスタのオン抵抗と前 記 CMOS出力インバータ回路の pMOSトランジスタのゲート入力容量とによる第 1の 時定数よりも短ぐ
かつ、前記第 1の CMOS駆動インバータ回路の pMOSトランジスタのオン抵抗と前 記 CMOS出力インバータ回路の pMOSトランジスタのゲート入力容量とによる第 3の 時定数力 前記第 2の CMOS駆動インバータ回路の pMOSトランジスタのオン抵抗 と前記 CMOS出力インバータ回路の nMOSトランジスタのゲート入力容量とによる第 4の時定数よりも短いことを特徴とするインバータ駆動回路。
[3] 請求項 2に記載のインバータ駆動回路において、
前記 CMOS出力インバータ回路の pMOSトランジスタのゲート入力容量は前記 C MOS出力インバータ回路の nMOSトランジスタのゲート入力容量の m倍であり、 前記第 1の CMOS駆動インバータ回路の pMOSトランジスタのオン抵抗、前記第 1 の CMOS駆動インバータ回路の nMOSトランジスタのオン抵抗、及び前記第 2の C MOS駆動インバータ回路の pMOSトランジスタのオン抵抗は前記第 2の CMOS駆 動インバータ回路の nMOSトランジスタのオン抵抗のそれぞれ（lZm)倍、（kZm) 倍、及び k倍である (k> 1)ことを特徴とするインバータ駆動回路。
[4] CMOS出力インバータ回路と、その CMOS出力インバータ回路を駆動するインバ ータ駆動回路と、を備えた CMOS出力回路であって、
前記インバータ駆動回路は、ハイレベルとローレベルとの間を交互に遷移する第 1 の駆動信号を前記 CMOS出力インバータ回路の pMOSトランジスタのゲートに供給 する第 1の CMOS回路と、前記第 1の駆動信号と実質的に同相の第 2の駆動信号を 前記 CMOS出力インバータ回路の nMOSトランジスタのゲートに供給する第 2の C MOS回路と、を備え、
前記 CMOS出力インバータ回路の各々の MOSトランジスタのゲート入力容量と前 記第 1の CMOS回路及び第 2の CMOS回路の各 MOSトランジスタのオン抵抗との 設定に従い、前記第 1の駆動信号及び第 2の駆動信号の各々によって前記 CMOS 出力インバータ回路の一方の MOSトランジスタがオフ力 オンになるタイミングが、 他方の MOSトランジスタがオン力もオフになるタイミングより遅れることを特徴とする C MOS出力回路。
[5] 請求項 4に記載の CMOS出力回路と、
その CMOS出力回路により制御されるスイッチング素子と、
を備えてなることを特徴とするスイッチングレギユレータ。
PCT/JP2005/003264 2004-02-27 2005-02-28 インバータ駆動回路、及びそれを備えたｃｍｏｓ出力回路並びにスイッチングレギュレータ WO2005083886A1 (ja)

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