JP2007036151A - 抵抗分圧回路を備えた半導体装置 - Google Patents

Abstract

【課題】 抵抗分圧回路において、半導体装置の面積を増大させずにトリミング用のスイッチの抵抗を小さくして、出力電圧を高精度に調整すること。
【解決手段】 トリミング用のスイッチにトランスミッションゲートを用いることで、基板バイアス効果を抑制し抵抗分圧回路の分圧抵抗の精度を高めた。
【選択図】 図１

Description

本発明は、抵抗分圧回路を備えた半導体装置に関する。

一般に半導体装置には、所望の電圧を得るために抵抗分圧回路が用いられる。半導体装置で製造される抵抗器は、半導体装置の製造条件のバラツキが原因で所望の抵抗値から外れることがある。従って、抵抗分圧回路の出力電圧と所望する電圧に差異が生じる。そこで、差異を小さくするために、抵抗分圧回路の抵抗値をレーザートリミングやＭＯＳスイッチなどのトリミング手段によって調整して所望の電圧を得ている。

近年は、半導体装置の高精度化に伴い抵抗分圧回路の電圧調整も高精度化の必要性が高まっている。このため、トリミング・ビットが増加する傾向にあり、ヒューズによるトリミング手段の場合には、ヒューズを切断するのに多くの時間を要し、またヒューズ回路が広い面積を占めることになる。

そこで、トリミング・ビットが多い半導体装置の抵抗分圧回路では、ＭＯＳスイッチがトリミング手段に用いられている（例えば、特許文献１参照。）。

図３は、従来のＭＯＳトランジスタをトリミング手段に用いた抵抗分圧回路である。電源端子１とグランド２の間に抵抗アレイ６と抵抗４４が直列に接続され、抵抗アレイ６と抵抗４４の接続ノードの電圧が抵抗分圧回路の出力電圧となる。抵抗アレイ６は、抵抗４１〜４３が直列に接続され、抵抗４１〜４３にはスイッチとしてＰチャネルＭＯＳトランジスタＭ２２〜Ｍ２４が夫々並列接続し、制御回路５が出力する制御信号Ｓ２２〜Ｓ２４によりＰチャネルＭＯＳトランジスタＭ２２〜Ｍ２４をオン状態にするかオフ状態するかを制御し、出力電圧値の調整をおこなう。
特開平２００３−８６７００号公報（第１０頁、図７）

しかしながら、従来のＭＯＳトランジスタをトリミング手段に用いた抵抗分圧回路においては、端子１とグランド２の間にＭＯＳトランジスタが直列に接続されているためバックゲート電圧とソース電圧に差異が生じて、ＣＭＯＳプロセス特有の基板バイアス効果という問題が生じる。通常のＣＭＯＳプロセスでは、ＮチャネルＭＯＳトランジスタのバックゲートは最も低い電圧が印加され、ＰチャネルＭＯＳトランジスタのバックゲートは最も高い電圧が印加される。この場合、それぞれのソース電圧とバックゲート電圧に電圧差が生じる場合がある。チャネルはゲートとバックゲートやウェルとに挟まれた領域であるから、ゲート−ソース間の電圧差だけなく、ソース−バックゲート間の電圧差もチャネルの形成に影響を及ぼす。よって、ゲート-ソース間の電圧ＶｇＳが変わらなくても、ソース−バックゲート間の電圧ＶＳｂが変化することによりチャネルの形成に関わる閾値電圧が変化する。式１が、ソース−バックゲート間の電圧ＶＳｂが変化すること考慮に入れた閾値電圧Ｖｔの求め方である。

ただし、Ｖ_T0はＶＳｂが０Ｖのときの閾値電圧であり、γやφfはプロセスによって決まる定数である。この式１でわかるようにソース電圧とバックゲート電圧の間に電圧差が生じることにより、閾値電圧が上昇する。これを基板バイアス効果という。

また、ＶＳｂが高くなると、式２の通りＭＯＳトランジスタのオン抵抗の抵抗値が高くなる。すると、抵抗４１〜４３と並列接続されているＰチャネルＭＯＳトランジスタＭ２２〜Ｍ２４のオン抵抗が合成抵抗に効いてくるため無視できなくなり、抵抗分圧回路の出力電圧を高精度に調整することが困難になってくる。

ＰチャネルＭＯＳトランジスタＭ２２〜Ｍ２４のオン抵抗を小さくするには、ＰＭＯＳトランジスタのゲート幅を十分大きくする手段があるが、半導体装置の面積を増大し、コストアップの原因となる。

本発明は、上記課題を解決するためになされたものであり、トリミング手段としてのＭＯＳトランジスタの面積を増加させること無く、抵抗分圧回路の出力電圧を高精度に調整すること目的としている。

本発明は上記課題を解決するために、電源間に直列に接続した抵抗アレイトランスミッションゲートをトリミング手段に用いることで基板バイアス効果を抑制し、抵抗分圧回路の出力電圧を高精度に調整することを可能にしたものである。

本発明の抵抗分圧回路によれば、トランスミッションゲートをトリミング手段に用いることで基板バイアス効果を抑制し、抵抗分圧回路の出力電圧を高精度に調整することを可能にした。

図１は、本発明の抵抗分圧回路である。この抵抗分圧回路は、電源端子１とグランド２の間に直列に接続した抵抗４０と抵抗アレイ６と抵抗４４と、抵抗アレイ６の書く抵抗に並列に接続したトランスミッションゲートと、トランスミッションゲートのオン・オフを制御する制御回路とで構成されている。本実施例では、例えば抵抗アレイ６は抵抗４１、４２、４３を直列に接続し、夫々の抵抗にトランスミッションゲートＴ１、Ｔ２、Ｔ３を並列に接続した構成としたが、抵抗アレイ６における複数の抵抗はどのような構成であってもかまわない。

ここで各抵抗値は、抵抗４０はＲ４０ [Ω]、抵抗４４はＲ４４ [Ω]、また抵抗４１をＲ４１ [Ω]とすると、抵抗４２は２×Ｒ４１[Ω]、抵抗４３は３×Ｒ４１[Ω]と整数倍の関係にある。従って、出力電圧端子３より出力される抵抗分圧回路の出力電圧Ｖoutは電源電圧をＶinとすると、Ｖout＝Ｖin×Ｒ４４/(Ｒ４０+Ｒ４４)から電圧値を調整することが可能である。

図２に、本発明の抵抗分圧回路に用いられるトランスミッションゲートを示す。例えば、トランスミッションゲートのＮチャネルＭＯＳトランジスタのゲートは制御回路５の出力する制御信号Ｓ２２〜Ｓ２４で制御され、ＰチャネルＭＯＳトランジスタのゲートは制御信号Ｓ２２〜Ｓ２４をインバータ９により反転した信号で制御される。

制御信号Ｓ２２がＨｉレベルの場合は、トランスミッションゲートＴ１のＮチャネルＭＯＳトランジスタのゲートはＨｉレベル、ＰチャネルＭＯＳトランジスタのゲートはＬｏレベルとなるので、トランスミッションゲートＴ１はオン状態になり抵抗４１の両端の電圧はほぼ同じとなる。制御信号Ｓ２２がＬｏレベルの場合は、トランスミッションゲートＴ１がオフ状態になり抵抗４１の両端に抵抗４１の抵抗値と流れる電流値の積に相当する電圧差が生じる。この電圧差によって、抵抗分圧回路の出力電圧の調整をおこなう。抵抗分圧回路は、抵抗アレイ６の抵抗４１の抵抗値Ｒ４１[Ω]を単位としているため、制御信号の組合せで０〜７×Ｒ４１[Ω]まで抵抗値を変化させることが可能となる。ここで本発明では、トランスミッションゲートを抵抗分圧回路の抵抗比を設定するスイッチ素子に用いることで、ＣＭＯＳプロセス特有の基板バイアス効果を低減することが可能である。

例えば、トランスミッションゲートＴ１とＴ２がオフ状態、Ｔ３がオン状態であり、抵抗４０、抵抗４１と抵抗４２の合成抵抗Ｒ００１と４４の関係がＲ００１≫Ｒ４４の場合、トランスミッションゲートＴ３のＰチャネルＭＯＳトランジスタのソース電圧には、電源電圧から合成抵抗Ｒ００１と合成抵抗Ｒ００１ に流れる電流の積に相当する電圧差が生じるためソース電圧とバックゲート電圧に電圧差による基板バイアス効果が顕著に現れ、ＰチャネルＭＯＳトランジスタのオン抵抗が無視できなくなる。しかし、ＮチャネルＭＯＳトランジスタのソースに抵抗４４とそこに流れる電流の積に相当する電圧分の電圧差が生じ基板バイアス効果が発生するもののＰチャネルＭＯＳトランジスタにくらべるとオン抵抗も低く問題にならない程度である。よって電流は、抵抗値の低いＮチャネルＭＯＳトランジスタを流れるため４３の両端の電圧はほぼ同じとなるためＰチャネルＭＯＳトランジスタで問題となっていた基板バイアス効果をＮチャネルＭＯＳトランジスタで補うことができる。トランスミッションゲートを構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのソース-バックゲート間の電圧が同程度だとしても、並列接続されているためＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのオン抵抗を同じに設計することでトランスミッションゲートのオン抵抗を低くすることができるため高精度な出力電圧の設定がおこなえる。

本発明の抵抗分圧回路のブロック図である。 本発明の抵抗分圧回路に用いるトランスミッションゲートの回路図である。 従来の抵抗分圧回路のブロック図である。

符号の説明

５ 制御回路
６ 抵抗アレイ
Ｔ１、Ｔ２、Ｔ３ トランスミッションゲート

Claims (2)

1. 直列に接続した複数の抵抗と、前記抵抗と並列に接続した複数のスイッチで構成した抵抗分圧回路を備えた半導体装置において、
   前記スイッチはトランスミッションゲートで構成したことを特徴とする抵抗分圧回路を備えた半導体装置。
2. 前記トランスミッションゲートは、ＯＮ抵抗の等しいＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタで構成した請求項１記載の抵抗分圧回路を備えた半導体装置。
   
   

Images