JP2009069964A - 定電圧回路 - Google Patents
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Abstract
【解決手段】出力トランジスタM1のゲート電圧が、PMOSトランジスタM2のゲート電圧よりも低下すると、ヒステリシスコンパレータ4は、出力信号をハイレベルにしてNMOSトランジスタM6をオンさせ、差動増幅回路3におけるNMOSトランジスタM4及びM5に供給されているバイアス電流を定電流i1から定電流(i1+i2)に増加させるようにした。
【選択図】図1
Description
そこで、出力電流に比例して誤差増幅回路のバイアス電流を増加させるようにしたものがあった(例えば、特許文献1参照。)。
しかし、このようにした場合、誤差増幅回路のバイアス電流が連続的に変化するため位相補償が困難になり、更に、出力電流の急激な変動に対する応答速度が遅くなるという問題があった。
図3では、出力トランジスタM101のドレイン電流に比例したPMOSトランジスタM107のドレイン電流を抵抗R103に供給している。抵抗R103の電圧降下がリファレンス電圧Vs以上になるとコンパレータCMPはハイレベルの信号を出力してNMOSトランジスタM106をオンさせ、差動増幅回路のバイアス電流iaに電流源からの定電流ibを加算するようにしていた。
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子からの出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う、該比例電圧及び該基準電圧が対応する入力端に入力された差動増幅回路を有する誤差増幅回路部と、
前記差動増幅回路における1対の入力トランジスタの負荷をなすカレントミラー回路を構成するトランジスタの制御電極の電圧と、前記出力トランジスタの制御電極の電圧との電圧比較を行う、ヒステリシスを有する電圧比較回路部と、
を備え、
前記差動増幅回路は、前記電圧比較回路部の電圧比較結果に応じて、前記各入力トランジスタに供給するバイアス電流を可変するものである。
第1の実施の形態.
図1は、本発明の第1の実施の形態における定電圧回路の回路例を示した図である。
図1において、定電圧回路1は、入力端子INに入力された入力電圧Vinから所定の定電圧を生成し出力電圧Voutとして出力端子OUTから出力するシリーズレギュレータをなしている。
NMOSトランジスタM4及びM5は、差動対をなす入力トランジスタであり、NMOSトランジスタM4のゲートに基準電圧Vrefが入力され、NMOSトランジスタM5のゲートに分圧電圧Vfbが入力されている。
このような構成において、出力トランジスタM1のゲート電圧が、PMOSトランジスタM2のゲート電圧よりも低下すると、ヒステリシスコンパレータ4は、出力信号をハイレベルにしてNMOSトランジスタM6をオンさせ、NMOSトランジスタM4及びM5に供給されているバイアス電流を定電流i1から定電流(i1+i2)に増加させる。
出力トランジスタM1のゲート‐ソース間電圧をVgs1とし、PMOSトランジスタM2のゲート‐ソース間電圧をVgs2とすると、ゲート‐ソース間電圧Vgs1及びVgs2は下記(1)式及び(2)式のようになる。
Vgs1=Vth+(2×id1/β1)0.5………………(1)
Vgs2=Vth+(2×id2/β2)0.5………………(2)
但し、前記(1)式及び(2)式において、
Vthは、PMOSトランジスタのしきい値電圧、
id1は、出力トランジスタM1のドレイン電流(≒出力電流iout)、
id2は、PMOSトランジスタM2のドレイン電流、
である。
β1=μ×Cox×W1/2×L1………………(3)
β2=μ×Cox×W2/2×L2………………(4)
但し、前記(3)式及び(4)式において、
μは、移動度、
Coxは、単位面積あたりのゲート酸化膜容量、
W1は、出力トランジスタM1のゲート幅、
L1は、出力トランジスタM1のゲート長、
W2は、PMOSトランジスタM2のゲート幅、
L2は、PMOSトランジスタM2のゲート長、
である。
図2において、点線は出力トランジスタM1のゲート電圧を、実線はPMOSトランジスタM2のゲート電圧をそれぞれ示している。
ここで、出力トランジスタM1及びPMOSトランジスタM2の各ゲート電圧が等しくなってVgs1=Vgs2になったときに、ヒステリシスコンパレータ4の出力信号の信号レベルが反転して、NMOSトランジスタM6がオンし、差動増幅回路3のバイアス電流が増加するようにする。このときの出力トランジスタM1のドレイン電流id1の電流値をid1aとし、PMOSトランジスタM2のドレイン電流id2の電流値をid2aとすると、Vgs1=Vgs2であることから、前記(1)式及び(2)式から下記(5)式が得られる。
Vth+(2×id1a/β1)0.5=Vth+(2×id2a/β2)0.5………………(5)
(id1a/β1)0.5=(id2a/β2)0.5………………(6)
前記(6)式に前記(3)式及び(4)式のβ1とβ2を代入して、整理すると下記(7)式が得られる。
id1a/(W1/L1)=id2a/(W2/L2)………………(7)
前記(7)式よりid1aを求めると、下記(8)式のようになる。
id1a=id2a×(W1×L2)/(W2×L1)………………(8)
id1a=(i1/2)×(W1×L2)/(W2×L1)…………(9)
なお、差動増幅回路3のバイアス電流が増加すると、該増加分に応じてPMOSトランジスタM2のドレイン電流id2が増加することから、PMOSトランジスタM2のゲート‐ソース間電圧Vgs2が、図2に示した電圧ΔVだけ大きくなり、下向きの矢印で示したように、ヒステリシスコンパレータ4の非反転入力端の電圧を低下させる。このとき、ヒステリシスコンパレータ4の出力信号の信号レベルが元に戻らないように、ヒステリシスコンパレータ4は、図2で示したヒステリシス電圧Vosを有している。
ドレイン電流id1が減少する場合は、出力トランジスタM1のゲート‐ソース間電圧Vgs1にヒステリシス電圧Vosを加えた電圧(Vgs1+Vos)が、PMOSトランジスタM2のゲート‐ソース間電圧Vgs2以下になると、ヒステリシスコンパレータ4の出力信号がローレベルになり、NMOSトランジスタM6をオフさせて差動増幅回路3のバイアス電流を定電流i1のみになるようにする。このことから、PMOSトランジスタM2のゲート‐ソース間電圧Vgs2は、図2の上向きの矢印に示すようにヒステリシス電圧Vosだけ急激に上昇する。
2 基準電圧発生回路
3 差動増幅回路
4 ヒステリシスコンパレータ
M1 出力トランジスタ
R1,R2 抵抗
M2,M3 PMOSトランジスタ
M4〜M6 NMOSトランジスタ
11,12 定電流源
Claims (5)
- 入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子からの出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う、該比例電圧及び該基準電圧が対応する入力端に入力された差動増幅回路を有する誤差増幅回路部と、
前記差動増幅回路における1対の入力トランジスタの負荷をなすカレントミラー回路を構成するトランジスタの制御電極の電圧と、前記出力トランジスタの制御電極の電圧との電圧比較を行う、ヒステリシスを有する電圧比較回路部と、
を備え、
前記差動増幅回路は、前記電圧比較回路部の電圧比較結果に応じて、前記各入力トランジスタに供給するバイアス電流を可変することを特徴とする定電圧回路。 - 前記差動増幅回路は、前記電圧比較回路部の電圧比較結果から、前記カレントミラー回路を構成するトランジスタの制御電極の電圧が前記出力トランジスタの制御電極の電圧以上になったことを検出すると、前記各入力トランジスタに供給するバイアス電流を増加させることを特徴とする請求項1記載の定電圧回路。
- 前記電圧比較回路部は、前記ヒステリシスが、前記差動増幅回路のバイアス電流が増加した際の前記カレントミラー回路を構成するトランジスタのゲート電圧増加分よりも大きくなるように設定されることを特徴とする請求項1又は2記載の定電圧回路。
- 前記出力トランジスタ及び前記カレントミラー回路を構成するトランジスタは、それぞれ同じ導電型のMOSトランジスタであり、前記電圧比較回路部は、前記出力トランジスタのゲート‐ソース間電圧と、該カレントミラー回路を構成するトランジスタのゲート‐ソース間電圧との電圧比較を行うことを特徴とする請求項1、2又は3記載の定電圧回路。
- 前記誤差増幅回路部は、前記差動増幅回路からなり、前記出力トランジスタは該差動増幅回路の出力信号によって動作制御されること特徴とする請求項1、2、3又は4記載の定電圧回路。
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