JP2014067394A

JP2014067394A - ボルテージレギュレータ

Info

Publication number: JP2014067394A
Application number: JP2013124723A
Authority: JP
Inventors: Yotaro Nihei; 洋太朗二瓶; Manabu Fujimura; 学藤村
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2012-09-07
Filing date: 2013-06-13
Publication date: 2014-04-17
Anticipated expiration: 2033-06-13
Also published as: US20140070778A1; CN103677058A; US9141121B2; KR20140032892A; TW201428442A; CN103677058B; JP6168864B2; TWI585565B; KR102019812B1

Abstract

【課題】非レギュレート状態において電源変動時に出力電圧に過大なオーバーシュートが発生することを抑制することができるボルテージレギュレータを提供する。
【解決手段】基準電圧と分圧電圧との差を増幅して出力トランジスタのゲートを制御する誤差増幅回路と、基準電圧と分圧電圧を比較して出力電圧のオーバーシュートを検出するアンプと、出力トランジスタに流れる電流に比例する電流を流す第一のトランジスタと、出力トランジスタに流れる電流に比例する電流をミラーするカレントミラー回路と、カレントミラー回路を介してアンプに接続され、アンプのバイアス電流を増加させ応答速度を増加させる第一のバイアス回路を備えた。
【選択図】図１

Description

本発明は、ボルテージレギュレータのオーバーシュート抑制回路に関する。

従来のボルテージレギュレータについて説明する。図５は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、誤差増幅回路１０４と、アンプ１１０と、バイアス回路１０８及び１１１と、基準電圧回路１０９と、ＰＭＯＳトランジスタ１１４及び１０５と、抵抗１０６及び１０７と、を備えている。

ＰＭＯＳトランジスタ１０５は、電源端子１０１と出力端子１０３の間に接続される。フィードバック電圧を出力する抵抗１０６及び１０７は、出力端子１０３とグラウンド端子１００の間に接続される。誤差増幅回路１０４は、反転入力端子に基準電圧回路１０９が接続され、非反転入力端子にフィードバック電圧が入力され、出力端子はＰＭＯＳトランジスタ１０５のゲートに接続される。バイアス回路１０８は、誤差増幅回路１０４に動作電流を供給する。ＰＭＯＳトランジスタ１１４は、電源端子１０１とＰＭＯＳトランジスタ１０５のゲートの間に接続される。アンプ１１０は、非反転入力端子に基準電圧回路１０９が接続され、反転入力端子にフィードバック電圧が入力され、出力端子はＰＭＯＳトランジスタ１１４のゲートに接続される。バイアス回路１１１は、アンプ１１０に動作電流を供給する。

アンプ１１０は、入力されたフィードバック電圧と基準電圧回路１０９で発生する基準電圧とを比較する。フィードバック電圧が基準電圧より低い場合、アンプ１１０はＨｉ信号を出力してＰＭＯＳトランジスタ１１４をオフさせる。出力端子１０３の電圧にオーバーシュートが発生し、フィードバック電圧が基準電圧よりも高くなると、アンプ１１０はＬｏ信号を出力してＰＭＯＳトランジスタ１１４をオンさせる。
従来のボルテージレギュレータは、このように動作して、出力端子１０３の電圧のオーバーシュートが大きくなることを防ぐことができる（例えば、特許文献１参照）。

特開２００５−３０１４３９号公報

しかしながら、従来のボルテージレギュレータは、電源電圧が低く、且つ出力端子１０３が設定された出力電圧より低い電圧を出力している状態（以下、非レギュレート状態）において、電源電圧変動時に出力端子１０３に過大なオーバーシュートが生じるという課題があった。

本発明は、上記課題に鑑みてなされ、非レギュレート状態において電源変動時に出力端子１０３に過大なオーバーシュートが発生することを抑制することができるボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
基準電圧と分圧電圧との差を増幅して出力トランジスタのゲートを制御する誤差増幅回路と、分圧電圧と基準電圧を比較して出力電圧のオーバーシュートを検出するアンプと、出力トランジスタに流れる電流に比例する電流を流す第一のトランジスタと、出力トランジスタに流れる電流に比例する電流をミラーするカレントミラー回路と、カレントミラー回路を介してアンプに接続され、アンプのバイアス電流を増加させ応答速度を増加させる第一のバイアス回路を備えたボルテージレギュレータ。

本発明のオーバーシュート抑制回路を備えたボルテージレギュレータは、非レギュレート状態から電源変動が発生した時、出力端子の電圧にオーバーシュートが発生することを抑制することができる。

第一の実施形態のボルテージレギュレータを示す回路図である。第二の実施形態のボルテージレギュレータを示す回路図である。第三の実施形態のボルテージレギュレータを示す回路図である。第四の実施形態のボルテージレギュレータを示す回路図である。従来のボルテージレギュレータを示す回路図である。第五の実施形態のボルテージレギュレータを示す回路図である。第六の実施形態のボルテージレギュレータを示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。

第一の実施形態のボルテージレギュレータは、出力トランジスタであるＰＭＯＳトランジスタ１０５と、誤差増幅回路１０４と、抵抗１０６及び１０７と、バイアス回路１０８と、基準電圧回路１０９と、アンプ１１０と、バイアス回路１１１及び１１２と、ＰＭＯＳトランジスタ１１４及び１１５と、ＮＭＯＳトランジスタ１１３及び１１６と、グラウンド端子１００と、出力端子１０３と、電源端子１０１を備えている。

次に、第一の実施形態のボルテージレギュレータの接続について説明する。
誤差増幅回路１０４は、反転入力端子が基準電圧回路１０９の一方の端子に接続され、非反転入力端子が抵抗１０６と１０７の接続点に接続される。バイアス回路１０８は、一方の端子が誤差増幅回路１０４に接続され、もう一方の端子がグラウンド端子１００に接続される。アンプ１１０は、非反転入力端子が基準電圧回路１０９の一方の端子に接続され、反転入力端子が抵抗１０６と１０７の接続点に接続される。バイアス回路１１１は、一方の端子がアンプ１１０に接続され、もう一方の端子がグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０５は、ゲートが誤差増幅回路１０４の出力端子に接続され、ソースが電源端子１０１に接続され、ドレインが出力端子１０３に接続される。抵抗１０６及び１０７は、出力端子１０３とグラウンド端子１００の間に接続される。ＰＭＯＳトランジスタ１１４は、ゲートがアンプ１１０の出力端子に接続され、ソースが電源端子１０１に接続され、ドレインがＰＭＯＳトランジスタ１０５のゲートに接続される。ＰＭＯＳトランジスタ１１５は、ゲートが誤差増幅回路１０４の出力端子に接続され、ソースが電源端子１０１に接続される。ＮＭＯＳトランジスタ１１６は、ゲートとドレインがＰＭＯＳトランジスタ１１５のドレインに接続され、ソースがグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１３は、ゲートがＮＭＯＳトランジスタ１１６のゲート及びドレインに接続され、ドレインはアンプ１１０とバイアス回路１１１の接続点に接続され、ソースはバイアス回路１１２の一方の端子に接続される。バイアス回路１１２のもう一方の端子はグラウンド端子１００に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。
電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０３から出力電圧Ｖｏｕｔを出力する。抵抗１０６と１０７は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路１０４は、基準電圧回路１０９の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＰＭＯＳトランジスタ１０５のゲート電圧を制御する。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路１０４の出力信号（ＰＭＯＳトランジスタ１０５のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１０５は、オフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。

ここで、電源端子１０１に電源電圧ＶＤＤが入力されまだ電源電圧ＶＤＤが低い時、出力端子１０３の電圧は所定電圧より低い状態、すなわちボルテージレギュレータは非レギュレート状態にある。非レギュレート状態の時、出力端子１０３の出力電圧Ｖｏｕｔが所定電圧より低いので、誤差増幅回路１０４は出力端子１０３の電圧が高くなるように、ＰＭＯＳトランジスタ１０５のゲートに信号Ｌｏを出力する。ＰＭＯＳトランジスタ１１５はＰＭＯＳトランジスタ１０５とカレントミラーの関係にあるため、同様に信号Ｌｏが入力され、オンして電流を流す。ＮＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１３はカレントミラー回路を構成しており、ＰＭＯＳトランジスタ１１５からの電流をＮＭＯＳトランジスタ１１６が流すことによってＮＭＯＳトランジスタ１１３に電流が流れる。バイアス回路１１２はＮＭＯＳトランジスタ１１３に流れる電流を制限しており、ＰＭＯＳトランジスタ１１５に流れる電流が増加してもＮＭＯＳトランジスタ１１３に流れる電流はバイアス回路１１２が流す電流と同じに保たれる。こうして、バイアス回路１１２の電流がアンプ１１０のバイアス電流として流れ、アンプ１１０の高速応答を可能にさせる。

電源電圧ＶＤＤが出力電圧の所定電圧を越えて急激に変化すると、ＰＭＯＳトランジスタ１０５はオンしているのでＰＭＯＳトランジスタ１０５に大きな電流を流し、ボルテージレギュレータの出力端子１０３に大きなオーバーシュートを発生させる。オーバーシュートが発生すると、アンプ１１０は、反転入力端子の分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆより高くなるので、ＰＭＯＳトランジスタ１１４のゲートに信号Ｌｏを出力する。さらに、アンプ１１０は高速応答が可能な状態にあるため、素早くオーバーシュートを検出して、ＰＭＯＳトランジスタ１１４のゲートに素早く信号Ｌｏを出力する事ができる。こうして、ＰＭＯＳトランジスタ１１４がオンしてＰＭＯＳトランジスタ１０５のゲートの電圧が上昇する。この様にして、ボルテージレギュレータの出力端子１０３のオーバーシュートが防止される。

以上説明したように、第一の実施形態のボルテージレギュレータは、非レギュレート状態の時アンプ１１０のバイアス電流を増加させておく事で、出力端子１０３にオーバーシュートが発生した時、素早くオーバーシュートを検出し非レギュレート状態でのオーバーシュートを防止することができる。

＜第二の実施形態＞
図２は、第二の実施形態のボルテージレギュレータの回路図である。図１との違いは、ＰＭＯＳトランジスタ１１４の代わりにＮＭＯＳトランジスタ２０１とバイアス回路２０２とインバータ２０３を設けた点である。ＮＭＯＳトランジスタ２０１とバイアス回路２０２は、バイアス回路１０８と並列に接続し、ＮＭＯＳトランジスタ２０１のゲートにインバータ２０３の出力を接続し、インバータ２０３の入力にアンプ１１０の出力を接続した。

次に、第二の実施形態のボルテージレギュレータの動作について説明する。通常状態の動作は、第一の実施形態のボルテージレギュレータと同様なので省略する。また、非レギュレート状態でのオーバーシュートの検出動作も同様なので省略する。

第二の実施形態のボルテージレギュレータは、アンプ１１０が分圧電圧Ｖｆｂの変動によってオーバーシュートを検出すると、インバータ２０３を介してＮＭＯＳトランジスタ２０１をオンさせる信号を出力する。そして、バイアス回路２０２が誤差増幅回路１０４に接続され、誤差増幅回路１０４のバイアス電流を増加させることができる。

誤差増幅回路１０４は、このオーバーシュートを減少させるため電源電圧に近いレベルの電圧を出力しＰＭＯＳトランジスタ１０５をオフさせようと動作する。誤差増幅回路１０４のバイアス電流が増加されたため、出力の駆動電流が増加しＰＭＯＳトランジスタ１０５のゲート容量を充電する時間が短縮され、ＰＭＯＳトランジスタ１０５をすぐにオフできるようになる。この様にして、第二の実施形態のボルテージレギュレータはオーバーシュートを防止することができる。

以上説明したように、第二の実施形態のボルテージレギュレータは、非レギュレート状態の時アンプ１１０のバイアス電流を増加させておく事で、出力端子１０３にオーバーシュートが発生した時、素早くオーバーシュートを検出し誤差増幅回路１０４の駆動電流を増加させることができる。そして、ＰＭＯＳトランジスタ１０５を素早く制御し、非レギュレート状態でのオーバーシュートを防止することができる。

＜第三の実施形態＞
図３は、第三の実施形態のボルテージレギュレータの回路図である。図２との違いは、インバータ３０１とＰＭＯＳトランジスタ３０２を設けた点である。ＰＭＯＳトランジスタ３０２は、ゲートにインバータ３０１、２０３を介してアンプ１１０の出力を接続し、ドレインをＰＭＯＳトランジスタ１０５のゲートに接続し、ソースを電源端子１０１に接続した。

次に、第三の実施形態のボルテージレギュレータの動作について説明する。通常状態の動作は、第一の実施形態のボルテージレギュレータと同様なので省略する。また、非レギュレート状態でのオーバーシュートの検出動作も同様なので省略する。

第三の実施形態のボルテージレギュレータは、アンプ１１０が分圧電圧Ｖｆｂの変動によってオーバーシュートを検出すると、インバータ２０３を介してＮＭＯＳトランジスタ２０１をオンさせる信号を出力する。そして、バイアス回路２０２が誤差増幅回路１０４に接続され、誤差増幅回路１０４のバイアス電流を増加させることができる。

誤差増幅回路１０４は、このオーバーシュートを減少させるため電源電圧に近いレベルの電圧を出力しＰＭＯＳトランジスタ１０５をオフさせようと動作する。誤差増幅回路１０４のバイアス電流が増加されたため、駆動電流が増加しＰＭＯＳトランジスタ１０５のゲート容量を充電する時間が短縮されＰＭＯＳトランジスタ１０５をすぐにオフできるようになる。さらに、ＰＭＯＳトランジスタ３０２は、インバータ３０１を介してアンプ１１０の信号を受けて、ＰＭＯＳトランジスタ１０５のゲートを電源電圧に近いレベルの電圧に制御する。この様にして、第三の実施形態のボルテージレギュレータはオーバーシュートを防止することができる。

以上説明したように、第三の実施形態のボルテージレギュレータは、非レギュレート状態の時アンプ１１０のバイアス電流を増加させておく事で、出力端子１０３にオーバーシュートが発生した時、素早くオーバーシュートを検出し誤差増幅回路１０４の駆動電流を増加させ、且つＰＭＯＳトランジスタ３０２をオンさせることができる。そして、ＰＭＯＳトランジスタ１０５を素早く制御し、非レギュレート状態でのオーバーシュートを防止することができる。

なお、ＮＭＯＳトランジスタ２０１とＰＭＯＳトランジスタ３０２は、アンプ１１０の検出信号を受けてオンすればよく、これらの制御方法はこの回路に限定されるものではない。

＜第四の実施形態＞
図４は、第四の実施形態のボルテージレギュレータの回路図である。図３との違いは、インバータ２０３の出力とＮＭＯＳトランジスタ２０１のゲートの間に遅延回路４０１を設けた点である。遅延回路４０１は、解除を遅延する回路であることが望ましい。

第四の実施形態のボルテージレギュレータは、オーバーシュートが収束して、アンプ１１０が解除信号を出力すると、ＰＭＯＳトランジスタ３０２がオフした後、遅延回路４０１によって一定時間後にＮＭＯＳトランジスタ２０１がオフする。従って、オーバーシュート収束後しばらくの間誤差増幅回路１０４の出力の駆動電流が高いため、ＰＭＯＳトランジスタ１０５のゲートを適切な電圧に制御する時間が短縮される。従って、オーバーシュートが収束した後に、アンダーシュートが発生することを防ぐことができる。

以上説明したように、第四の実施形態のボルテージレギュレータは、非レギュレート状態の時アンプ１１０のバイアス電流を増加させておく事で、出力端子１０３にオーバーシュートが発生した時、素早くオーバーシュートを検出し非レギュレート状態でのオーバーシュートを防止するとともに、オーバーシュートが収束した後のアンダーシュートの発生も防止することができる。

＜第五の実施形態＞
図６は、第五の実施形態のボルテージレギュレータの回路図である。図１との違いは、ＮＭＯＳトランジスタ６０２、抵抗６０３、ＯＲ回路６０４を設けた点である。ＮＭＯＳトランジスタ６０２は、ゲートはＮＭＯＳトランジスタ１１６のゲート及びドレインに接続され、ドレインは抵抗６０３とＯＲ回路６０４の第一の入力端子に接続され、ソースはグラウンド端子１００に接続される。抵抗６０３のもう一方の端子は電源端子１０１に接続される。ＯＲ回路６０４は、第二の入力端子はアンプ１１０の出力端子に接続され、出力端子はＰＭＯＳトランジスタ１１４のゲートに接続される。

次に、第五の実施形態のボルテージレギュレータの動作について説明する。通常状態の動作は、第一の実施形態のボルテージレギュレータと同様なので省略する。非レギュレート状態ではＰＭＯＳトランジスタ１１５のゲートにＬｏの信号が入力されるため、ＰＭＯＳトランジスタ１１５はオンして電流を流す。ＮＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１３、６０２はカレントミラー回路を構成しており、ＰＭＯＳトランジスタ１１５からの電流をＮＭＯＳトランジスタ１１６が流すことによってＮＭＯＳトランジスタ１１３、６０２に電流が流れる。バイアス回路１１２はＮＭＯＳトランジスタ１１３に流れる電流を制限しており、ＰＭＯＳトランジスタ１１５に流れる電流が増加してもＮＭＯＳトランジスタ１１３に流れる電流はバイアス回路１１２が流す電流と同じに保たれる。このようにして、アンプ１１０は、バイアス回路１１１と１１２の電流がバイアス電流として流れるので、高速応答が可能になる。また、ＯＲ回路６０４の第一の入力端子にはＬｏの信号が入力される。

この時、ボルテージレギュレータの出力端子１０３にオーバーシュートが発生すると、アンプ１１０は、反転入力端子の分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆより高くなるので、ＯＲ回路６０４の第二の入力端子にＬｏの信号を出力する。こうして、ＯＲ回路６０４の出力端子からＬｏの信号が出力され、ＰＭＯＳトランジスタ１１４をオンさせＰＭＯＳトランジスタ１０５のゲートを電源電圧に近いレベルの電圧に制御する。この様にして、ボルテージレギュレータの出力端子１０３のオーバーシュートが防止される。

非レギュレート状態が解除されると、ＰＭＯＳトランジスタ１１５には出力端子１０３に接続される負荷に応じた電流が流れるようになり、ＮＭＯＳトランジスタ６０２も負荷に応じた電流が流れるようになる。出力端子１０３に接続される負荷に応じた電流を流しているとき、ＮＭＯＳトランジスタ１１６、６０２のカレントミラー回路は抵抗６０３が流す電流より小さくなるようにミラー比を設定しているため、ＯＲ回路６０４の第一の入力端子にＨｉｇｈの信号が入力されてＯＲ回路６０４の出力にＨｉｇｈの信号が出力される。こうして、ＰＭＯＳトランジスタ１１４をオフさせ、通常状態の動作へ素早く移行し、非レギュレート状態からの変動時のみオーバーシュートを防止するように動作させることができる。また、通常動作へ素早く移行するため、オーバーシュート防止後アンダーシュートが発生する事を防止する事ができる。

なお、図示はしないが図２のようにＯＲ回路６０４の出力を、インバータを介してＮＭＯＳトランジスタ２０１のゲートに接続し、オーバーシュートを検出したときにバイアス回路２０２が誤差増幅回路１０４に接続され、誤差増幅回路１０４のバイアス電流を増加させることがオーバーシュートを防ぐ構成にしてもよい。また、第五の実施形態のボルテージレギュレータは、非レギュレート状態の時のみオーバーシュートを防止できればよく、これらの制御方法はこの回路に限定されるものではない。

以上説明したように、第五の実施形態のボルテージレギュレータは、非レギュレート状態でのみオーバーシュートを防止することができる。そして、オーバーシュート防止後に発生するアンダーシュートを防ぐことができる。

＜第六の実施形態＞
図７は、第六の実施形態のボルテージレギュレータの回路図である。図６との違いは、ＮＭＯＳトランジスタ１１６を削除し抵抗７０１を設けた点である。ＮＭＯＳトランジスタ６０２は、ゲートは抵抗７０１とＰＭＯＳトランジスタ１１５のドレインとＮＭＯＳトランジスタ１１３のゲートに接続され、ドレインは抵抗６０３とＯＲ回路６０４の第一の入力端子に接続され、ソースはグラウンド端子１００に接続される。抵抗７０１のもう一方の端子はグラウンド端子１００に接続される。

次に、第六の実施形態のボルテージレギュレータの動作について説明する。通常状態の動作は、第一の実施形態のボルテージレギュレータと同様なので省略する。非レギュレート状態でＰＭＯＳトランジスタ１１５のゲートにＬｏの信号が入力されるため、ＰＭＯＳトランジスタ１１５はオンして電流を流す。ＰＭＯＳトランジスタ１１５の電流によって抵抗７０１に電圧が発生し、ＮＭＯＳトランジスタ６０２とＮＭＯＳトランジスタ１１３のゲートがＨｉｇｈとなり、ＮＭＯＳトランジスタ６０２とＮＭＯＳトランジスタ１１３をオンさせる。こうして、バイアス回路１１２がアンプ１１０に接続され、アンプ１１０のバイアス電流が増加するのでアンプ１１０は高速応答が可能になり、ＯＲ回路６０４の第一の入力端子にはＬｏの信号が入力される。

非レギュレート状態が解除されると、ＰＭＯＳトランジスタ１１５がオフしＮＭＯＳトランジスタ６０２をオフさせ、ＯＲ回路６０４の第一の入力端子にＨｉｇｈの信号が入力されてＯＲ回路６０４の出力にＨｉｇｈの信号が出力される。こうして、ＰＭＯＳトランジスタ１１４をオフさせ、通常状態の動作へ素早く移行し、非レギュレート状態の時のみオーバーシュートを防止するように動作させることができる。また、通常動作へ素早く移行するため、オーバーシュート防止後アンダーシュートが発生する事を防止する事ができる。

なお、図示はしないが図２のようにＯＲ回路６０４の出力を、インバータを介してＮＭＯＳトランジスタ２０１のゲートに接続し、オーバーシュートを検出したときにバイアス回路２０２が誤差増幅回路１０４に接続され、誤差増幅回路１０４のバイアス電流を増加させることがオーバーシュートを防ぐ構成にしてもよい。第六の実施形態のボルテージレギュレータは、非レギュレート状態の時のみオーバーシュートを防止できればよく、これらの制御方法はこの回路に限定されるものではない。

以上説明したように、第六の実施形態のボルテージレギュレータは、非レギュレート状態でのみオーバーシュートを防止することができる。そして、オーバーシュート防止後に発生するアンダーシュートを防ぐことができる。

１００グラウンド端子
１０１電源端子
１０３出力端子
１０４誤差増幅回路
１０８、１１１、１１２、２０２バイアス回路
１１０アンプ
２０３、３０１インバータ
４０１遅延回路
６０４ＯＲ回路

Claims

基準電圧と出力トランジスタが出力する出力電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
前記基準電圧と前記分圧電圧を比較して、前記出力電圧のオーバーシュートを検出するアンプと、を備えたボルテージレギュレータであって、
前記出力トランジスタに流れる電流に比例する電流を流す第一のトランジスタと、
前記出力トランジスタに流れる電流に比例する電流をミラーする第一のカレントミラー回路と、
前記第一のカレントミラー回路を介して前記アンプに接続され、前記アンプのバイアス電流を増加させ応答速度を増加させる第一のバイアス回路と、を備えた
ことを特徴とするボルテージレギュレータ。
前記アンプの出力に接続される第二のトランジスタと、
前記第二のトランジスタを介して前記誤差増幅回路に接続され、前記誤差増幅回路の出力の駆動電流を増加させる第二のバイアス回路と、を備えた
ことを特徴とする請求項１に記載のボルテージレギュレータ。
前記アンプの出力と前記第二のトランジスタの間に遅延回路を備えた
ことを特徴とする請求項２に記載のボルテージレギュレータ。
前記アンプの出力によって、前記出力トランジスタのゲート電圧を制御する第三のトランジスタを備えた、
ことを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。
前記出力トランジスタに流れる電流に比例する電流をミラーし、非レギュレート状態を検出する第二のカレントミラー回路と、
前記第二のカレントミラー回路の出力信号と、前記アンプの出力信号が入力される論理回路と、を備え、
前記論理回路は、前記非レギュレート状態のときに前記アンプの出力信号を出力する、
ことを特徴とする請求項１から４のいずれかに記載のボルテージレギュレータ。
基準電圧と出力トランジスタが出力する出力電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
前記基準電圧と前記分圧電圧を比較して、前記出力電圧のオーバーシュートを検出するアンプと、を備えたボルテージレギュレータであって、
前記出力トランジスタに流れる電流に比例する電流を流す第一のトランジスタと、
前記第一のトランジスタからの電流によって電圧を発生させる抵抗と、
前記抵抗に発生する電圧によってオンする第二のトランジスタを介して前記アンプに接続され、前記アンプのバイアス電流を増加させ応答速度を増加させる第一のバイアス回路と、
前記抵抗に発生する電圧によってオンして、非レギュレート状態を検出する第三のトランジスタと、
前記第三のトランジスタの出力信号と前記アンプの出力信号が入力される論理回路と、を備え
前記論理回路は、前記非レギュレート状態のときに前記アンプの出力信号を出力する、
ことを特徴とするボルテージレギュレータ。
前記論理回路の出力信号が入力され、前記論理回路の出力信号によって、前記出力トランジスタのゲート電圧を制御する第四のトランジスタを備えた、
ことを特徴とする請求項６に記載のボルテージレギュレータ。
前記論理回路の出力に接続される第五のトランジスタと、
前記第五のトランジスタを介して前記誤差増幅回路に接続され、前記誤差増幅回路の出力の駆動電流を増加させる第二のバイアス回路と、を備えた、
ことを特徴とする請求項６または７に記載のボルテージレギュレータ。