JP2016218802A

JP2016218802A - ボルテージレギュレータ

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Publication number: JP2016218802A
Application number: JP2015103910A
Authority: JP
Inventors: 勉冨岡; Tsutomu Tomioka; 杉浦　正一; Shoichi Sugiura; 正一杉浦
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Current assignee: Ablic Inc
Priority date: 2015-05-21
Filing date: 2015-05-21
Publication date: 2016-12-22
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Abstract

【課題】電源電圧の変動があっても、出力電圧の変動を抑制し、且つ安定して動作するボルテージレギュレータを提供する。
【解決手段】出力トランジスタのドレインに接続された第一の入力端子と、電源端子に接続された第二の入力端子と、第一の入力端子に接続されたオーバーシュート検出回路と、第二の入力端子に接続された電源電圧検出回路を備え、出力電圧と電源電圧が所定の電圧より大きく変動した時に、誤差増幅回路にブースト電流を流す制御回路を備えた。
【選択図】図１

Description

本発明は、電源が変動しても出力電圧の変動を抑制できるボルテージレギュレータに関する。

従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、ＰＭＯＳトランジスタ１０６、１０７、１０８、３０１、３０２、３０３と、ＮＭＯＳトランジスタ１０３、１０４、１０５、３０４、３０５、３０６、３０７、３０８と、抵抗１０９、１１０、３０９と、容量３１０と、グラウンド端子１００と、電源端子１０１と、出力端子１０２を備えている。

ＰＭＯＳトランジスタ３０１、３０２、３０３と、ＮＭＯＳトランジスタ３０５、３０６、３０８と、抵抗３０９でバイアス回路を構成している。ＮＭＯＳトランジスタ３０４、３０７と、容量３１０で制御回路を構成している。ＰＭＯＳトランジスタ１０６、１０７と、ＮＭＯＳトランジスタ１０３、１０４、１０５で誤差増幅回路を構成している。ＰＭＯＳトランジスタ１０８と、抵抗１０９、１１０で出力回路を構成している。

電源投入時に、容量３１０の両端の電圧がほぼ同じとなって、ＮＭＯＳトランジスタ３０４のゲート電圧が電源電圧ＶＤＤに引き上げられ、ＮＭＯＳトランジスタ３０４がオンしてＰＭＯＳトランジスタ３０３のゲート電圧がグラウンド電圧にまで低下する。このため、ＰＭＯＳトランジスタ３０３がオンしてＮＭＯＳトランジスタ１０３のゲート電圧が上昇する。よって、ＮＭＯＳトランジスタ１０３を流れる電流が大きくなって、誤差増幅回路の動作速度が一時的に高速化される。こうして、誤差増幅回路の動作速度が遅いことに起因していたオーバーシュートやアンダーシュートが発生しなくなり、出力端子１０２の後段に接続された回路に対する悪影響を防止することができる。

そして、容量３１０の充電が進むと、ＮＭＯＳトランジスタ３０４のゲート電圧は低下する。ＮＭＯＳトランジスタ３０４は、ゲート電圧がしきい値Ｖｔｈ以下に低下するとオフする。従って、制御回路全体は動作を停止する。この時は、電源電圧ＶＤＤが定常状態であり、ボルテージレギュレータは通常の動作を行う。

この後、電源電圧ＶＤＤが急変するときは、まずその電圧が低下するとき容量３１０の電荷が放電され、次にその電源電圧ＶＤＤが上昇するとき前記と同様な動作により誤差増幅回路の動作電流が大きくなるので、前記同様にオーバーシュートやアンダーシュートは発生しない（例えば、特許文献１参照）。

特開２００１−２２４５５号公報

しかしながら、従来のボルテージレギュレータは、電源電圧ＶＤＤが小さく変動した場合でも、ＰＭＯＳトランジスタ３０３のゲート電圧が振られてしまう。すると、誤差増幅回路のテール電流が頻繁に変化し、誤差増幅回路の動作点が変化してしまうので、ボルテージレギュレータの動作が不安定になるという課題があった。また、電源電圧ＶＤＤが大きく変動した場合、ＰＭＯＳトランジスタ３０３の電流増大に歯止めがかからず、誤差増幅回路のテール電流を過剰に増大させてしまい、ボルテージレギュレータの動作が不安定になるという課題があった。

本発明は、上記課題に鑑みてなされ、電源電圧の変動があっても出力電圧の変動を抑制し、安定して動作するボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
出力トランジスタのドレインに接続された第一の入力端子と、電源端子に接続された第二の入力端子と、第一の入力端子に接続されたオーバーシュート検出回路と、第二の入力端子に接続された電源電圧検出回路を備え、出力電圧と電源電圧が所定の電圧より大きく変動した時に、誤差増幅回路にブースト電流を流す制御回路を備えた。

本発明の電源が変動しても出力電圧の変動を抑制できるボルテージレギュレータは、出力電圧の変動を誤差増幅回路の電流を増加させることで抑制することができる。また、電源電圧等の小さな変動によって生じる出力電圧の小さな変動には反応せず、電源電圧等の大きな変動によって生じる出力電圧の大きな変動では誤差増幅回路に過剰な電流を流してボルテージレギュレータの動作を不安定にすることを防止できる。

第一の実施形態のボルテージレギュレータの構成を示す回路図である。第二の実施形態のボルテージレギュレータの構成を示す回路図である。従来のボルテージレギュレータの構成を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。

第一の実施形態のボルテージレギュレータは、ＰＭＯＳトランジスタ１０６、１０７、１０８と、ＮＭＯＳトランジスタ１０３、１０４、１０５、１１２、１１３、１２１、１２２、１２３、１３２、１３３と、抵抗１０９、１１０と、容量１２６、１３６と、基準電圧回路１１１と、定電流回路１１４、１１５、１２７、１２４、１３７、１３４と、グラウンド端子１００と、電源端子１０１と、出力端子１０２を備えている。

ＰＭＯＳトランジス１０６、１０７と、ＮＭＯＳトランジスタ１０３、１０４、１０５で誤差増幅回路を構成している。定電流回路１２４、１２７、１３７、１３４と、容量１２６、１３６と、ＮＭＯＳトランジスタ１２３、１２２、１３３、１３２、１２１で制御回路を構成している。容量１２６と、定電流回路１２４、１２７で出力電圧Ｖｏｕｔのオーバーシュートを検出するオーバーシュート検出回路を構成する。容量１３６と、定電流回路１３４、１３７で電源電圧ＶＤＤの上昇を検出する電源電圧検出回路を構成する。

次に、第一の実施形態のボルテージレギュレータの接続について説明する。定電流回路１１４は、一方の端子は電源端子１０１に接続され、もう一方の端子はＮＭＯＳトランジスタ１１３のゲートおよびドレインに接続される。ＮＭＯＳトランジスタ１１３のソースはグラウンド端子１００に接続される。定電流回路１１５は、一方の端子は電源端子１０１に接続され、もう一方の端子はＮＭＯＳトランジスタ１１２のゲートおよびドレインに接続される。ＮＭＯＳトランジスタ１１２のソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１０３は、ゲートはＮＭＯＳトランジスタ１１３のゲートおよびドレインに接続され、ドレインはＮＭＯＳトランジスタ１０４のソースに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１２１は、ゲートはＮＭＯＳトランジスタ１１２のゲートおよびドレインに接続され、ドレインはＮＭＯＳトランジスタ１０４のソースに接続され、ソースはＮＭＯＳトランジスタ１３２のドレインに接続される。ＮＭＯＳトランジスタ１３２は、ゲートはＮＭＯＳトランジスタ１３３のゲートおよびドレインに接続され、ソースはＮＭＯＳトランジスタ１２２のドレインに接続される。ＮＭＯＳトランジスタ１２２は、ゲートはＮＭＯＳトランジスタ１２３のゲートおよびドレインに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１２３は、ドレインは定電流回路１２４の一方の端子に接続され、ソースはグラウンド端子１００に接続される。定電流回路１２４のもう一方の端子はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１３３は、ドレインは定電流回路１３４の一方の端子に接続され、ソースはグラウンド端子１００に接続される。定電流回路１３４のもう一方の端子はグラウンド端子１００に接続される。基準電圧回路１１１は、正極はＮＭＯＳトランジスタ１０４のゲートに接続され、負極はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０６は、ゲートはＰＭＯＳトランジスタ１０７のゲートおよびドレインに接続され、ドレインはＮＭＯＳトランジスタ１０４のドレインに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１０７は、ソースは電源端子１０１に接続され、ドレインはＮＭＯＳトランジスタ１０５のドレインに接続される。ＮＭＯＳトランジスタ１０５は、ソースはＮＭＯＳトランジスタ１０４のソースに接続され、ゲートは抵抗１０９と抵抗１１０の接続点に接続される。抵抗１１０のもう一方の端子は出力端子１０２に接続され、抵抗１０９のもう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０８は、ゲートはＮＭＯＳトランジスタ１０４のドレインに接続され、ドレインは出力端子１０２に接続され、ソースは電源端子１０１に接続される。定電流回路１２７は、一方の端子は電源端子１０１に接続され、もう一方の端子はＮＭＯＳトランジスタ１２３のドレインおよびゲートに接続される。容量１２６は出力端子１０２とＮＭＯＳトランジスタ１２３のドレインおよびゲートの間に接続される。電流回路１３７は、一方の端子は電源端子１０１に接続され、もう一方の端子はＮＭＯＳトランジスタ１３３のドレインおよびゲートに接続される。容量１３６は電源端子１０１とＮＭＯＳトランジスタ１３３のドレインおよびゲートの間に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１０９と１１０は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路は、基準電圧回路１１１の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＰＭＯＳトランジスタ１０８（出力トランジスタ）のゲート電圧を制御する。定電流回路１１４、１１５、１２７、１２４、１３７、１３４に流れる電流を夫々Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ３´、Ｉ４´とする。定常状態では、Ｉ３＜Ｉ４、Ｉ３´＜Ｉ４´の関係で電流値が設定されているので、ＮＭＯＳトランジスタ１２２、１３２は、ゲート電圧がグラウンド電圧にクランプされ、電流は流れない。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路の出力信号が高くなり、ＰＭＯＳトランジスタ１０８がオフしていくので、出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。

ここで、電源電圧ＶＤＤが変動した場合を考える。ＮＭＯＳトランジスタ１２３のゲートをノードＮ１とする。容量１２６と定電流回路１２７の接続点からＮＭＯＳトランジスタ１２３のドレインと定電流回路１２４の接続点までに流れる電流をＩ５とする。ＮＭＯＳトランジスタ１２２に流れる電流をＩ６とする。ＮＭＯＳトランジスタ１３３のゲートをノードＮ１´とする。容量１３６と定電流回路１３７の接続点からＮＭＯＳトランジスタ１３３のドレインと定電流回路１３４の接続点までに流れる電流をＩ５´とする。ＮＭＯＳトランジスタ１３２に流れる電流をＩ６´、ＮＭＯＳトランジスタ１２１に流れる電流をＩ７とする。

電源電圧ＶＤＤが大きく上昇すると、出力電圧Ｖｏｕｔにオーバーシュートが発生する。そして、出力電圧Ｖｏｕｔから容量１２６を介して電流ＩＣ１が流れる。電流Ｉ５は、Ｉ５＝Ｉ３＋ＩＣ１の関係を持ち、電流ＩＣ１が増加してＩ５＞Ｉ４となると、ノードＮ１の電圧が上昇しＮＭＯＳトランジスタ１２２にブースト電流Ｉ６が流れる。また、電源電圧ＶＤＤから容量１３６を介して電流ＩＣ１´が流れる。電流Ｉ５´は、Ｉ５´＝Ｉ３´＋ＩＣ１´の関係を持ち、電流ＩＣ１´が増加してＩ５´＞Ｉ４´となると、ノードＮ１´の電圧が上昇しＮＭＯＳトランジスタ１３２にブースト電流Ｉ６´が流れる。ここで、誤差増幅回路にはＩ６とＩ６´とで、小さいほうの電流が流れる。こうして、誤差増幅回路の電流が増え過渡応答性が向上し、出力電圧Ｖｏｕｔに発生したオーバーシュートが抑制される。

ブースト電流Ｉ６は、ＩＣ１＞Ｉ４−Ｉ３となるまで流れず、ブースト電流Ｉ６´は、ＩＣ１´＞Ｉ４´−Ｉ３´となるまで流れないため、電源電圧ＶＤＤの小さな変動によって生じる出力電圧Ｖｏｕｔの小さな変動には反応せず、ボルテージレギュレータを安定動作させることが可能である。また、電源電圧ＶＤＤは変動せず、出力電圧Ｖｏｕｔのみの変動には反応せず、ボルテージレギュレータを安定動作させることが可能である。また、ブースト電流Ｉ６とＩ６´の最大値は、電流Ｉ７によって制限される。従って、出力電圧Ｖｏｕｔが大きく変動しても、電流Ｉ７より大きいブースト電流Ｉ６とＩ６´が流れることはなく、すなわち誤差増幅回路のテール電流を増やし過ぎることがないので、ボルテージレギュレータは安定して動作することが出来る。

なお、ＮＭＯＳトランジスタ１２３、１３３を削除しても、同様にブースト電流Ｉ６、Ｉ６´を流すことが可能である。また、ＮＭＯＳトランジスタ１２２、１２３と、定電流回路１２７、１２４と、容量１２６と、を削除（ＮＭＯＳトランジスタ１３２のソースをグラウンド端子１００に接続）すると、電源電圧ＶＤＤが変動した時に、ブースト電流Ｉ６´を流せる構成と出来る。

以上説明したように、第一の実施形態のボルテージレギュレータは、出力電圧Ｖｏｕｔのオーバーシュートを誤差増幅回路の電流を増加させることで抑制することができる。また、電源電圧等の小さな変動によって生じる出力電圧Ｖｏｕｔの小さな変動には反応せず、電源電圧等の大きな変動によって生じる出力電圧Ｖｏｕｔの大きな変動では、誤差増幅回路に過剰なテール電流を流すことなく、ボルテージレギュレータを安定して動作することが出来る。

＜第二の実施形態＞
図２は、第二の実施形態のボルテージレギュレータの回路図である。
第二の実施形態のボルテージレギュレータは、ＰＭＯＳトランジスタ２０５、２０６、２０７、２１０、２１２、２１３、２１４、２１５、２１９、２２０、２３５、２３６、２５１と、ＮＭＯＳトランジスタ２０３、２０４、２１１、２１６、２１８、２５０と、抵抗２０８、２０９と、容量２２６、２４６と、基準電圧回路２２５と、定電流回路２２１、２２２、２２３、２２４、２４３、２４４と、グラウンド端子１００と、電源端子１０１と、出力端子１０２を備えている。ＰＭＯＳトランジス２０５、２０６、２１２、２１３、２１４と、ＮＭＯＳトランジスタ２０３、２０４、２１１、２１８で誤差増幅回路を構成している。定電流回路２２４、２２３、２４４、２４３と、容量２２６、２４６と、ＰＭＯＳトランジスタ２１０、２１５、２３５、２３６、２５１と、ＮＭＯＳトランジスタ２１６、２５０で制御回路を構成している。容量２２６と、定電流回路２２３、２２４で出力電圧Ｖｏｕｔのオーバーシュートを検出するオーバーシュート検出回路を構成する。容量２４６と、定電流回路２４３、２４４で電源電圧ＶＤＤの上昇を検出する電源電圧検出回路を構成する。

次に、第二の実施形態のボルテージレギュレータの接続について説明する。定電流回路２２１は、一方の端子はＰＭＯＳトランジスタ２１９のゲートとドレインに接続され、もう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ２１９は、ソースは電源端子１０１に接続され、ゲートはＰＭＯＳトランジスタ２１４のゲートに接続される。ＰＭＯＳトランジスタ２１４は、ソースは電源端子１０１に接続され、ドレインはＰＭＯＳトランジスタ２０５のソースに接続される。定電流回路２２２は、一方の端子はＰＭＯＳトランジスタ２２０のゲートとドレインに接続され、もう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ２２０は、ソースは電源端子１０１に接続され、ゲートはＰＭＯＳトランジスタ２１０のゲートに接続される。ＰＭＯＳトランジスタ２１０は、ソースはＰＭＯＳトランジスタ２３５のドレインに接続され、ドレインはＰＭＯＳトランジスタ２０５のソースに接続される。ＰＭＯＳトランジスタ２３５は、ゲートはＰＭＯＳトランジスタ２３６のゲートおよびドレインに接続され、ソースはＰＭＯＳトランジスタ２１５のドレインに接続される。ＰＭＯＳトランジスタ２１５は、ゲートはＰＭＯＳトランジスタ２５１のゲートおよびドレインに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ２５１は、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ２５０は、ドレインはＰＭＯＳトランジスタ２５１のゲートおよびドレインに接続され、ソースはグラウンド端子１００に接続される。基準電圧回路２２５は、正極はＰＭＯＳトランジスタ２０５のゲートに接続され、負極はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ２０３は、ゲートおよびドレインはＰＭＯＳトランジスタ２０５のドレインに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ２１１は、ゲートはＮＭＯＳトランジスタ２０３のゲートおよびドレインに接続され、ドレインはＰＭＯＳトランジスタ２１２のゲートおよびドレインに接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ２１２は、ゲートはＰＭＯＳトランジスタ２１３のゲートに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ２１３は、ドレインはＮＭＯＳトランジスタ２１８のドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ２１８は、ゲートはＮＭＯＳトランジスタ２０４のゲートおよびドレインに接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ２０６は、ドレインはＮＭＯＳトランジスタ２０４のゲートおよびドレインに接続され、ゲートは抵抗２０８と２０９の接続点に接続され、ソースはＰＭＯＳトランジスタ２０５のソースに接続される。抵抗２０９は、もう一方の端子は出力端子１０２に接続される。抵抗２０８は、もう一方の端子はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ２０４は、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ２０７は、ゲートはＰＭＯＳトランジスタ２１３のドレインに接続され、ドレインは出力端子１０２に接続され、ソースは電源端子１０１に接続される。定電流回路２２４は、一方の端子はグラウンド端子１００に接続され、もう一方の端子はＮＭＯＳトランジスタ２１６のゲートおよびドレインに接続される。ＮＭＯＳトランジスタ２１６は、ゲートはＮＭＯＳトランジスタ２５０のゲートに接続され、ソースはグラウンド端子１００に接続される。定電流回路２２３は、一方の端子はＮＭＯＳトランジスタ２１６のゲートおよびドレインに接続され、もう一方の端子は電源端子１０１に接続される。容量２２６は、一方の端子は出力端子１０２に接続され、もう一方の端子は定電流回路２２３と定電流回路２２４の接続点に接続される。定電流回路２４４は、一方の端子は電源端子１０１に接続され、もう一方の端子はＰＭＯＳトランジスタ２３６のゲートおよびドレインに接続される。ＰＭＯＳトランジスタ２３６は、ソースは電源端子１０１に接続される。定電流回路２４３は、一方の端子はＰＭＯＳトランジスタ２３６のゲートおよびドレインに接続され、もう一方の端子はグラウンド端子１００に接続される。容量２４６は、一方の端子はグラウンド端子１００に接続され、もう一方の端子は定電流回路２４３と定電流回路２４４の接続点に接続される。

次に、第二の実施形態のボルテージレギュレータの動作について説明する。電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗２０８と２０９は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路は、基準電圧回路２２５の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ２０７のゲート電圧を制御する。定電流回路２２１、２２２、２２３、２２４、２４３、２４４に流れる電流をＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ３´、Ｉ４´とすると、定常状態ではＩ３＜Ｉ４、Ｉ３´＜Ｉ４´の関係で電流値が設定される。このため、ＰＭＯＳトランジスタ２１５、２３５のゲート電圧は電源電圧ＶＤＤにクランプされＰＭＯＳトランジスタ２１５、２３５に電流は流れない。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路の出力信号が高くなり、ＰＭＯＳトランジスタ２０７がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。

ここで、電源電圧ＶＤＤが変動した場合を考える。ＮＭＯＳトランジスタ２１６のゲートをノードＮ１とする。ＰＭＯＳトランジスタ２５１のゲートをノードＮ２とする。容量２２６と定電流回路２２３の接続点からＮＭＯＳトランジスタ２１６のドレインと定電流回路２２４の接続点までに流れる電流をＩ５とする。ＰＭＯＳトランジスタ２１５に流れる電流をＩ６とする。ＰＭＯＳトランジスタ２３６のゲートをノードＮ２´とする。ＰＭＯＳトランジスタ２３６のドレインと定電流回路２４４の接続点から容量２４６と定電流回路２４３の接続点までに流れる電流をＩ５´とする。ＰＭＯＳトランジスタ２３５に流れる電流をＩ６´、ＰＭＯＳトランジスタ２１０に流れる電流をＩ７とする。

電源電圧ＶＤＤが大きく上昇すると、出力電圧Ｖｏｕｔにオーバーシュートが発生する。そして、出力電圧Ｖｏｕｔから容量２２６を介して電流ＩＣ１が流れる。電流Ｉ５は、Ｉ５＝Ｉ３＋ＩＣ１の関係を持ち、電流ＩＣ１が増加してＩ５＞Ｉ４となると、ノードＮ１の電圧が上昇しＮＭＯＳトランジスタ２５０がオンするので、ノードＮ２の電圧が低くなり、ＰＭＯＳトランジスタ２１５にブースト電流Ｉ６が流れる。また、電源電圧ＶＤＤが大きく上昇すると、容量２４６に電流ＩＣ１´が流れる。電流Ｉ５´は、Ｉ５´＝Ｉ３´＋ＩＣ１´の関係を持ち、電流ＩＣ１´が増加してＩ５´＞Ｉ４´となると、ノードＮ２´の電圧が下降しＮＭＯＳトランジスタ２３５にブースト電流Ｉ６´が流れる。ここで、誤差増幅回路にはＩ６とＩ６´とで、小さいほうの電流が流れる。こうして、誤差増幅回路の電流が増え過渡応答性が向上し、出力電圧Ｖｏｕｔに発生したオーバーシュートが抑制される。

なお、ＮＭＯＳトランジスタ２１６、２３６を削除しても、同様にブースト電流Ｉ６、Ｉ６´を流すことが可能である。また、ＮＭＯＳトランジスタ２１６、２５０と、ＰＭＯＳトランジスタ２５１、２１５と、定電流回路２２３、２２４と、容量２２６と、を削除すると、電源電圧ＶＤＤが変動した時に、ブースト電流Ｉ６´を流せる構成と出来る。

以上説明したように、第二の実施形態のボルテージレギュレータは、出力電圧Ｖｏｕｔのオーバーシュートを誤差増幅回路の電流を増加させることで抑制することができる。また、電源電圧等の小さな変動によって生じる出力電圧Ｖｏｕｔの小さな変動には反応せず、電源電圧等の大きな変動によって生じる出力電圧Ｖｏｕｔの大きな変動では、誤差増幅回路に過剰なテール電流を流すことなく、ボルテージレギュレータを安定して動作することが出来る。

なお、第二の実施形態のボルテージレギュレータは、ＰＭＯＳトランジスタ２３６と、容量２４６と、定電流回路２４３、２４４とで、電源電圧ＶＤＤが変動した場合にブースト電流Ｉ６´を流せる構成としたが、図１と同様にＮＭＯＳトランジスタ１３３と、容量１３６と、定電流回路１３４、１３７とカレントミラー回路で折り返す構成としても良い。

１００グラウンド端子
１０１電源端子
１０２出力端子
１１１、２２５基準電圧回路
１１４、１１５、１２７、１２４、１３７、１３４、２２１、２２２、２２４、２２３、２４４、２４３定電流回路

Claims

電源端子から入力された電源電圧を安定化して出力するボルテージレギュレータであって、
出力トランジスタが出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
前記出力トランジスタのドレインに接続された第一の入力端子と、前記電源端子に接続された第二の入力端子と、前記第一の入力端子に接続されたオーバーシュート検出回路と、前記第二の入力端子に接続された電源電圧検出回路と、を備え、前記出力電圧と前記電源電圧が所定の電圧より大きく変動した時に、前記誤差増幅回路にブースト電流を流す制御回路と、
を備えることを特徴とするボルテージレギュレータ。
前記オーバーシュート検出回路は、
前記電源端子とグラウンド端子の間に直列に接続された第一の定電流回路及び第二の定電流回路と、
一端が前記第一の入力端子に接続され、他端が前記第一の定電流回路と前記第二の定電流回路の接続点に接続された第一の容量素子と、を備え、
前記電源電圧検出回路は、
前記電源端子と前記グラウンド端子の間に直列に接続された第三の定電流回路及び第四の定電流回路と、
前記第四の定電流回路と並列に接続された第二の容量素子と、
を備えたことを特徴とする請求項１に記載のボルテージレギュレータ。
前記第一の定電流回路の流す電流が前記第二の定電流回路の流す電流より大きく、
前記第三の定電流回路の流す電流が前記第四の定電流回路の流す電流より大きい
ことを特徴とする請求項２に記載のボルテージレギュレータ。
前記制御回路は、
前記第二の定電流回路の流す電流と前記第一の容量素子の流す電流の和が前記第一の定電流回路の流す電流より大きくなると電流を流す第一のトランジスタと、
前記第四の定電流回路の流す電流と前記第二の容量素子の流す電流の和が前記第三の定電流回路の流す電流より大きくなると電流を流す第二のトランジスタと、
前記第一のトランジスタの流す電流に応じて前記誤差増幅回路にブースト電流を流す第三のトランジスタと、
前記第二のトランジスタの流す電流に応じて前記誤差増幅回路にブースト電流を流す第四のトランジスタと、を備え
前記第三のトランジスタと前記第四のトランジスタは、直列に接続されたことを特徴とする請求項３に記載のボルテージレギュレータ。
前記制御回路は、
前記誤差増幅回路の前記ブースト電流を所定の電流以下に制限する第五のトランジスタを備えたことを特徴とする請求項４に記載のボルテージレギュレータ。