JP2019148478A - 電源電圧検出回路、半導体装置、及び、電子機器 - Google Patents

Abstract

【課題】電源電圧に基づく比較電圧を基準電圧と比較する比較回路において差動ペアを構成する２つのトランジスターのゲートに異なる電圧が長時間印加されることによるオフセットの発生を防止し、電源電圧の検出精度を向上させた電源電圧検出回路を提供する。【解決手段】この電源電圧検出回路は、基準電圧を生成する基準電圧生成回路と、電源電圧に基づいて比較電圧を生成する比較電圧生成回路と、差動ペアを構成し、ゲートに同一のバイアス電圧が印加される第１のトランジスター及び第２のトランジスター、及び、第１及び第２のトランジスターにそれぞれ直列接続され、ソースに基準電圧及び比較電圧がそれぞれ印加される第３のトランジスター及び第４のトランジスターを含み、比較電圧と基準電圧との比較結果を表す出力信号を生成する比較回路とを備える。【選択図】図１

Description

本発明は、電源電圧が所定の電圧よりも高いか低いかを検出する電源電圧検出回路に関する。さらに、本発明は、そのような電源電圧検出回路を内蔵する半導体装置、及び、そのような電源電圧検出回路を用いる電子機器等に関する。

例えば、特定の機能を実現するために電子機器に組み込まれるマイクロコントロールユニット（ＭＣＵ）において、電源電圧のレベルに応じて動作スピードを変更したり、又は、周辺回路をオン／オフしたりすることが求められている。そのために、電源電圧が所定の電圧よりも高いか低いかを検出する電源電圧検出回路が用いられている。さらに、近年においては、電源電圧検出回路に対して、消費電流や回路サイズの削減の要求が高まっている。

関連する技術として、特許文献１には、電源電圧に依らずに所期の能力を発揮すると共に、安価に製造することができる半導体集積回路が開示されている。この半導体集積回路は、駆動タイミングが異なる複数の回路を備えており、電源電圧を分圧して出力する分圧回路と、基準電圧を出力する基準電圧発生回路と、分圧回路の出力電圧と基準電圧とを比較して比較結果を制御信号として出力する比較回路と、複数段の遅延回路からなり、制御信号によって遅延回路の段数を切り換え、複数の回路の駆動タイミングを補償するタイミング補償回路とを具備する。

特開平１０−１１７１３８号公報（段落０００５−０００６、図１）

特許文献１の図１に示されている半導体集積回路においては、分圧回路２の出力電圧がゲートに印加されるＮチャネルＭＯＳＦＥＴ１５と、基準電圧がゲートに印加されるＮチャネルＭＯＳＦＥＴ１６とで構成される差動ペアを有する比較回路１が用いられる。しかしながら、差動ペアを構成する２つのトランジスターのゲートに異なる電圧が長時間印加され続けると、それらのトランジスターの特性変動が異なってしまい、差動ペアにおいてオフセットが生じる場合がある。そのような場合には、電源電圧の検出精度が悪化してしまうという問題があった。

また、一般に、分圧回路において直列接続された複数のトランジスター又は抵抗には、半導体集積回路に電源電圧が供給されている限り電流が流れ続ける。従って、分圧回路における消費電流を低減するためには、トランジスターのチャネル長又は抵抗の抵抗値を大きくする必要があり、電源電圧検出回路の小型化が難しかった。

そこで、上記の点に鑑み、本発明の第１の目的は、電源電圧に基づく比較電圧を基準電圧と比較する比較回路において差動ペアを構成する２つのトランジスターのゲートに異なる電圧が長時間印加されることによるオフセットの発生を防止し、電源電圧の検出精度を向上させた電源電圧検出回路を提供することである。

また、本発明の第２の目的は、電流を消費する分圧回路を用いることなく電源電圧検出回路を構成して、電源電圧検出回路の低消費電流化と小型化との両立を実現することである。さらに、本発明の第３の目的は、そのような電源電圧検出回路を内蔵する半導体装置、及び、そのような電源電圧検出回路を用いる電子機器等を提供することである。

以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係る電源電圧検出回路は、基準電圧を生成する基準電圧生成回路と、電源電圧に基づいて比較電圧を生成する比較電圧生成回路と、差動ペアを構成し、ゲートに同一のバイアス電圧が印加される第１のトランジスター及び第２のトランジスター、及び、第１及び第２のトランジスターにそれぞれ直列接続され、ソースに基準電圧及び比較電圧がそれぞれ印加される第３のトランジスター及び第４のトランジスターを含み、比較電圧と基準電圧との比較結果を表す出力信号を生成する比較回路とを備える。

本発明の第１の観点によれば、電源電圧に基づく比較電圧と基準電圧との比較結果を表す出力信号を生成する比較回路において差動ペアを構成する第１のトランジスター及び第２のトランジスターのゲートに同一のバイアス電圧が印加されるので、差動ペアにおけるオフセットの発生を防止して、電源電圧の検出精度を向上させた電源電圧検出回路を提供することができる。

ここで、比較電圧生成回路が、電源電圧が供給される電源ノードと第４のトランジスターのソースとの間に接続されて第１のクランプ電圧を有する第１のクランプ回路と、第１のクランプ回路と並列に、且つ、電源ノードと第４のトランジスターのソースとの間に直列接続されたスイッチ回路及び第２のクランプ回路とを含み、第２のクランプ回路が、第１のクランプ電圧と異なる第２のクランプ電圧を有し、スイッチ回路が、比較回路の出力信号又はその反転信号で制御されるようにしても良い。

それにより、第１又は第２のクランプ回路のクランプ電圧を利用して比較電圧が生成されるので、電流を消費する分圧回路を用いることなく電源電圧検出回路を構成して、電源電圧検出回路の低消費電流化と小型化との両立を実現することができる。さらに、スイッチ回路によってクランプ電圧が切り換えられるので、電源電圧検出回路にヒステリシス特性を持たせることができる。

また、第１のクランプ回路に含まれているクランプ素子の数が、第２のクランプ回路に含まれているクランプ素子の数よりも多くても良い。それにより、同一のクランプ電圧を有するクランプ素子を使用しても、電源電圧検出回路の検出電圧を調整したり、電源電圧検出回路にヒステリシス特性を持たせることができる。

さらに、基準電圧生成回路が、互いに異なる閾値電圧を有して第２の差動ペアを構成する第５のトランジスター及び第６のトランジスターと、第５及び第６のトランジスターにそれぞれ直列接続されてカレントミラー回路を構成する第７のトランジスター及び第８のトランジスターとを含み、第６のトランジスターのドレインとゲートとの接続点の電圧が、第５のトランジスターのゲートに印加される電圧に基づく基準電圧であるようにしても良い。それにより、基準電圧生成回路の低消費電流化と小型化とを両立させながら、精度の高い基準電圧を生成することができる。

その場合に、第７のトランジスターのドレイン電流の大きさと第８のトランジスターのドレイン電流の大きさとの比が１：２であり、第３のトランジスターのドレイン電流の大きさと第４のトランジスターのドレイン電流の大きさとの比が１：１であることが望ましい。それにより、比較電圧と基準電圧とのレベル関係に応じて、比較回路の出力信号を確実にハイレベル又はローレベルに変化させることができる。

また、比較回路が、第２のトランジスターのドレイン及び第４のトランジスターのドレインに接続されたゲートを有する第９のトランジスターと、第９のトランジスターのドレインに定電流を供給する第１０のトランジスターとをさらに含むようにしても良い。比較回路の出力段にインバーターを使用する場合には、消費電流を削減するために、インバーターを構成するトランジスターのチャネル長を大きくする必要があるが、定電流が供給されて動作する出力トランジスターを使用する場合には、通常サイズのトランジスターを使用して消費電流を削減することができる。

本発明の第２の観点に係る半導体装置、及び、本発明の第３の観点に係る電子機器は、上記いずれかの電源電圧検出回路を備える。本発明の第２又は第３の観点によれば、差動ペアにおけるオフセットの発生を防止して電源電圧の検出精度を向上させた電源電圧検出回路を用いて、電源電圧のレベルに応じて動作スピードを変更したり、又は、周辺回路をオン／オフしたりすることが可能な半導体装置又は電子機器を提供することができる。

本発明の第１の実施形態に係る電源電圧検出回路の構成例を示す回路図。 本発明の第２の実施形態に係る電源電圧検出回路の構成例を示す回路図。 図２に示すトランジスターＱＮ５の構成例を示す断面図。 図２に示すトランジスターＱＮ６の構成例を示す断面図。 本発明の第３の実施形態に係る電源電圧検出回路の構成例を示す回路図。 本発明の第４の実施形態に係る電源電圧検出回路の構成例を示す回路図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る電源電圧検出回路の構成例を示す回路図である。電源電圧検出回路１００は、例えば、電池から電源電圧が供給されて動作する電子機器において用いられ、半導体装置に内蔵されても良い。

図１に示すように、電源電圧検出回路１００は、基準電圧生成回路１０と、比較電圧生成回路２０と、比較回路３０と、バイアス電圧生成回路４０と、定電流源としてＮチャネルＭＯＳ（metal oxide semiconductor）トランジスターＱＮ３及びＱＮ４とを含んでいる。電源電圧検出回路１００には、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳが供給される。以下においては、電源電位ＶＳＳが接地電位（０Ｖ）であり、電源ノードＮ１に電源電圧ＶＤＤが供給されるものとする。

トランジスターＱＮ３は、基準電圧生成回路１０に接続されたドレインと、バイアス電圧生成回路４０からバイアス電圧Ｖｂｉａｓが印加されるゲートと、接地電位（０Ｖ）が供給される接地ノードＮ２に接続されたソースとを有しており、基準電圧生成回路１０に定電流を供給する。トランジスターＱＮ４は、比較回路３０に接続されたドレインと、バイアス電圧生成回路４０からバイアス電圧Ｖｂｉａｓが印加されるゲートと、接地ノードＮ２に接続されたソースとを有しており、比較回路３０に定電流を供給する。

基準電圧生成回路１０は、トランジスターＱＮ３から定電流が供給されて動作することにより、基準電圧を生成する。また、比較電圧生成回路２０は、電源電圧ＶＤＤに基づいて比較電圧を生成する。比較回路３０は、トランジスターＱＮ４から定電流が供給されて動作することにより、比較電圧を基準電圧と比較して比較結果を表す出力信号ＶＤＴを生成する。

比較回路３０は、差動ペアを構成する第１のトランジスター及び第２のトランジスターとして、ゲートに同一のバイアス電圧Ｖｂｉａｓが印加されるＮチャネルＭＯＳトランジスターＱＮ１及びＱＮ２と、第１及び第２のトランジスターにそれぞれ直列接続された第３のトランジスター及び第４のトランジスターとして、ソースに基準電圧及び比較電圧がそれぞれ印加されるＰチャネルＭＯＳトランジスターＱＰ３及びＱＰ４と、インバーター３１とを含んでいる。

トランジスターＱＮ１及びＱＮ２の各々は、バイアス電圧生成回路４０からバイアス電圧Ｖｂｉａｓが印加されるゲートと、トランジスターＱＮ４のドレインに接続されたソースとを有している。トランジスターＱＰ３は、基準電圧生成回路１０から基準電圧が印加されるソースと、トランジスターＱＮ１のドレインに接続されたゲート及びドレインとを有している。トランジスターＱＰ４は、比較電圧生成回路２０から比較電圧が印加されるソースと、トランジスターＱＰ３のゲート及びドレインに接続されたゲートと、トランジスターＱＮ２のドレインに接続されたドレインとを有している。

ここで、トランジスターＱＮ１、ＱＮ２、ＱＰ３、及び、ＱＰ４は、差動増幅回路を構成している。基準電圧が１Ｖ程度と低い場合には、差動増幅回路の各部の電圧が動作下限となり易いので、トランジスターＱＮ１、ＱＮ２、ＱＰ３、及び、ＱＰ４として閾値電圧が低いトランジスターを使用することにより、差動増幅回路の動作電圧範囲を拡大することができる。

インバーター３１は、トランジスターＱＮ２のドレインとトランジスターＱＰ４のドレインとの接続点における電圧を入力し、入力電圧を反転して出力信号ＶＤＴを生成する。その場合に、比較回路３０は、比較電圧が基準電圧よりも低いときに出力信号ＶＤＴをハイレベルに非活性化し、比較電圧が基準電圧よりも高いときに出力信号ＶＤＴをローレベルに活性化する。

比較電圧生成回路２０は、電源電圧ＶＤＤが供給される電源ノードＮ１とトランジスターＱＰ４のソースとの間に接続された第１のクランプ回路と、第１のクランプ回路と並列に、且つ、電源ノードＮ１とトランジスターＱＰ４のソースとの間に直列接続されたスイッチ回路及び第２のクランプ回路とを含んでいる。

図１に示す例において、第１のクランプ回路は、クランプ素子としてダイオードＤ１を含み、第１のクランプ電圧（本実施形態においては、０．７Ｖとする）を有している。第２のクランプ回路は、クランプ素子としてダイオードＤ２を含み、第１のクランプ電圧と異なる第２のクランプ電圧（本実施形態においては、第１のクランプ電圧よりも低い０．４Ｖとする）を有している。

また、スイッチ回路は、ＰチャネルＭＯＳトランジスターＱＰ５で構成される。トランジスターＱＰ５は、電源ノードＮ１に接続されたソースと、比較回路３０の出力信号ＶＤＴ又はその反転信号が印加されるゲートと、ダイオードＤ２に接続されたドレインとを有しており、比較回路３０の出力信号ＶＤＴ又はその反転信号で制御される。図１に示す例においては、トランジスターＱＰ５が、比較回路３０の出力信号ＶＤＴで制御される。

従って、電源電圧ＶＤＤが所定の電圧よりも低いときに、比較回路３０の出力信号ＶＤＴがハイレベルに非活性化されて、トランジスターＱＰ５が非導通状態となる。一方、電源電圧ＶＤＤが所定の電圧よりも高いときに、比較回路３０の出力信号ＶＤＴがローレベルに活性化されて、トランジスターＱＰ５が導通状態となる。トランジスターＱＰ５は、導通状態において、ダイオードＤ２を飽和条件で動作させるだけの電流供給能力があれば良いので、あまり大きなサイズを必要としない。

あるいは、インバーター３１の後段にさらにインバーターを追加する等して、電源電圧ＶＤＤが所定の電圧よりも低いときに出力信号ＶＤＴがローレベルに非活性化され、電源電圧ＶＤＤが所定の電圧よりも高いときに出力信号ＶＤＴがハイレベルに活性化されるようにしても良い。その場合には、トランジスターＱＰ５が、比較回路３０の出力信号ＶＤＴの反転信号で制御される。

ダイオードＤ１は、電源ノードＮ１に接続されたアノードと、トランジスターＱＰ４のソースに接続されたカノードとを有しており、トランジスターＱＰ５が非導通状態のときに、電源ノードＮ１とトランジスターＱＰ４のソースとの間の電圧を第１のクランプ電圧にクランプする。

ダイオードＤ２は、トランジスターＱＰ５のドレインに接続されたアノードと、トランジスターＱＰ４のソースに接続されたカノードとを有しており、トランジスターＱＰ５が導通状態のときに、電源ノードＮ１とトランジスターＱＰ４のソースとの間の電圧を第２のクランプ電圧にクランプする。

例えば、基準電圧が１．０Ｖであるとすると、電源電圧ＶＤＤが第１の所定の電圧１．７Ｖよりも低いときに、比較電圧が１．０Ｖよりも低くなって、電源電圧検出回路１００が出力信号ＶＤＴをハイレベルに非活性化する。このとき、トランジスターＱＰ５は非導通状態となっており、ダイオードＤ１が比較電圧を（ＶＤＤ−０．７Ｖ）に設定する。

一方、電源電圧ＶＤＤが第１の所定の電圧１．７Ｖよりも高いときに、比較電圧が１．０Ｖよりも高くなって、電源電圧検出回路１００が出力信号ＶＤＴをローレベルに活性化する。それにより、トランジスターＱＰ５が導通状態となって、ダイオードＤ２が比較電圧を（ＶＤＤ−０．４Ｖ）に設定する。

従って、電源電圧ＶＤＤが第１の所定の電圧１．７Ｖよりも一旦高くなると、電源電圧ＶＤＤが第２の所定の電圧１．４Ｖよりも低くならない限り、電源電圧検出回路１００が出力信号ＶＤＴをローレベルに維持する。このように、電源電圧検出回路１００にヒステリシス特性を持たせることにより、電源電圧ＶＤＤに含まれているノイズ等の影響を受け難くすることができる。

本実施形態によれば、電源電圧ＶＤＤに基づく比較電圧と基準電圧との比較結果を表す出力信号を生成する比較回路３０において差動ペアを構成する２つのトランジスターＱＮ１及びＱＮ２のゲートに同一のバイアス電圧Ｖｂｉａｓが印加されるので、差動ペアにおけるオフセットの発生を防止して、電源電圧ＶＤＤの検出精度を向上させた電源電圧検出回路１００を提供することができる。

また、ダイオードＤ１又はＤ２のクランプ電圧を利用して比較電圧が生成されるので、電流を消費する分圧回路を用いることなく電源電圧検出回路１００を構成して、電源電圧検出回路１００の低消費電流化と小型化との両立を実現することができる。さらに、トランジスターＱＰ５によってクランプ電圧が切り換えられるので、電源電圧検出回路１００にヒステリシス特性を持たせることができる。

＜第２の実施形態＞
図２は、本発明の第２の実施形態に係る電源電圧検出回路の構成例を示す回路図である。第２の実施形態においては、図１に示す第１の実施形態における基準電圧生成回路１０及び比較電圧生成回路２０の替りに、基準電圧生成回路１０ａ及び比較電圧生成回路２０ａが用いられる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。

図２に示すように、基準電圧生成回路１０ａは、第２の差動ペアを構成する第５のトランジスター及び第６のトランジスターとしてＮチャネルＭＯＳトランジスターＱＮ５及びＱＮ６と、第５及び第６のトランジスターにそれぞれ直列接続されてカレントミラー回路を構成する第７のトランジスター及び第８のトランジスターとしてＰチャネルＭＯＳトランジスターＱＰ７及びＱＰ８と、抵抗Ｒ１とを含んでいる。

トランジスターＱＮ５は、抵抗Ｒ１を介して接地ノードＮ２に接続されたゲートと、トランジスターＱＮ３のドレインに接続されたソースとを有している。トランジスターＱＮ６は、トランジスターＱＰ３のソースに接続されたドレイン及びゲートと、トランジスターＱＮ３のドレインに接続されたソースとを有している。

トランジスターＱＰ７は、電源ノードＮ１に接続されたソースと、トランジスターＱＮ５のドレインに接続されたゲート及びドレインとを有している。トランジスターＱＰ８は、電源ノードＮ１に接続されたソースと、トランジスターＱＰ７のゲート及びドレインに接続されたゲートと、トランジスターＱＮ６のドレイン及びゲートに接続されたドレインとを有している。

図２に示す例においては、トランジスターＱＮ５としてディプリーション型のトランジスターが用いられ、トランジスターＱＮ６としてエンハンスメント型のトランジスターが用いられる。従って、トランジスターＱＮ５及びＱＮ６は、トランジスターの仕事関数の差に応じて、互いに異なる閾値電圧を有している。

基準電圧生成回路１０ａは、トランジスターＱＮ５のゲートに印加される電圧（本実施形態においては、接地電位０Ｖ）に基づいて、トランジスターＱＮ６のドレインとゲートとの接続点において基準電圧を生成する。即ち、トランジスターＱＮ６のドレインとゲートとの接続点の電圧が、トランジスターＱＮ５のゲートに印加される電圧に基づく基準電圧となっている。それにより、基準電圧生成回路１０ａの低消費電流化と小型化とを両立させながら、精度の高い基準電圧を生成することができる。また、ディプリーション型のトランジスターＱＮ５の温度特性とエンハンスメント型のトランジスターＱＮ６の温度特性とをバランスさせることにより、基準電圧の温度特性を略平坦にすることができる。

図３は、図２に示すトランジスターＱＮ５の構成例を示す断面図であり、図４は、図２に示すトランジスターＱＮ６の構成例を示す断面図である。Ｐ型の半導体基板（又は、Ｐウェル）５０には、トランジスターＱＮ５及びＱＮ６のドレイン及びソースとなるＮ型不純物領域５１〜５４が配置されている。

図３に示すように、Ｎ型不純物領域５１及び５２に挟まれた半導体基板５０上には、ゲート絶縁膜５５を介して、トランジスターＱＮ５のゲート電極となるポリシリコン膜５６が配置されている。ポリシリコン膜５６には、燐（Ｐ）又は砒素（Ａｓ）等のＮ型の不純物がドープされている。

一方、図４に示すように、Ｎ型不純物領域５３及び５４に挟まれた半導体基板５０上には、ゲート絶縁膜５７を介して、トランジスターＱＮ６のゲート電極となるポリシリコン膜５８が配置されている。ポリシリコン膜５８には、ボロン（Ｂ）等のＰ型の不純物がドープされている。それにより、トランジスターＱＮ５及びＱＮ６は、同一の形状を有していても、互いに異なる閾値電圧を有している。

再び図２を参照すると、トランジスターＱＰ７は、トランジスターＱＮ５にのみ電流を供給するのに対して、トランジスターＱＰ８は、トランジスターＱＮ６及びＱＰ３の両方に電流を供給する。従って、トランジスターＱＰ７のドレイン電流の大きさとトランジスターＱＰ８のドレイン電流の大きさとの比が１：２であることが望ましい。そのために、例えば、トランジスターＱＰ７及びＱＰ８のチャネル長が略等しく設定されると共に、トランジスターＱＰ８のチャネル幅がトランジスターＱＰ７のチャネル幅の略２倍に設定されている。なお、トランジスターＱＰ７のドレイン電流の大きさとトランジスターＱＰ８のドレイン電流の大きさとの比が１：２であるとは、１：２の比以外に適度な比の範囲を有していても良い。その範囲は、本発明の課題を解決するのに十分な範囲であれば良い。

また、基準電圧と比較電圧とが略等しい場合には、トランジスターＱＰ３及びＱＰ４は、トランジスターＱＮ１及びＱＮ２に略等しい電流を供給することが望ましい。従って、トランジスターＱＰ３のドレイン電流の大きさとトランジスターＱＰ４のドレイン電流の大きさとの比が１：１であることが望ましい。そのために、例えば、トランジスターＱＰ３及びＱＰ４のチャネル長が略等しく設定されると共に、トランジスターＱＰ３及びＱＰ４のチャネル幅が略等しく設定されている。以上によれば、比較電圧と基準電圧とのレベル関係に応じて、比較回路３０の出力信号ＶＤＴを確実にハイレベル又はローレベルに変化させることができる。なお、トランジスターＱＰ３のドレイン電流の大きさとトランジスターＱＰ４のドレイン電流の大きさとの比が１：１であるとは、１：１の比以外に適度な比の範囲を有していても良い。その範囲は、本発明の課題を解決するのに十分な範囲であれば良い。

比較電圧生成回路２０ａは、図１に示すダイオードＤ１及びＤ２の替りに、ＰチャネルＭＯＳトランジスターＱＰ１及びＱＰ２を含んでいる。トランジスターＱＰ１は、電源ノードＮ１に接続されたソースと、トランジスターＱＰ４のソースに接続されたゲート及びドレインとを有している。トランジスターＱＰ２は、トランジスターＱＰ５のドレインに接続されたソースと、トランジスターＱＰ４のソースに接続されたゲート及びドレインとを有している。

トランジスターＱＰ１及びＱＰ２は、ゲートとドレインとが接続されているのでダイオードと等価であり、クランプ素子として用いられる。トランジスターＱＰ１及びＱＰ２のチャネル領域にドープする不純物の濃度等を変更することにより、トランジスターＱＰ１及びＱＰ２は、互いに異なる閾値電圧（クランプ電圧）を有している。例えば、トランジスターＱＰ１の閾値電圧は、０．７Ｖであり、トランジスターＱＰ２の閾値電圧は、０．４Ｖである。

＜第３の実施形態＞
図５は、本発明の第３の実施形態に係る電源電圧検出回路の構成例を示す回路図である。第３の実施形態においては、図２に示す第２の実施形態における比較電圧生成回路２０ａの替りに、比較電圧生成回路２０ｂが用いられる。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。

第３の実施形態においては、第１のクランプ回路に含まれているクランプ素子の数が、第２のクランプ回路に含まれているクランプ素子の数よりも多い。それにより、同一のクランプ電圧を有するクランプ素子を使用しても、電源電圧検出回路１００の検出電圧を調整したり、電源電圧検出回路１００にヒステリシス特性を持たせることができる。

図５に示す例においては、クランプ素子として、第１のクランプ回路が２つのＰチャネルＭＯＳトランジスターＱＰ１１及びＱＰ１２を含んでおり、第２のクランプ回路が１つのＰチャネルＭＯＳトランジスターＱＰ２を含んでいる。トランジスターＱＰ１１は、電源ノードＮ１に接続されたソースを有している。トランジスターＱＰ１２は、トランジスターＱＰ１のゲート及びドレインに接続されたソースと、トランジスターＱＰ４のソースに接続されたゲート及びドレインとを有している。

トランジスターＱＰ１１、ＱＰ１２、及び、ＱＰ２は、ゲートとドレインとが接続されているのでダイオードと等価であり、同じ閾値電圧（クランプ電圧）を有していても良い。その場合に、トランジスターＱＰ１１及びＱＰ１２の閾値電圧の合計値は、トランジスターＱＰ２の閾値電圧（本実施形態においては、０．７Ｖとする）の２倍（１．４Ｖ）となる。

例えば、基準電圧が１．０Ｖであるとすると、電源電圧ＶＤＤが第１の所定の電圧２．４Ｖよりも低いときに、比較電圧が１．０Ｖよりも低くなって、電源電圧検出回路１００が出力信号ＶＤＴをハイレベルに非活性化する。このとき、トランジスターＱＰ５は非導通状態となっており、トランジスターＱＰ１１及びＱＰ１２が比較電圧を（ＶＤＤ−１．４Ｖ）に設定する。

一方、電源電圧ＶＤＤが第１の所定の電圧２．４Ｖよりも高いときに、比較電圧が１．０Ｖよりも高くなって、電源電圧検出回路１００が出力信号ＶＤＴをローレベルに活性化する。それにより、トランジスターＱＰ５が導通状態となって、トランジスターＱＰ２が比較電圧を（ＶＤＤ−０．７Ｖ）に設定する。

従って、電源電圧ＶＤＤが第１の所定の電圧２．４Ｖよりも一旦高くなると、電源電圧ＶＤＤが第２の所定の電圧１．７Ｖよりも低くならない限り、電源電圧検出回路１００が出力信号ＶＤＴをローレベルに維持する。このように、電源電圧検出回路１００にヒステリシス特性を持たせることにより、電源電圧ＶＤＤに含まれているノイズ等の影響を受け難くすることができる。

また、図５には、比較回路３０において出力段のインバーター３１（図２）を構成するＰチャネルＭＯＳトランジスターＱＰ９及びＮチャネルＭＯＳトランジスターＱＮ９が示されている。インバーター３１の入力電圧は、インバーター３１の閾値に近い電圧に維持される場合があるので、インバーター３１を構成するトランジスターＱＰ９及びＱＮ９のチャネル長を大きくすることにより、消費電流を削減すると共に、応答速度を遅くして電源ノイズ等の影響を受け難くすることができる。

＜第４の実施形態＞
図６は、本発明の第４の実施形態に係る電源電圧検出回路の構成例を示す回路図である。第４の実施形態においては、図５に示す第３の実施形態における比較回路３０の替りに、比較回路３０ａが用いられる。その他の点に関しては、第４の実施形態は、第３の実施形態と同様でも良い。

比較回路３０ａは、図２等に示す比較回路３０における出力段のインバーター３１の替りに、トランジスターＱＮ２のドレイン及びトランジスターＱＰ４のドレインに接続されたゲートを有するＰチャネルＭＯＳトランジスターＱＰ９（第９のトランジスター）と、トランジスターＱＰ９のドレインに定電流を供給するＮチャネルＭＯＳトランジスターＱＮ１０（第１０のトランジスター）とを含んでいる。

トランジスターＱＰ９は、電源ノードＮ１に接続されたソースと、出力信号ＶＤＴの出力端子に接続されたドレインとを有している。トランジスターＱＮ１０は、トランジスターＱＰ９のドレインに接続されたドレインと、バイアス電圧生成回路４０からバイアス電圧Ｖｂｉａｓが印加されるゲートと、接地ノードＮ２に接続されたソースとを有している。従って、トランジスターＱＮ１０がトランジスターＱＰ９に供給する定電流は、バイアス電圧Ｖｂｉａｓによって決定される。

図２等に示す比較回路３０において出力段にインバーター３１を使用する場合には、消費電流を削減するために、インバーター３１を構成するトランジスターのチャネル長を大きくする必要があるが、定電流が供給されて動作する出力トランジスターを使用する場合には、通常サイズのトランジスターを使用して消費電流を削減することができる。

＜電子機器＞
次に、本発明のいずれかの実施形態に係る電源電圧検出回路を用いる電子機器について、図７を参照しながら説明する。
図７は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。この電子機器は、半導体装置１１０と、操作部１２０と、通信部１３０と、表示部１４０と、音声出力部１５０とを含んでいる。ここで、半導体装置１１０及び通信部１３０〜音声出力部１５０は、電池１から電源電圧が供給されて動作しても良い。また、図７に示す構成要素の一部を省略又は変更しても良いし、あるいは、図７に示す構成要素に他の構成要素を付加しても良い。

本発明の一実施形態に係る半導体装置１１０は、静電気保護回路６０と、レギュレーター（ＲＥＧ）７０と、マイクロコントロールユニット（ＭＣＵ）８０と、電源電圧検出回路１００とを含んでいる。また、ＭＣＵ８０は、ＣＰＵ（中央演算装置）８１と、ＲＯＭ（リードオンリー・メモリー）８２と、ＲＡＭ（ランダムアクセス・メモリー）８３とを含んでいる。

静電気保護回路６０は、電池１が電源端子Ｐ１及びＰ２に接続されていないときに電源端子Ｐ１と電源端子Ｐ２との間に静電気が印加されると、電源端子Ｐ１と電源端子Ｐ２との間の電圧を低下させる。レギュレーター７０は、電池１から静電気保護回路６０を介して供給される電源電圧ＶＤＤ１を安定化することにより、安定化された電源電圧ＶＤＤ２を出力する。レギュレーター７０から出力される電源電圧ＶＤＤ２は、半導体装置１１０の各部に供給される。

ＣＰＵ８１は、プログラムに従って、ＲＯＭ８２等に記憶されているデータ等を用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ８１は、操作部１２０から出力される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部１３０を制御したり、表示部１４０に各種の画像を表示させるための画像信号を生成したり、音声出力部１５０に各種の音声を出力させるための音声信号を生成したりする。

ＲＯＭ８２は、ＣＰＵ８１が各種の演算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ８３は、ＣＰＵ８１の作業領域として用いられ、ＲＯＭ８２から読み出されたプログラムやデータ、操作部１２０を用いて入力されたデータ、又は、ＣＰＵ８１がプログラムに従って実行した演算結果等を一時的に記憶する。

電源電圧検出回路１００は、電池１から静電気保護回路６０を介して供給される電源電圧ＶＤＤ１又はレギュレーター７０によって安定化された電源電圧ＶＤＤ２を所定の電圧と比較して、比較結果を表す出力信号ＶＤＴをＣＰＵ８１に出力する。それにより、ＣＰＵ８１は、電源電圧ＶＤＤ２のレベルに応じて動作スピードを変更したり、又は、周辺回路をオン／オフしたりする。

操作部１２０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ８１に出力する。通信部１３０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ８１と外部装置との間のデータ通信を行う。表示部１４０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ８１から供給される表示信号に基づいて各種の情報を表示する。また、音声出力部１５０は、例えば、スピーカー等を含み、ＣＰＵ８１から供給される音声信号に基づいて音声を出力する。

本実施形態によれば、差動ペアにおけるオフセットの発生を防止して電源電圧の検出精度を向上させた電源電圧検出回路１００を用いて、電源電圧ＶＤＤ２の大きさに応じて動作スピードを変更したり、又は、周辺回路をオン／オフしたりすることが可能な半導体装置１１０又は電子機器を提供することができる。

電子機器としては、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。

１…電池、１０、１０ａ…基準電圧生成回路、２０、２０ａ、２０ｂ…比較電圧生成回路、３０、３０ａ…比較回路、３１…インバーター、４０…バイアス電圧生成回路、５０…半導体基板、５１〜５４…Ｎ型不純物領域、５５、５７…ゲート絶縁膜、５６、５８…ポリシリコン膜、６０…静電気保護回路、７０…レギュレーター、８０…ＭＣＵ、８１…ＣＰＵ、８２…ＲＯＭ、８３…ＲＡＭ、１００…電源電圧検出回路、１１０…半導体装置、１２０…操作部、１３０…通信部、１４０…表示部、１５０…音声出力部、ＱＮ１〜ＱＮ１０…ＮチャネルＭＯＳトランジスター、ＱＰ１〜ＱＰ１２…ＰチャネルＭＯＳトランジスター、Ｄ１、Ｄ２…ダイオード、Ｒ１…抵抗、Ｐ１、Ｐ２…電源端子

Claims (8)

1. 基準電圧を生成する基準電圧生成回路と、
   電源電圧に基づいて比較電圧を生成する比較電圧生成回路と、
   差動ペアを構成し、ゲートに同一のバイアス電圧が印加される第１のトランジスター及び第２のトランジスター、及び、前記第１及び第２のトランジスターにそれぞれ直列接続され、ソースに前記基準電圧及び前記比較電圧がそれぞれ印加される第３のトランジスター及び第４のトランジスターを含み、前記比較電圧と前記基準電圧との比較結果を表す出力信号を生成する比較回路と、
   を備える電源電圧検出回路。
2. 前記比較電圧生成回路が、前記電源電圧が供給される電源ノードと前記第４のトランジスターのソースとの間に接続されて第１のクランプ電圧を有する第１のクランプ回路と、前記第１のクランプ回路と並列に、且つ、前記電源ノードと前記第４のトランジスターのソースとの間に直列接続されたスイッチ回路及び第２のクランプ回路とを含み、
   前記第２のクランプ回路が、前記第１のクランプ電圧と異なる第２のクランプ電圧を有し、前記スイッチ回路が、前記比較回路の前記出力信号又はその反転信号で制御される、請求項１記載の電源電圧検出回路。
3. 前記第１のクランプ回路に含まれているクランプ素子の数が、前記第２のクランプ回路に含まれているクランプ素子の数よりも多い、請求項２記載の電源電圧検出回路。
4. 前記基準電圧生成回路が、互いに異なる閾値電圧を有して第２の差動ペアを構成する第５のトランジスター及び第６のトランジスターと、前記第５及び第６のトランジスターにそれぞれ直列接続されてカレントミラー回路を構成する第７のトランジスター及び第８のトランジスターとを含み、
   前記第６のトランジスターのドレインとゲートとの接続点の電圧が、前記第５のトランジスターのゲートに印加される電圧に基づく前記基準電圧である、請求項１〜３のいずれか１項記載の電源電圧検出回路。
5. 前記第７のトランジスターのドレイン電流の大きさと前記第８のトランジスターのドレイン電流の大きさとの比が１：２であり、
   前記第３のトランジスターのドレイン電流の大きさと前記第４のトランジスターのドレイン電流の大きさとの比が１：１である、
   請求項４記載の電源電圧検出回路。
6. 前記比較回路が、
   前記第２のトランジスターのドレイン及び前記第４のトランジスターのドレインに接続されたゲートを有する第９のトランジスターと、
   前記第９のトランジスターのドレインに定電流を供給する第１０のトランジスターと、
   をさらに含む、請求項１〜５のいずれか１項記載の電源電圧検出回路。
7. 請求項１〜６のいずれか１項記載の電源電圧検出回路を備える半導体装置。
8. 請求項１〜６のいずれか１項記載の電源電圧検出回路を備える電子機器。

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