JP2022144310A - 電圧生成回路及び半導体装置 - Google Patents

Abstract

【課題】 素子の耐圧以内のバイアス電圧を発生することができる。
【解決手段】 実施形態の電圧生成回路は、印加された電圧を分圧する分圧回路と、所定の端子を介して供給された電源電圧を分圧した電圧を発生するバイアス回路と、前記分圧回路への前記電源ラインからの電圧供給を阻止すると共に、前記電源ラインを前記第１出力端子に接続しグランドを前記第２出力端子に接続する第１処理と、前記電源ライン及び前記グランドを前記分圧回路に接続する第２処理と、前記バイアス回路から前記電源ラインに電流が流れることを阻止すると共に、バイアス回路が発生した電圧を前記出力端子に供給すると共に、前記バイアス回路が発生した電圧を前記分圧回路に供給して、前記分圧回路により電圧を得る第３処理とを行う電源切換え制御回路と、を具備する。
【選択図】図５

Description

本発明の実施形態は、電圧生成回路及び半導体装置に関する。

近年、ＮＡＮＤ型不揮発性メモリ等の半導体記憶装置においては、３次元構造化により、微細化、大容量化が図られている。このような半導体記憶装置においては、低消費電力化等の要求により多電源を採用することがあり、ホストからメモリコントローラに供給される電源電圧と素子の耐圧とが対応していない場合がある。

このようなデバイス間のインタフェース回路においては、素子の耐圧を考慮したバイアス電圧を発生する電圧生成回路を採用することで、素子に過剰な負荷をかけないトレラント機能を有するものがある。

しかしながら、外部からインタフェース回路に供給される電源電圧と素子の耐圧との関係やインタフェース回路の電源状態等の制約条件によっては、素子を過剰な負荷から保護することができない場合がある。

特許第６１０４７８４号公報 米国特許出願公開第２００７／２００６１６号明細書 米国特許第１０１６８７２３号明細書

本実施形態は、素子の耐圧以内のバイアス電圧を発生することができる電圧生成回路及び半導体装置を提供することを目的とする。

実施形態の電圧生成回路は、印加された電圧から抵抗分圧によってハイレベルの第１バイアス電圧及びローレベルの第２バイアス電圧を発生して第１バイアス電圧を第１出力端子に出力し、第２バイアス電圧を第２出力端子に出力する抵抗分圧回路と、所定の端子を介して供給された電源電圧を抵抗分圧した電圧を発生するバイアス回路と、電源ラインに素子耐圧に対応する電源電圧が供給される場合に、前記抵抗分圧回路への前記電源ラインからの電圧供給を阻止すると共に、前記電源ラインを前記第１出力端子に接続しグランドを前記第２出力端子に接続する第１処理を行い、前記電源ラインに素子耐圧を超える可能性がある電源電圧が供給される場合に、前記電源ライン及び前記グランドを前記抵抗分圧回路に接続する第２処理を行い、前記電源ラインに前記電源電圧が供給されず前記所定の端子を介して前記電源電圧が供給される場合に、前記バイアス回路から前記電源ラインに電流が流れることを阻止すると共に、バイアス回路が発生した電圧を前記第１バイアス電圧として前記出力端子に供給すると共に、前記バイアス回路が発生した電圧を前記抵抗分圧回路に供給して、前記抵抗分圧回路により前記第２バイアス電圧を得る第３処理を行う電源切換え制御回路と、を具備する。

本実施形態に係る電圧生成回路を含むメモリシステムを示すブロック図。 図１中のメモリコントローラの具体的な構成の一例を示すブロック図。 第１制約条件に対してトレラント機能を有する電圧発生回路の比較例を示す回路図。 第２制約条件に対してトレラント機能を有する電圧発生回路の比較例を示す回路図。 図２中の電圧発生回路２０の具体的な構成の一例を示す回路図。 実施形態の動作を説明するための説明図。 実施形態の動作を説明するための説明図。 実施形態の動作を説明するための説明図。

以下、図面を参照して本発明の実施形態について詳細に説明する。

本実施形態の電圧生成回路は、インタフェース回路に供給される電源電圧の制約に応じて導通又は非導通となる経路を設けることにより、供給された電源電圧に対して素子を確実に保護することを可能にする。なお、本実施形態では、電圧生成回路をメモリシステムにおけるインタフェース回路に適用する例を説明するが、他のインタフェース回路に適用してもよく、インタフェース回路以外の回路に適用してもよい。

（メモリシステムの構成）
図１は本実施形態に係る電圧生成回路を含むメモリシステムを示すブロック図である。また、図２は図１中のメモリコントローラの具体的な構成の一例を示すブロック図である。

本実施形態のメモリシステム１は、メモリコントローラ３と４つのメモリチップ４Ａ～４Ｄ（以下、４つのメモリチップ４Ａ～４Ｄを区別する必要がない場合には代表してメモリチップ４という）を備える。なお、メモリチップ４の個数は４に限定されるものではなく、１つ以上の任意の個数のメモリチップを採用することができる。

メモリシステム１は、ホスト２と接続可能である。ホスト２は、例えば、パーソナルコンピュータ、携帯端末、車載装置、サーバなどの電子機器である。ホスト２はプロセッサとしての中央処理装置（ＣＰＵ）２ａと、ＲＯＭ（図示せず）、ＤＲＡＭ２ｂを有する。メモリシステム１は、ホスト２からのリクエストに応じて、ホスト２からのユーザデータ（以下、単にデータという）を各メモリチップ４に記憶したり、各メモリチップ４に記憶されたデータを読み出してホスト２へ出力したりする。具体的には、メモリシステム１は、ホスト２からの書き込みリクエストに応じて各メモリチップ４へデータを書き込み、ホスト２からの読み出しリクエストに応じてデータを各メモリチップ４から読み出すことができる。

メモリシステム１は、メモリコントローラ３と複数のメモリチップ４とが１つのパッケージとして構成されるＵＦＳ（Universal Flash Storage）デバイス等であってもよいし、ＳＳＤ（Solid State Drive）等であってもよい。図１では、メモリシステム１は、ホスト２と接続された状態として示してある。

メモリチップ４は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリ等により構成された半導体記憶装置である。図１に示すように、メモリコントローラ３と各メモリチップ４とはＮＡＮＤバスを介して接続される。メモリコントローラ３は、ホスト２からの書き込みリクエストに従ってメモリチップ４へのデータの書き込みを制御する。また、メモリコントローラ３は、ホスト２からの読み出しリクエストに従ってメモリチップ４からのデータの読み出しを制御する。メモリコントローラ３は、ホスト２からのリクエストでなく自発的に、メモリチップ４に対するデータの書き込み及び読み出しを制御することがある。

図２において、メモリコントローラ３は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４、ホストインタフェース（Ｉ／Ｆ）回路１５、及びメモリＩ／Ｆ回路１６を備える。ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ＥＣＣ回路１４、ホストＩ／Ｆ回路１５及びメモリＩ／Ｆ回路１６は、互いに内部バス１７により接続される。

ホストＩ／Ｆ回路１５は、送受信処理を行う送受信処理回路１９と、本実施形態に係る電圧発生回路２０とを有している。送受信処理回路１９は、ホスト２からのデータを受信し、受信したデータに含まれるリクエストや書き込みデータなどを内部バス１７に出力する。また、ホストＩ／Ｆ回路１５の送受信処理回路１９は、メモリチップ４から読み出されたユーザデータや、ＣＰＵ１１からの応答などをホスト２へ送信する。なお、ホスト２においても、ホストＩ／Ｆ回路１５の送受信処理回路１９に対応する図示しない送受信処理回路を備えたＩ／Ｆ回路を有している。

電圧発生回路２０は、ホスト２から電源電圧が供給され、ホストＩ／Ｆ回路１５の送受信処理回路１９内で用いるバイアス電圧を発生する。なお、ホストＩ／Ｆ回路１５は第１の端子である端子１５ａを有している。ホスト２からの電源電圧は、ホストＩ／Ｆ回路１５の電源がオフの場合であっても、端子１５ａを介してホストＩ／Ｆ回路１５内に入力される場合がある。本実施形態においては、電圧発生回路２０は、後述するように、ホストＩ／Ｆ回路１５を構成する各素子の耐圧を超えないバイアス電圧を発生してホストＩ／Ｆ回路１５内の各部に供給するようになっている。

ホスト２とホストＩ／Ｆ回路１５との間は、所定のインタフェースを介して接続される。例えば、このインタフェースとしては、ｅＭＭＣ（embedded Multi Media Card）のパラレルインタフェース、ＰＣＩｅ（Peripheral Component Interconnect-Express）のシリアル拡張インタフェース、Ｍ－ＰＨＹの高速シリアルインタフェース等の各種インタフェースが採用される。

メモリＩ／Ｆ回路１６は、ＣＰＵ１１の指示に基づいてユーザデータ等を各メモリチップ４へ書き込む処理及び各メモリチップ４から読み出す処理を制御する。

ＣＰＵ１１は、メモリコントローラ３を統括的に制御する。ＣＰＵ１１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。ＣＰＵ１１は、ホストからホストＩ／Ｆ回路１５経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、ＣＰＵ１１は、ホストからのリクエストに従って、各メモリチップ４へのユーザデータの書き込みをメモリＩ／Ｆ回路１６へ指示する。また、ＣＰＵ１１は、ホストからのリクエストに従って、各メモリチップ４からのユーザデータの読み出しを、メモリＩ／Ｆ回路１６へ指示する。

ＣＰＵ１１は、ＲＡＭ１３に格納されるユーザデータに対して、各メモリチップ４上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１７経由でＲＡＭ１３に格納される。ＣＰＵ１１は、メモリ領域の決定を、例えば、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。

ＣＰＵ１１は、書き込み先の各メモリチップ４上のメモリ領域を決定する。メモリチップ４のメモリ領域には物理アドレスが割当てられている。ＣＰＵ１１は、データの書き込み先のメモリ領域を、物理アドレスを用いて管理する。ＣＰＵ１１は、決定したメモリ領域の物理アドレスを指定してユーザデータをメモリチップ４へ書き込むようメモリＩ／Ｆ回路１６へ指示する。ＣＰＵ１１は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と、そのユーザデータが書き込まれた物理アドレスとの対応を管理する。ＣＰＵ１１は、論理アドレスを含む読み出しリクエストをホストから受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリＩ／Ｆ回路１６へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１３に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、各メモリチップ４から読み出された符号語を復号する。
ＲＡＭ１３は、ホストから受信したユーザデータを各メモリチップ４へ記憶するまでに一時格納したり、各メモリチップ４から読み出したデータをホストへ送信したりするまでに一時格納する。ＲＡＭ１３は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図２では、メモリコントローラ３が、ＥＣＣ回路１４とメモリＩ／Ｆ回路１６をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路１４がメモリＩ／Ｆ回路１６に内蔵されていてもよい。また、ＥＣＣ回路１４が、各メモリチップ４に内蔵されていてもよい。

ホスト２から書き込みリクエストを受信した場合、メモリコントローラ３は次のように動作する。ＣＰＵ１１は、書き込みデータをＲＡＭ１３に一時記憶させる。ＣＰＵ１１は、ＲＡＭ１３に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリＩ／Ｆ回路１６に提供する。メモリＩ／Ｆ回路１６は、入力された符号語を各メモリチップ４に書き込む。

ホスト２から読み出しリクエストを受信した場合、メモリコントローラ３は次のように動作する。メモリＩ／Ｆ回路１６は、各メモリチップ４から読み出した符号語をＥＣＣ回路１４に提供する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１３に格納する。ＣＰＵ１１は、ＲＡＭ１３に格納されたデータを、ホストＩ／Ｆ回路１５を介してホスト２に送信する。

（バイアス電圧の制約条件）
本実施形態においては、複数種類の電源電圧のうちのいずれの電圧がホスト２からホストＩ／Ｆ回路１５に供給されるか固定されておらず、ホストＩ／Ｆ回路１５内の各素子がいずれの電源電圧に対応した素子であるか固定されていない第１制約条件を想定する。また、本実施形態においては、ホストＩ／Ｆ回路１５の電源がオフである場合でも、ホストＩ／Ｆ回路１５の端子１５ａにホスト２から電源電圧が印加される場合がある第２制約条件を想定する。本実施形態においては、これらの第１及び第２制約条件下においても、素子を確実に保護することを可能にする。

例えば、電源電圧として電圧ＶｉｏＨと電圧ＶｉｏＬ（ＶｉｏＨ＞ＶｉｏＬ）の２種類の電圧（以下、これらの電圧を区別しない場合には、電圧Ｖｉｏという）のいずれかがホスト２からホストＩ／Ｆ回路１５に供給される場合を想定する。一方、ホストＩ／Ｆ回路１５内の素子としては、電圧ＶｉｏＨを耐圧とする素子（以下、ＶｉｏＨ耐圧素子という）と、電圧ＶｉｏＬを耐圧とする素子（以下、ＶｉｏＬ耐圧素子という）とがあるものとする。第１制約条件下では、例えば、ホストＩ／Ｆ回路１５がＶｉｏＬ耐圧素子により構成されている場合でも、電源電圧として電圧ＶｉｏＨが供給されることがある。また、第２制約条件下では、ホストＩ／Ｆ回路１５の電源がオフの場合に、ホストＩ／Ｆ回路１５の端子１５ａに電圧が印加されることがある。例えば、第１制約条件が存在する場合、ホストＩ／Ｆ回路１５内の素子がＶｉｏＬ耐圧素子により構成され、端子１５ａに電圧ＶｉｏＨが印加されることも考えられる。

電圧発生回路２０は、バイアス電圧Ｖｂｉａｓとして、ハイレベルのバイアス電圧ＶｂｉａｓＨとローレベルのバイアス電圧ＶｂｉａｓＬを発生する。電圧発生回路２０は、第１制約条件に対して、以下の２つの処理を行ってバイアス電圧Ｖｂｉａｓを発生することにより、トレラント機能を達成する。

（１）電圧ＶｉｏＬが入力される場合（電源電圧として素子耐圧と同等の電圧が供給される場合）、バイアス電圧ＶｂｉａｓＨとして電圧ＶｉｏＬを発生し、バイアス電圧ＶｂｉａｓＬとして基準電位であるグランドレベルを発生する。

（２）電圧ＶｉｏＨが入力される場合（電源電圧として素子耐圧を超える電圧が供給される可能性がある場合）、電圧ＶｉｏＨとグランドレベルとの間の電圧を抵抗分割して、素子の耐圧を超えないバイアス電圧ＶｂｉａｓＨ，ＶｂｉａｓＬを発生する。

また、電圧発生回路２０は、第２制約条件に対して、以下の処理を行うことで、トレラント機能を達成する。

（３）端子１５ａに電圧Ｖｉｏが入力される場合（本来の電源電圧遮断時）、ホストＩ／Ｆ回路１５内の各素子に耐圧を超える電圧が印加されることを阻止する。

図３は上記第１制約条件に対してトレラント機能を有する電圧発生回路の比較例を示す回路図である。

第１の電源電圧である電圧Ｖｉｏが供給される電源ライン（以下、単に電源ラインという）と第２の電源電圧であるグランドとの間には、抵抗回路Ｒ１、ＮＭＯＳトランジスタＭＮ１の電流経路、抵抗回路Ｒ２及び抵抗回路Ｒ３が直列接続される。抵抗回路Ｒ１は電圧Ｖｉｏが供給される電源ラインとトランジスタＭＮ１のドレインとの間に直列接続された複数の抵抗により構成される。抵抗回路Ｒ２はトランジスタＭＮ１のソースと抵抗回路Ｒ３との間に直列接続された複数の抵抗により構成される。また、抵抗回路Ｒ３は抵抗回路Ｒ２とグランドとの間に直列接続された複数の抵抗により構成される。トランジスタＭＮ１は、ソースが抵抗回路Ｒ２の一端に接続され、バックゲートがグランドに接続され、ゲートには電源切替反転信号／ＳＳが供給される。

ＰＭＯＳトランジスタＭＰ０は、ソース及びバックゲートが電源ラインに接続され、ソースが抵抗回路Ｒ１とトランジスタＭＮ１のドレインとの接続点に接続され、ゲートには電源切替反転信号／ＳＳが供給される。抵抗回路Ｒ１とトランジスタＭＮ１のドレインとの接続点は、出力端子ＯＨに接続される。出力端子ＯＨに現れる電圧がバイアス電圧ＶｂｉａｓＨとして用いられる。

ＮＭＯＳトランジスタＭＮ０は、ソース及びバックゲートがグランドに接続され、ドレインが抵抗回路Ｒ２と抵抗回路Ｒ３との接続点に接続され、ゲートには電源切替信号ＳＳが供給される。抵抗回路Ｒ２と抵抗回路Ｒ３の接続点は、出力端子ＯＬに接続される。出力端子ＯＬに現れる電圧がバイアス電圧ＶｂｉａｓＬとして用いられる。

電源切替信号ＳＳは、電圧Ｖｉｏとして電圧ＶｉｏＨが電源ラインに供給される場合には、ローレベル（以下、Ｌレベルという）であり、電圧Ｖｉｏとして電圧ＶｉｏＬが電源ラインに供給される場合には、ハイレベル（以下、Ｈレベルという）である。電源切替反転信号／ＳＳは、電源切替信号ＳＳの反転信号である。

このように構成された電圧発生回路の比較例においては、トランジスタＭＰ０，ＭＮ０は、同時にオンとなり、同時にオフとなる。いま、電圧ＶｉｏＬが電源ラインに供給されるものとする（上記（１）の場合）。この場合には、電源切替反転信号／ＳＳはＬレベルで、電源切替信号ＳＳはＨレベルである。従って、トランジスタＭＰ０，ＭＮ０はいずれもオンである。また、トランジスタＭＮ１はオフである。従って、電源ラインの電圧ＶｉｏＬは、トランジスタＭＰ０の電流経路を経由して出力端子ＯＨに伝達される。こうして、電圧ＶｉｏＬがバイアス電圧ＶｂｉａｓＨとして用いられる。

また、トランジスタＭＮ０がオンであることから、出力端子ＯＬはトランジスタＭＮ０を経由してグランドに接続されることになり、出力端子ＯＬには、グランドレベルのバイアス電圧ＶｂｉａｓＬが現れる。こうして、上記（１）の処理が行われる。

次に、電圧ＶｉｏＨが電源ラインに供給されるものとする（上記（２）の場合）。この場合には、電源切替反転信号／ＳＳはＨレベルで、電源切替信号ＳＳはＬレベルである。従って、トランジスタＭＰ０，ＭＮ０はいずれもオフである。また、トランジスタＭＮ１はオンである。

従って、電源ラインとグランドとは抵抗回路Ｒ１、トランジスタＭＮ１の電流経路、抵抗回路Ｒ２及び抵抗回路Ｒ３を介して接続されることになる。これにより、電圧ＶｉｏＬは、抵抗回路Ｒ１の各抵抗、抵抗回路Ｒ２及び抵抗回路Ｒ３の各抵抗により分圧される。出力端子ＯＨには、抵抗回路Ｒ１の抵抗値と、抵抗回路Ｒ２，Ｒ３の合成抵抗の抵抗値との比に応じた電圧が現れる。この電圧がバイアス電圧ＶｂｉａｓＨとして用いられる。また、出力端子ＯＬには、抵抗回路Ｒ１，Ｒ２の合成抵抗の抵抗値と、抵抗回路Ｒ３の抵抗値との比に応じた電圧が現れる。この電圧がバイアス電圧ＶｂｉａｓＬとして用いられる。抵抗回路Ｒ１～Ｒ３の各抵抗値を適宜設定することにより、上記（２）の処理が行われる。

このように、図３に示す比較例の電圧発生回路によって、上記第１制約条件においてトレラント機能を達成することができる。

図４は上記第２制約条件に対してトレラント機能を有する電圧発生回路の比較例を示す回路図である。

電圧Ｖｉｏが供給される電源ラインと基準電位点となるグランドとの間には、抵抗回路Ｒ４、ＮＭＯＳトランジスタＭＮ２の電流経路、抵抗回路Ｒ５及びＮＭＯＳトランジスタＭＮ３の電流経路が直列接続される。抵抗回路Ｒ４は電源ラインとトランジスタＭＮ２のドレインとの間に直列接続された複数の抵抗により構成される。また、抵抗回路Ｒ５はトランジスタＭＮ２のソースとトランジスタＭＮ３のドレインとの間に直列接続された複数の抵抗により構成される。

トランジスタＭＮ２は、ゲート及びバックゲートが電源ラインに接続される。また、トランジスタＭＮ３は、バックゲートがグランドに接続され、ゲートはトランジスタＭＮ２のソースと抵抗回路Ｒ５との接続点に接続される。トランジスタＭＮ２のソースと抵抗回路Ｒ５の接続点は、出力端子ＯＨに接続される。出力端子ＯＨに現れる電圧がバイアス電圧ＶｂｉａｓＨとして用いられる。また、抵抗回路Ｒ５を構成する複数の抵抗のうちの所定の抵抗同士の接続点が出力端子ＯＬに接続される。出力端子ＯＬに現れる電圧がバイアス電圧ＶｂｉａｓＬとして用いられる。

また、電源ラインに電圧Ｖｉｏが入力されない場合であっても、端子Ｐに電圧Ｖｉｏが供給されるときがある。端子Ｐに供給された電圧Ｖｉｏは、端子Ｐに供給された電圧からバイアス電圧を生成するバイアス回路ＶＰに供給される。バイアス回路ＶＰは、例えば抵抗分圧回路によって構成することができる。バイアス回路ＶＰは、電圧Ｖｉｏを抵抗分圧して電圧を発生し、トランジスタＭＮ２のソースと抵抗回路Ｒ５との接続点に供給する。

このように構成された電圧発生回路の比較例においては、電源ラインに電圧Ｖｉｏが供給される場合には、トランジスタＭＮ２がオンであり、トランジスタＭＮ３もオンである。従って、電源ラインとグランドとの間は、抵抗回路Ｒ４、トランジスタＭＮ２の電流経路、抵抗回路Ｒ５及びトランジスタＭＮ３の電流経路を介して接続されることになる。これにより、電圧Ｖｉｏは、抵抗回路Ｒ４の各抵抗及び抵抗回路Ｒ５の各抵抗により分圧される。出力端子ＯＨには、抵抗回路Ｒ４の抵抗値と、抵抗回路Ｒ５の抵抗値との比に応じた電圧が現れる。この電圧がバイアス電圧ＶｂｉａｓＨとして用いられる。また、抵抗回路Ｒ５による抵抗分圧により出力端子ＯＨの電圧は分圧され、分圧された電圧が出力端子ＯＬに現れる。この電圧がバイアス電圧ＶｂｉａｓＬとして用いられる。

一方、電源ラインに電圧Ｖｉｏが供給されず、端子Ｐに電圧Ｖｉｏが供給される場合には、トランジスタＭＮ２はオフである。端子Ｐから入力された電圧は、バイアス回路ＶＰによって抵抗分圧されて出力端子ＯＨに供給される。この電圧がバイアス電圧ＶｂｉａｓＨとして用いられる。また、トランジスタＭＮ３はオンであり、出力端子ＯＨの電圧は抵抗回路Ｒ５によって分圧されて出力端子ＯＬに現れる。この電圧がバイアス電圧ＶｂｉａｓＬとして用いられる。抵抗回路Ｒ４，Ｒ５の抵抗値を適宜設定すると共に、バイアス回路ＶＰの分圧抵抗を適宜設定することにより、上記（３）の処理が行われる。

このように、図４に示す比較例の電圧発生回路によって、上記第２制約条件においてトレラント機能を達成することができる。

ところで、第１制約条件と第２制約条件の両方の条件下においてトレラント機能を実現するために、上記図３及び図４の回路を組み合わせて電圧生成回路を構成することが考えられる。しかしながら、図３及び図４の回路を組み合わせた場合、端子Ｐに供給された電圧に基づくバイアス電圧Ｖｂｉａｓによって電源ラインに電流が流れる逆流パスが生じると共に、分圧抵抗の経路切断が発生する
そこで、本実施形態においては、分圧抵抗の経路切断を解消するためのパスと、端子１５ａに供給された電圧によって電源ラインに電流が流れることを阻止するための経路を設けることで、第１及び第２制約条件下において確実なトレラント機能を実現するようになっている。

（電圧発生回路）
図５は図２中の電圧発生回路２０の具体的な構成の一例を示す回路図である。なお、図５において図３及び図４と同一の構成要素には同一符号を付してある。

電圧Ｖｉｏを供給する電源ラインとグランド（ＧＮＤ）との間には、抵抗分圧を行うための、抵抗回路Ｒ１、ＮＭＯＳトランジスタＭＮ２の電流経路、ＮＭＯＳトランジスタＭＮ１の電流経路、抵抗回路Ｒ２、抵抗回路Ｒ３及びＮＭＯＳトランジスタＭＮ３の電流経路が直列接続される。電源ラインとグラントとの間の経路上におけるノードＮ１は出力端子ＯＨに接続され、電源ラインとグラントとの間の経路上におけるノードＮ３は出力端子ＯＬに接続される。

本実施形態においては、電源ラインとノードＮ１との間の第１経路上には、直列に抵抗回路Ｒ１及びトランジスタＭＮ２の電流経路が接続される。更に、電源ラインとノードＮ１との間には第１経路と並列に第２経路が設けられ、この第２経路上には、直列にＰＭＯＳトランジスタＭＰ０の電流経路とＰＭＯＳトランジスタＭＰＹの電流経路が接続される。なお、図５の丸数字１から６は、第１～第６経路を示している。

抵抗回路Ｒ１は、電源ラインとトランジスタＭＮ２のドレインとの間に直列接続された複数の抵抗により構成される。トランジスタＭＮ２は、ドレインが抵抗回路Ｒ１に接続され、ソースがノードＮ１に接続され、バックゲートがグランドに接続される。

ノードＮ１とノードＮ３との間の第３経路上には、直列にトランジスタＭＮ１の電流経路と抵抗回路Ｒ２とが接続される。ノードＮ３とグランドとの間の第４経路上には、直列に抵抗回路Ｒ３とトランジスタＭＮ３の電流経路が接続される。

抵抗回路Ｒ２は、トランジスタＭＮ１のソースとノードＮ３との間に直列接続された複数の抵抗により構成される。なお、トランジスタＭＮ１のソースと抵抗回路Ｒ２との接続点をノードＮ２という。抵抗回路Ｒ３は、ノードＮ３とトランジスタＭＮ３のドレインとの間に直列接続された複数の抵抗により構成される。

トランジスタＭＮ１は、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、バックゲートがグランドに接続され、ゲートには、後述する電源切換え制御回路ＳＣから耐圧超判定信号Ｓ０が供給される。トランジスタＭＮ３は、ドレインが抵抗回路Ｒ３に接続され、ソース及びバックゲートがグラントに接続され、ゲートはノードＮ１に接続される。

ノードＮ３とグランドとの間には第５経路が設けられて、第５経路上には、直列にＮＭＯＳトランジスタＭＮ４の電流経路及びＮＭＯＳトランジスタＭＮ０の電流経路が接続される。

本実施形態においては、ノードＮ１とノードＮ２との間には第６経路が設けられて、第６経路上にＰＭＯＳトランジスタＭＰＸの電流経路が接続されるようになっている。また、バイアス回路ＶＰによって発生する電圧は、ノードＮ１に供給されるようになっている。

電源切換え制御回路ＳＣは、電源ラインに供給される電圧Ｖｉｏに応じた耐圧超判定信号Ｓ０、電源供給判定信号Ｓ１及び耐圧内判定信号Ｓ２を発生する。なお、電源切換え制御回路ＳＣは、ＣＰＵ（Central Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）等を用いたプロセッサによって構成されていてもよく、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。例えば、電源切換え制御回路ＳＣは、電圧Ｖｉｏが印加される電源ラインを監視することによって電源ラインの電圧状態を判定し、判定結果に応じて耐圧超判定信号Ｓ０、電源供給判定信号Ｓ１及び耐圧内判定信号Ｓ２を発生してもよい。

耐圧超判定信号Ｓ０は、素子の耐圧を超える可能性がある電源電圧が入力される場合、即ち、電圧ＶｉｏＨが入力される場合にはＨレベルである。また、耐圧超判定信号Ｓ０は、素子の耐圧に対応する電源電圧（素子耐圧と同等の電源電圧）、例えば素子耐圧以下の電源電圧が入力される場合、即ち、電圧ＶｉｏＬが入力される場合にはＬレベルである。また、耐圧超判定信号Ｓ０は、電源ラインに電圧Ｖｉｏが供給されない場合にもＬレベルである。

また、電源供給判定信号Ｓ１は、電源ラインに電圧Ｖｉｏが供給される場合にはＨレベルであり、電源ラインに電圧Ｖｉｏが供給されない場合にはＬレベルである。

また、耐圧内判定信号Ｓ２は、素子の耐圧と同等の電源電圧が入力される場合、即ち、電圧ＶｉｏＬが入力される場合にはＨレベルであり、素子の耐圧を超える可能性がある電源電圧が入力される場合、即ち、電圧ＶｉｏＨが入力される場合にはＬレベルである。なお、耐圧内判定信号Ｓ２は、耐圧超判定信号Ｓ０の反転信号であってもよい。

電源ラインとノードＮ１との間の第２電流経路上に設けられたトランジスタＭＰ０は、ソース及びバックゲートが電源ラインに接続され、ドレインがトランジスタＭＰＹのソースに接続され、ゲートには耐圧超判定信号Ｓ０が与えられる。また、トランジスタＭＰＹは、ドレイン及びバックゲートがノードＮ１に接続され、ゲートには、トランジスタＭＰ１のドレインとトランジスタＭＮ５のドレインとの接続点の電圧が印加される。

ノードＮ１とグランドとの間には、ＰＭＯＳトランジスタＭＰ１の電流経路とＮＭＯＳトランジスタＭＮ５の電流経路とが直列に接続される。トランジスタＭＰ１は、ソース及びバックゲートがノードＮ１に接続され、ドレインがトランジスタＭＮ５のドレインに接続され、ゲートには電源供給判定信号Ｓ１が与えられる。トランジスタＭＮ５は、ソース及びバックゲートがグランドに接続され、ゲートには電源供給判定信号Ｓ１が与えられる。トランジスタＭＰ１，ＭＮ５は、ノードＮ１から電圧が供給されて、電源供給判定信号Ｓ１を反転するインバータとして機能する。このインバータの出力は、トランジスタＭＰ１のドレインとトランジスタＭＮ５のドレインとの接続点からトランジスタＭＰＹのゲートに供給される。

ノードＮ３とグランドとの間の第５電流経路上に設けられたトランジスタＭＮ４は、ドレインがノードＮ３に接続され、ソースがトランジスタＭＮ０のドレインに接続され、バックゲートがグランドに接続され、ゲートには電源供給判定信号Ｓ１が与えられる。また、トランジスタＭＮ０は、ソース及びバックゲートがグランドに接続され、ゲートには耐圧内判定信号Ｓ２が与えられる。

ノードＮ１とノードＮ２との間の第６経路上に設けられたトランジスタＭＰＸは、ソース及びバックゲートがノードＮ１に接続され、ドレインがノードＮ２に接続され、ゲートには端子Ｉ３を介して電源ラインに供給される電圧Ｖｉｏが印加される。なお、電源ラインに電圧Ｖｉｏが供給されない場合には、端子Ｉ３にも電圧Ｖｉｏは供給されない。

次に、このように構成された実施形態の動作について図６から図８を参照して説明する。図６～図８は実施形態の動作を説明するための説明図である。

ホストＩ／Ｆ回路１５にはホスト２から電源電圧Ｖｉｏが供給される。ホストＩ／Ｆ回路１５内の電圧発生回路２０は、この電源電圧Ｖｉｏを用いてバイアス電圧Ｖｂｉａｓを発生する。電圧発生回路２０は、上記第１制約条件及び第２制約条件下においてトレラント機能を達成するために、上記（１）～（３）に示した処理によりバイアス電圧Ｖｂｉａｓを発生する。

即ち、電源切換え制御回路ＳＣは、例えば電源ラインの電圧状態を判定して、上記（１）から（３）の処理を実行するための判定信号Ｓ０～Ｓ３を発生する。耐圧超判定信号Ｓ０は、トランジスタＭＰ０，ＭＮ１に供給され、電源供給判定信号Ｓ１はトランジスタＭＰ１，ＭＮ５，ＭＮ４に供給され、耐圧内判定信号Ｓ２はトランジスタＭＮ０に供給される。

（電源電圧として素子耐圧と同等の電圧が供給される場合）
電圧ＶｉｏＬが電源ラインに供給される場合には、上記（１）の処理を行う。図６はこの場合の回路状態を説明するものである。即ち、この場合には、耐圧超判定信号Ｓ０はＬレベル、電源供給判定信号Ｓ１及び耐圧内判定信号Ｓ２はＨレベルである。耐圧超判定信号Ｓ０がＬレベルであるので、トランジスタＭＰ０はオンであり、トランジスタＭＮ１はオフである。また、トランジスタＭＮ２，ＭＮ３もオンである。電源供給判定信号Ｓ１がＨレベルであるので、トランジスタＭＰＹのゲートにはＬレベルが与えられて、トランジスタＭＰＹもオンとなる。従って、図６の太線に示すように、電源ラインは、トランジスタＭＰ０，ＭＰＹの電流経路により構成される第２経路を経由して出力端子ＯＨに接続される。また、トランジスタＭＰ１がオフであるので、出力端子ＯＨからグランドへの配線は非導通である。従って、電源ラインに供給された電圧ＶｉｏＬは、出力端子ＯＨからバイアス電圧ＶｂｉａｓＨとして出力される。

また、判定信号Ｓ１，Ｓ２がいずれもＨレベルであるので、トランジスタＭＮ０，ＭＮ４がオンである。従って、図６の太線に示すように、出力端子ＯＬはトランジスタＭＮ４，ＭＮ０の電流経路（第５経路）を経由してグランドに接続される。従って、出力端子ＯＬからはグランドレベルのバイアス電圧ＶｂｉａｓＬが出力される。

こうして、上記（１）の処理が行われる。

（電源電圧として素子耐圧を超える電圧が供給される可能性がある場合）
電圧ＶｉｏＨが電源ラインに供給される場合には、上記（２）の処理を行う。図７はこの場合の回路状態を説明するものである。即ち、この場合には、耐圧超判定信号Ｓ０及び電源供給判定信号Ｓ１はＨレベルであり、耐圧内判定信号Ｓ２はＬレベルである。耐圧超判定信号Ｓ０がＨレベルであるので、トランジスタＭＰ０はオフであり、トランジスタＭＮ１はオンである。また、トランジスタＭＮ２，ＭＮ３もオンである。従って、図７の太線に示すように、電源ラインは、抵抗回路Ｒ１、トランジスタＭＮ２の電流経路、トランジスタＭＮ１の電流経路、抵抗回路Ｒ２、抵抗回路Ｒ３及びトランジスタＭＮ３の電流経路を介してグランドに接続される。

一方、電源供給判定信号Ｓ１がＨレベルであるのでトランジスタＭＰＹはオンであるが、トランジスタＭＰ０はオフであるので、トランジスタＭＰ０，ＭＰＹの電流経路を経由した電源ラインからノードＮ１までの第２経路は非導通である。また、トランジスタＭＮ５はオンであるが、トランジスタＭＰ１がオフであるので、出力端子ＯＨからグランドへの配線も非導通である。

また、電源供給判定信号Ｓ１がＨレベルであるので、トランジスタＭＮ４はオンである。しかし、耐圧内判定信号Ｓ２がＬレベルであるので、トランジスタＭＮ０はオフであるから、トランジスタＭＮ４，ＭＮ０の電流経路を経由した出力端子ＯＬとグランドとの間の第５経路は非導通である。

従って、ノードＮ１の電圧は、電圧ＶｉｏＨを、抵抗回路Ｒ１の抵抗値と抵抗回路Ｒ２，Ｒ３の合成抵抗の抵抗値との比に基づく抵抗分圧によって得られる電圧値となる。また、ノードＮ３の電圧は、電圧ＶｉｏＨを、抵抗回路Ｒ１，Ｒ２の合成抵抗の抵抗値と抵抗回路Ｒ３の抵抗値との比に基づく抵抗分圧によって得られる電圧値となる。従って、抵抗回路Ｒ１～Ｒ３の各抵抗値を適宜設定することによって、出力端子ＯＨ，ＯＬからそれぞれ素子耐圧を超えないバイアス電圧Ｖｂｉａｓ，ＶｂｉａｓＬを出力することができる。

こうして、上記（２）の処理が行われる。

（本来の電源電圧遮断時）
電源ラインに電圧Ｖｉｏが供給されず、端子１５ａに電圧Ｖｉｏが供給される場合には、上記（３）の処理を行う。図８はこの場合の回路状態を説明するものである。即ち、この場合には、バイアス回路ＶＰは、端子１５ａから電圧Ｖｉｏが供給され、抵抗分圧によって発生した電圧を出力端子ＯＨ（ノードＮ１）に供給する。

耐圧超判定信号Ｓ０及び電源供給判定信号Ｓ１はＬレベルである。従って、トランジスタＭＰ０はオンである。しかし、電源供給判定信号Ｓ１は、トランジスタＭＰ１，ＭＮ５のインバータにより反転されてトランジスタＭＰＹのゲートに供給されており、トランジスタＭＰＹはオフである。トランジスタＭＮ２もオフであるので、ノードＮ１から電源ラインへの配線（第１及び第２経路）は非導通である。また、トランジスタＭＮ５がオフであるので、ノードＮ１からトランジスタＭＰ１，ＭＮ５を経由したグランドまでの経路も非導通である。

また、電源供給判定信号Ｓ１がＬレベルであるので、トランジスタＭＮ４はオフであり、ノードＮ３からトランジスタＭＮ４，ＭＮ０の電流経路を経由したグランドまでの第５経路も非導通である。

耐圧超判定信号Ｓ０がＬレベルであるので、トランジスタＭＮ１はオフである。しかし、本実施形態においては、端子Ｉ３に電圧Ｖｉｏが印加されないことから、トランジスタＭＰＸはオンとなる。従って、ノードＮ１，Ｎ２間は、トランジスタＭＰＸの電流経路（第６経路）を経由して接続される。トランジスタＭＮ３はオンであるので、ノードＮ１とグランドとの間は、トランジスタＭＰＸの電流経路、抵抗回路Ｒ２、抵抗回路Ｒ３及びトランジスタＭＮ３の電流経路を経由して接続される。

こうして、出力端子ＯＨには、バイアス回路ＶＰが発生する電圧が供給される。また、出力端子ＯＬには、出力端子ＯＨに現れる電圧を抵抗回路Ｒ２の抵抗値と抵抗回路Ｒ３の抵抗値との比に基づいて抵抗分圧して得られる電圧が供給される。バイアス回路ＶＰによる分圧抵抗及び抵抗回路Ｒ２，Ｒ３の抵抗値を適宜設定することで、電圧発生回路２０からホストＩ／Ｆ回路１５内の素子の耐圧を超える電圧が供給されることはない。また、バイアス回路ＶＰが発生した電圧により第１及び第２経路を介して電源ラインに電流が流れることもない。こうして、上記（３）の処理が行われる。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…メモリシステム、２…ホスト、３…メモリコントローラ、４…メモリチップ、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…ＥＣＣ回路、１５…ホストＩ／Ｆ回路、１５ａ…端子、１６…メモリＩ／Ｆ回路、１９…送受信処理回路、２０…電圧発生回路、ＭＮ０～ＭＮ５，ＭＰ０，ＭＰ１，ＭＰＸ，ＭＰＹ…トランジスタ、ＯＨ…出力端子、ＯＬ…出力端子、Ｒ１～Ｒ５…抵抗回路、ＳＣ…電源切換え制御回路、ＶＰ…バイアス回路。

Claims (6)

1. 印加された電圧を分圧し第１の電圧値の第１バイアス電圧及び第２の電圧値の第２バイアス電圧を発生して前記第１バイアス電圧を第１出力端子に出力し、前記第２バイアス電圧を第２出力端子に出力する分圧回路と、
   所定の端子を介して供給された電源電圧を分圧した電圧を発生するバイアス回路と、
   電源ラインに素子耐圧に対応する電源電圧が供給される場合に、前記分圧回路への前記電源ラインからの電圧供給を停止させると共に、前記電源ラインを前記第１出力端子に接続し基準電位点を前記第２出力端子に接続する第１処理を行い、前記電源ラインに素子耐圧を超える可能性がある電源電圧が供給される場合に、前記電源ライン及び前記基準電位点を前記分圧回路に接続する第２処理を行い、前記電源ラインに前記電源電圧が供給されず前記所定の端子を介して前記電源電圧が供給される場合に、前記バイアス回路から前記電源ラインに電流が流れることを阻止すると共に、前記バイアス回路が発生した電圧を前記第１バイアス電圧として前記出力端子に供給すると共に、前記バイアス回路が発生した電圧を前記分圧回路に供給して、前記分圧回路により前記第２バイアス電圧を得る第３処理を行う電源切換え制御回路と、
   を具備する電圧生成回路。
2. 電源ラインと第１ノードとの間の第１経路と、
   前記第１経路上に配置される第１抵抗回路と、
   前記電源ラインと前記第１ノードとの間の第２経路と、
   第１出力端子に接続される前記第１ノードと第２出力端子に接続される第２ノードとの間の第３経路と、
   前記第３経路上に接続される第２抵抗回路と、
   前記第２ノードとグランドとの間の第４経路と、
   前記第４経路上に接続される第３抵抗回路と、
   前記第２ノードと前記グランドとの間の第５経路と、
   前記第１ノードと前記第２抵抗回路との間の第６経路と、
   所定の端子を介して供給された前記電源電圧を分圧した電圧を発生して前記第１ノードに供給するバイアス回路と、
   前記電源ラインに素子耐圧に対応する電源電圧が供給される場合に、前記第２及び第５経路を導通させ、前記第３経路を非導通にする第１処理と、前記電源ラインに素子耐圧を超える可能性がある電源電圧が供給される場合に、前記第１，第３及び第４経路を導通させ、前記第２及び第５経路を非導通にする第２処理と、前記電源ラインに前記電源電圧が供給されず前記所定の端子を介して前記電源電圧が供給される場合に、前記バイアス回路が発生する電圧を前記ノードに供給すると共に、前記第２及び第５経路を非導通にし、前記第４経路を導通させ前記第６経路を導通させて前記第１ノードと前記第２抵抗回路とを接続する第３処理とを行う電源切換え制御回路と、
   を具備する電圧生成回路。
3. 電源ラインと第１ノードとの間の第１経路上に直列に接続される第１抵抗回路及び第１スイッチと、
   前記電源ラインと前記第１ノードとの間の第２経路上に直列に接続される第２及び第３スイッチと、
   第１出力端子に接続される前記第１ノードと第２出力端子に接続される第２ノードとの間の第３経路上に直列に接続される第４スイッチ及び第２抵抗回路と、
   前記第２ノードとグランドとの間の第４経路上に直列に接続される第３抵抗回路及び第５スイッチと、
   前記第２ノードと前記グランドとの間の第５経路上に接続される第６スイッチと、
   前記第１ノードと前記第２抵抗回路との間の第６経路上に設けられる第７スイッチと、
   第１の端子を介して供給された前記電源電圧を分圧した電圧を発生して前記第１ノードに供給するバイアス回路と、
   前記電源ラインに素子耐圧に対応する電源電圧が供給される場合に、前記第１～第３、第５及び第６スイッチをオンにし、前記第４スイッチをオフにする第１処理と、前記電源ラインに素子耐圧を超える可能性がある電源電圧が供給される場合に、前記第１，第４及び第５スイッチをオンにし、前記第２及び第６スイッチをオフにする第２処理と、前記電源ラインに前記電源電圧が供給されず前記所定の端子を介して前記電源電圧が供給される場合に、前記バイアス回路が発生する電圧を前記ノードに供給すると共に、前記第１、第３及び第６スイッチをオフにし、前記第５及び第７スイッチをオンにする第３処理とを行う電源切換え制御回路と、
   を具備する電圧生成回路。
4. 前記電源切換え制御回路は、素子の耐圧を超える可能性がある電源電圧が前記電源ラインに入力されているか否か、素子の耐圧と同等の電源電圧が前記電源ラインに入力されているか否か、電源電圧が前記所定の端子から入力されているか否かの判定結果に従って、前記第１から第３の処理を実行する
   請求項１から３のいずれか１つに記載の電圧生成回路。
5. 前記電源切換え制御回路は、
   素子の耐圧を超える可能性がある電源電圧が前記電源ラインに入力されたか、素子の耐圧と同等の電源電圧が前記電源ラインに入力されたか、前記電源ライン以外の前記所定の端子に電源電圧が入力されたかの判定結果を示す第１判定信号に基づいて前記第２及び第４スイッチをオン，オフ制御し、
   前記電源ラインに電源電圧が供給されたか否かの判定結果を示す第２判定信号によって前記第３スイッチをオン，オフ制御し、
   素子の耐圧と同等の電源電圧が入力されたか、素子の耐圧を超える可能性がある電源電圧が入力されたかの判定結果を示す第３判定信号に基づいて前記第６スイッチをオン，オフ制御する
   請求項３に記載の電圧生成回路。
6. 請求項１から５のいずれか１つに記載の電圧生成回路と、
   ホストとの間でデータを通信する処理回路を有し、前記電圧生成回路から前記処理回路内の素子に電源電圧が供給されるインタフェース回路と、
   を具備する半導体装置。
   

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