JP2695981B2 - 液晶表示器駆動電源回路 - Google Patents
液晶表示器駆動電源回路Info
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は液晶表示器の駆動信号を発生させる液晶表示
器駆動電源回路に関する。
器駆動電源回路に関する。
（従来の技術） 従来、液晶表示器のダイナミック駆動は、最高電位電
源と最低電位電源のほか、これらの電位の間の電圧レベ
ル（以下中間電圧レベルと記す）を通常４つ用意し、表
示データにしたがって適切な電圧レベルを液晶表示器の
各セグメント端子と各コモン端子に印加することにより
行なわれる。この中間電圧レベルは、抵抗器による電圧
分割によって生成されるのが一般的である。第８図に示
す従来回路例では、液晶印加電圧を交流化するためFR信
号によって、第９図の図表、第12図の波形からも分かる
ように、FR＝０の時の最高電位Ｖ、中間電圧レベルV2H,
V1H、最低電位０の組と、FR＝１の時の最高電位Ｖ、中
間電圧レベルV3L,V2L、最低電位０の組とを交互に発生
させ、これらの電圧は第10図のセグメント出力レベル選
択回路、第11図のコモン出力レベル選択回路を通じて液
相表示器に印加される。この回路例は1/5プリバイアス
の場合で、R1＝R4＝300kΩ,R2＝R3＝100kΩ,r1＝r4＝30
kΩ,r2＝r3＝10kΩとした。第12図の波形はコモン出力
を８本持つ1/8デューティの場合を示している。第12図
には複数のセグメント出力とコモン出力のうちのそれぞ
れ１本のみを例示した。
源と最低電位電源のほか、これらの電位の間の電圧レベ
ル（以下中間電圧レベルと記す）を通常４つ用意し、表
示データにしたがって適切な電圧レベルを液晶表示器の
各セグメント端子と各コモン端子に印加することにより
行なわれる。この中間電圧レベルは、抵抗器による電圧
分割によって生成されるのが一般的である。第８図に示
す従来回路例では、液晶印加電圧を交流化するためFR信
号によって、第９図の図表、第12図の波形からも分かる
ように、FR＝０の時の最高電位Ｖ、中間電圧レベルV2H,
V1H、最低電位０の組と、FR＝１の時の最高電位Ｖ、中
間電圧レベルV3L,V2L、最低電位０の組とを交互に発生
させ、これらの電圧は第10図のセグメント出力レベル選
択回路、第11図のコモン出力レベル選択回路を通じて液
相表示器に印加される。この回路例は1/5プリバイアス
の場合で、R1＝R4＝300kΩ,R2＝R3＝100kΩ,r1＝r4＝30
kΩ,r2＝r3＝10kΩとした。第12図の波形はコモン出力
を８本持つ1/8デューティの場合を示している。第12図
には複数のセグメント出力とコモン出力のうちのそれぞ
れ１本のみを例示した。
この回路において、φＣ信号はコモン選択信号の切換
タイミングを示すパルス信号であって、コモン信号の切
換時に電圧分割回路の出力抵抗を下げて、液晶の応答を
早くするためのものである。すなわち、電圧Ｖを分割す
る抵抗R1,R2,R3,R4に低い抵抗値を持つ抵抗r1,r2,r3,r4
を並列に接続することにより、液晶表示器のもつキャパ
シタンスに対する充放電時間を短縮させようとする。
タイミングを示すパルス信号であって、コモン信号の切
換時に電圧分割回路の出力抵抗を下げて、液晶の応答を
早くするためのものである。すなわち、電圧Ｖを分割す
る抵抗R1,R2,R3,R4に低い抵抗値を持つ抵抗r1,r2,r3,r4
を並列に接続することにより、液晶表示器のもつキャパ
シタンスに対する充放電時間を短縮させようとする。
（発明が解決しようとする課題） しかしながら、表示画素数の多い液晶表示器は、その
キャパシタンスが大きく、電圧分割回路の出力抵抗を充
分に小さくしないと満足な表示品位を得られないが、電
圧分割回路の抵抗を小さくすると、消費電流が増大する
という欠点がある。
キャパシタンスが大きく、電圧分割回路の出力抵抗を充
分に小さくしないと満足な表示品位を得られないが、電
圧分割回路の抵抗を小さくすると、消費電流が増大する
という欠点がある。
中間電圧レベル電源の出力抵抗を小さくするためにオ
ペアンプを使用した例を第13図に示す。この回路は1/5
プリバイアスの場合の例で、R1＝R2＝R3＝R4＝R5であ
る。この第13図の回路ではオペアンプOP1〜OP4は常に能
動状態であって、消費電流は大きい。
ペアンプを使用した例を第13図に示す。この回路は1/5
プリバイアスの場合の例で、R1＝R2＝R3＝R4＝R5であ
る。この第13図の回路ではオペアンプOP1〜OP4は常に能
動状態であって、消費電流は大きい。
そこで本発明は、充分な表示品位が得られるように出
力抵抗が小さく、かつ消費電力が小さい液晶表示器駆動
用の電源を得ることを目的とする。
力抵抗が小さく、かつ消費電力が小さい液晶表示器駆動
用の電源を得ることを目的とする。
（課題を解決するための手段と作用） 本発明は、 （１）液晶表示器に必要とされる中間電圧レベルを発生
させる電圧分割回路と、該回路の電圧を入力としてボル
テージフォロア動作を行なうオペアンプとを有し、該オ
ペアンプは、液晶印加電圧を交流化するための信号に応
じて前記オペアンプの出力が液晶電源として使用されな
い期間には、不使用のオペアンプを機能させる電流が低
減化されるものであることを特徴とする液晶表示器駆動
電源回路である。また本発明は、 （２）前記中間電圧レベルを発生させる電圧分割回路
は、該回路の一部の抵抗を更に細分化してその抵抗を、
外部からの信号によるスイッチ動作で選択的に機能させ
る上記（１）に記載の液晶表示器駆動電源回路である。
させる電圧分割回路と、該回路の電圧を入力としてボル
テージフォロア動作を行なうオペアンプとを有し、該オ
ペアンプは、液晶印加電圧を交流化するための信号に応
じて前記オペアンプの出力が液晶電源として使用されな
い期間には、不使用のオペアンプを機能させる電流が低
減化されるものであることを特徴とする液晶表示器駆動
電源回路である。また本発明は、 （２）前記中間電圧レベルを発生させる電圧分割回路
は、該回路の一部の抵抗を更に細分化してその抵抗を、
外部からの信号によるスイッチ動作で選択的に機能させ
る上記（１）に記載の液晶表示器駆動電源回路である。
即ち本発明は、オペアンプとして、外部からの信号に
よって消費電力を削減する機能を持ったものを用い、液
晶表示器駆動に必要な中間レベル電圧を低い出力抵抗で
出力できるようにしておく。液晶印加電圧を交流化する
ための信号によって、ある中間レベル電圧が電源として
不要である期間は、その中間レベル電圧を出力するオペ
アンプの消費電力を減少させる。これにより、すべての
オペアンプを能動状態にする第13図のような場合より
も、消費電力を小さくできる。また本発明は上記（２）
の構成で、所定プリバイアスを得る電圧分割回路の抵抗
値を、簡単なソフトウェアで実現できるようにしたもの
である。
よって消費電力を削減する機能を持ったものを用い、液
晶表示器駆動に必要な中間レベル電圧を低い出力抵抗で
出力できるようにしておく。液晶印加電圧を交流化する
ための信号によって、ある中間レベル電圧が電源として
不要である期間は、その中間レベル電圧を出力するオペ
アンプの消費電力を減少させる。これにより、すべての
オペアンプを能動状態にする第13図のような場合より
も、消費電力を小さくできる。また本発明は上記（２）
の構成で、所定プリバイアスを得る電圧分割回路の抵抗
値を、簡単なソフトウェアで実現できるようにしたもの
である。
（実施例） 以下図面を参照して本発明の一実施例を説明する。Ｃ
−MOS集積回路による液晶表示器駆動回路内蔵ワンチッ
プマイクロコンピュータに適用した本実施例の電源回路
を第１図に示す。この電源回路で生成される中間電圧レ
ベルは、V3,V2,V1の各点より出力され、第10図に示した
セグメント出力レベル選択回路、第11図に示したコモン
出力レベル選択回路に供給されている。オペアンプ１及
び２は、初段入力部にＮチャネルMOSFETを使用したオペ
アンプ、オペアンプ３及び４は、初段入力部にＰチャネ
ルMOSFETを使用したオペアンプであり、その回路の詳細
をそれぞれ第２図、第３図に示す。これらのオペアンプ
は、OFF（オフ）信号入力端子を持ち、この入力信号に
より、電力消費が０であるオフ状態とすることができ
る。またオフ状態においては、出力端子が高インピーダ
ンス状態になるという特徴がある。各オペアンプは出力
を−入力に帰還させたボルテージフォロワ構成になって
おり、能動状態であれば＋入力に印加された電圧レベル
が低い出力インピーダンスで出力に現われる。
−MOS集積回路による液晶表示器駆動回路内蔵ワンチッ
プマイクロコンピュータに適用した本実施例の電源回路
を第１図に示す。この電源回路で生成される中間電圧レ
ベルは、V3,V2,V1の各点より出力され、第10図に示した
セグメント出力レベル選択回路、第11図に示したコモン
出力レベル選択回路に供給されている。オペアンプ１及
び２は、初段入力部にＮチャネルMOSFETを使用したオペ
アンプ、オペアンプ３及び４は、初段入力部にＰチャネ
ルMOSFETを使用したオペアンプであり、その回路の詳細
をそれぞれ第２図、第３図に示す。これらのオペアンプ
は、OFF（オフ）信号入力端子を持ち、この入力信号に
より、電力消費が０であるオフ状態とすることができ
る。またオフ状態においては、出力端子が高インピーダ
ンス状態になるという特徴がある。各オペアンプは出力
を−入力に帰還させたボルテージフォロワ構成になって
おり、能動状態であれば＋入力に印加された電圧レベル
が低い出力インピーダンスで出力に現われる。
第２図のオペアンプは、差動段21、出力段22とを有
し、トランジスタ23でオペアンプ電流をカットオフ可能
としている。また第３図のオペアンプは差動段31、出力
段32を有し、トランジスタ33でオペアンプ電流をカット
オフ可能としている。
し、トランジスタ23でオペアンプ電流をカットオフ可能
としている。また第３図のオペアンプは差動段31、出力
段32を有し、トランジスタ33でオペアンプ電流をカット
オフ可能としている。
バイアス電圧発生回路５は、オペアンプ内部で定電流
動作をさせるＮチャネルのトランジスタ24,25及びＰチ
ャネルのトランジスタ34,35に対してそれぞれゲートバ
イアス電圧Nbias及びPbiasを供給している。このための
回路の詳細を第４図に示す。オペアンプの入力となる電
圧レベルは抵抗8,9,10,11,12,13,14により電源電圧Ｖを
分割する電圧分割回路18で得ている。ここで、抵抗10,1
1,12は第13図の抵抗R3に相当し、これら抵抗には、それ
を短絡するためのアナログスイッチS0,S1,S2があり、抵
抗10,11,12の合成抵抗値が、CPU部から送られるB2,B1,B
0によって決定されるように構成されている。これによ
って、液晶に印加されるプリバイアス値をプログラムに
よって設定できる。CPU部からはさらに、表示用電源制
御のためのＰDOWN信号が入力される。この信号が“1"レ
ベル（電源電圧Ｖのレベル）の場合には、Ｎチャネルト
ランジスタ15がカットオフするとともに、ゲート回路1
6,17を通じて、４つのオペアンプ１〜４をオフ状態と
し、さらに、バイアス電圧発生回路５の消費電流をカッ
トすることにより液晶駆動回路の電力消費を完全に抑え
る。すなわち表示機能を使用しないときには、ＰDOWN信
号の“1"とすることでシステムの消費電力を削減でき
る。抵抗8,9,13,14の抵抗値は等しい、この値をＲと
し、抵抗10,11,13の合成抵抗値をｒとする。オペアンプ
1,2,3,4の＋入力端子に印加される中間電圧レベルをそ
れぞれV2H,V1H,V3L,V2Lと表わせば、 である。またプリバイアスの値は、 である。本実施例ではＲ＝200kΩ、抵抗10,11,12をそれ
ぞれ400kΩ,200kΩ,100kΩに設定している。抵抗10,11,
12を短絡しているアナログスイッチS0〜S2のオン抵抗は
これらの抵抗値よりじゅうぶん小さく、ほぼ０とみなせ
るように設計されている。したがって合成抵抗値ｒは
（B2,B1,B0）＝（0,0,0）の場合の０から（B2,B1,B0）
＝（1,1,1）の場合の700kΩまで可変できる。すなわち
プリバイアスの値では、V/4からV/7.5まで選択できる。
FR信号は、液晶印加電圧を交流化するための信号であ
り、ＰDOWN信号が“0"の時には、デューティ比が1/2の
交番信号が加えられている。FR信号が“1"の帰還では、
オペアンプ1,2はオフ状態となり、オペアンプ3,4が能動
状態となる。またＰチャネルトランジスタ６はカットオ
フし、Ｎチャネルトランジスタ７は導通する。したがっ
て、V1点は０レベル（グランドレベル）、V2点はV2Lレ
ベル、V3点はV3Lレベルをそれぞれ出力する。一方、FR
信号が“0"の期間では、オペアンプ1,2は能動状態、オ
ペアンプ3,4はオフ状態となり、Ｐチャネルトランジス
タ６が導通し、Ｎチャネルトランジスタ７はカットオフ
する。したがって、V1点はV1Hレベル、V2点はV2Hレベ
ル、V3点はＶレベル（電源電圧レベル）をそれぞれ出力
する。以上のことより、FR信号とV1,V2,V3の各点の出力
電圧レベルの関係は第５図に示すタイミングチャートに
表わすことができる。第５図では、抵抗8,9,13,14の抵
抗値Ｒと抵抗10,11,12の合成抵抗値ｒとが等しい、1/5
プリバイアスの場合の中間電圧レベルを例として示して
いる。
動作をさせるＮチャネルのトランジスタ24,25及びＰチ
ャネルのトランジスタ34,35に対してそれぞれゲートバ
イアス電圧Nbias及びPbiasを供給している。このための
回路の詳細を第４図に示す。オペアンプの入力となる電
圧レベルは抵抗8,9,10,11,12,13,14により電源電圧Ｖを
分割する電圧分割回路18で得ている。ここで、抵抗10,1
1,12は第13図の抵抗R3に相当し、これら抵抗には、それ
を短絡するためのアナログスイッチS0,S1,S2があり、抵
抗10,11,12の合成抵抗値が、CPU部から送られるB2,B1,B
0によって決定されるように構成されている。これによ
って、液晶に印加されるプリバイアス値をプログラムに
よって設定できる。CPU部からはさらに、表示用電源制
御のためのＰDOWN信号が入力される。この信号が“1"レ
ベル（電源電圧Ｖのレベル）の場合には、Ｎチャネルト
ランジスタ15がカットオフするとともに、ゲート回路1
6,17を通じて、４つのオペアンプ１〜４をオフ状態と
し、さらに、バイアス電圧発生回路５の消費電流をカッ
トすることにより液晶駆動回路の電力消費を完全に抑え
る。すなわち表示機能を使用しないときには、ＰDOWN信
号の“1"とすることでシステムの消費電力を削減でき
る。抵抗8,9,13,14の抵抗値は等しい、この値をＲと
し、抵抗10,11,13の合成抵抗値をｒとする。オペアンプ
1,2,3,4の＋入力端子に印加される中間電圧レベルをそ
れぞれV2H,V1H,V3L,V2Lと表わせば、 である。またプリバイアスの値は、 である。本実施例ではＲ＝200kΩ、抵抗10,11,12をそれ
ぞれ400kΩ,200kΩ,100kΩに設定している。抵抗10,11,
12を短絡しているアナログスイッチS0〜S2のオン抵抗は
これらの抵抗値よりじゅうぶん小さく、ほぼ０とみなせ
るように設計されている。したがって合成抵抗値ｒは
（B2,B1,B0）＝（0,0,0）の場合の０から（B2,B1,B0）
＝（1,1,1）の場合の700kΩまで可変できる。すなわち
プリバイアスの値では、V/4からV/7.5まで選択できる。
FR信号は、液晶印加電圧を交流化するための信号であ
り、ＰDOWN信号が“0"の時には、デューティ比が1/2の
交番信号が加えられている。FR信号が“1"の帰還では、
オペアンプ1,2はオフ状態となり、オペアンプ3,4が能動
状態となる。またＰチャネルトランジスタ６はカットオ
フし、Ｎチャネルトランジスタ７は導通する。したがっ
て、V1点は０レベル（グランドレベル）、V2点はV2Lレ
ベル、V3点はV3Lレベルをそれぞれ出力する。一方、FR
信号が“0"の期間では、オペアンプ1,2は能動状態、オ
ペアンプ3,4はオフ状態となり、Ｐチャネルトランジス
タ６が導通し、Ｎチャネルトランジスタ７はカットオフ
する。したがって、V1点はV1Hレベル、V2点はV2Hレベ
ル、V3点はＶレベル（電源電圧レベル）をそれぞれ出力
する。以上のことより、FR信号とV1,V2,V3の各点の出力
電圧レベルの関係は第５図に示すタイミングチャートに
表わすことができる。第５図では、抵抗8,9,13,14の抵
抗値Ｒと抵抗10,11,12の合成抵抗値ｒとが等しい、1/5
プリバイアスの場合の中間電圧レベルを例として示して
いる。
なお、オフ状態を持たせたオペアンプとしては、第２
図、第３図のほかに、第６図、第７図に示すものが考え
られる。ここで互に対応する個所には対応符号を用いか
つダッシュを付しておく。
図、第３図のほかに、第６図、第７図に示すものが考え
られる。ここで互に対応する個所には対応符号を用いか
つダッシュを付しておく。
上記実施例によれば、第13図の如きオペアンプをバッ
ファとして用いた液晶電源回路で得られるのと同じ表示
品位が得られ、しかも、その消費電流はほぼ半減させる
ことができる。また第８図に示す電圧分割抵抗回路で
は、液晶に加えるプリバイアス値を変化させるために
は、少なくとも４つの抵抗値（r1,r4,R1,R4あるいはr2,
r3,R2,R3）を同時に変化させる必要があり、ソフトウェ
アによるプリバイアス値制御を行なうためには回路要素
の量がきわめて多くなる欠点があるが、第１図の回路で
は、CPUからの制御信号B0〜B2で実質的に１つの抵抗値
（第13図のR3に相当する抵抗10〜12）を変化させるだけ
ですみ、容易にソフトウェア制御機能を実現できる特長
がある。
ファとして用いた液晶電源回路で得られるのと同じ表示
品位が得られ、しかも、その消費電流はほぼ半減させる
ことができる。また第８図に示す電圧分割抵抗回路で
は、液晶に加えるプリバイアス値を変化させるために
は、少なくとも４つの抵抗値（r1,r4,R1,R4あるいはr2,
r3,R2,R3）を同時に変化させる必要があり、ソフトウェ
アによるプリバイアス値制御を行なうためには回路要素
の量がきわめて多くなる欠点があるが、第１図の回路で
は、CPUからの制御信号B0〜B2で実質的に１つの抵抗値
（第13図のR3に相当する抵抗10〜12）を変化させるだけ
ですみ、容易にソフトウェア制御機能を実現できる特長
がある。
［発明の効果］ 以上説明した如く本発明によれば、充分な表示品位が
得られるように出力抵抗が小さく、かつ低消費電力化が
可能で、また所定電圧を得る抵抗値制御が簡単な液晶表
示器駆動電源回路が提供できる。
得られるように出力抵抗が小さく、かつ低消費電力化が
可能で、また所定電圧を得る抵抗値制御が簡単な液晶表
示器駆動電源回路が提供できる。
第１図は本発明の一実施例の回路図、第２図ないし第４
図は同回路の一部詳細図、第５図は同回路の作用を示す
波形図、第６図、第７図は第２図、第３図の変形例の回
路図、第８図は従来例の回路図、第９図は同回路の作用
を示す図表、第10、第11図は液晶表示に必要な他の回路
図、第12図は第８図ないし第11図の各部のタイミング波
形図、第13図は第１図を得る前段階の回路図である。 1,2,3,4……消費電流の制御可能なオペアンプ、５……
オペアンプ用のバイアス電圧発生回路、６……Ｐチャネ
ルトランジスタ、７……Ｎチャネルトランジスタ、8,9,
10,11,12,13,14……中間電圧レベルを発生させる電圧分
割用抵抗、15……表示回路電源スイッチ用トランジス
タ、16,17……オペアンプの消費電流制御信号を生成す
るゲート回路、18……電圧分割回路、23,33……オペア
ンプ電流カット用トランジスタ、S0〜S2……アナログス
イッチ。
図は同回路の一部詳細図、第５図は同回路の作用を示す
波形図、第６図、第７図は第２図、第３図の変形例の回
路図、第８図は従来例の回路図、第９図は同回路の作用
を示す図表、第10、第11図は液晶表示に必要な他の回路
図、第12図は第８図ないし第11図の各部のタイミング波
形図、第13図は第１図を得る前段階の回路図である。 1,2,3,4……消費電流の制御可能なオペアンプ、５……
オペアンプ用のバイアス電圧発生回路、６……Ｐチャネ
ルトランジスタ、７……Ｎチャネルトランジスタ、8,9,
10,11,12,13,14……中間電圧レベルを発生させる電圧分
割用抵抗、15……表示回路電源スイッチ用トランジス
タ、16,17……オペアンプの消費電流制御信号を生成す
るゲート回路、18……電圧分割回路、23,33……オペア
ンプ電流カット用トランジスタ、S0〜S2……アナログス
イッチ。
Claims (8)
- 【請求項１】複数の中間電圧レベルの電極駆動用電圧を
発生する液晶表示器駆動電源回路であって、順次、電圧
値の異なるV2H、V1H、V3L及びV2Lの中間電圧レベルの電
圧を発生する複数の抵抗器を直列接続した電圧分割回路
と、前記電圧分割回路から出力される前記V2H、V1H、V3
L及びV2Lの中間電圧レベルの電圧がそれぞれ入力され、
前記電圧値の順位に対応して２つのグループに分けて設
けられる第１乃至第４のオペアンプと、液晶表示器を交
流駆動する切り換え信号によって、前記２つのグループ
に分けて設けられた第１乃至第４のオペアンプを能動状
態及び非能動状態に切り換え制御し、表示フレーム毎に
反転するフレーム信号に対応して、前記第１及び第２の
オペアンプと前記第３及び第４のオペアンプの２つのグ
ループの一方がアクティブ状態とされ他方がノンアクテ
ィブ状態とされるように交互に制御するスイッチング信
号を発生するオペアンプ制御手段と、前記能動状態に設
定される一方のグループの２つのオペアンプからの出力
を前記液晶表示器のセグメント電極及びコモン電極に分
配結合する駆動電圧出力手段とを具備することを特徴と
する液晶表示器駆動電源回路。 - 【請求項２】前記電圧分割回路は、最高電圧レベル“V"
のラインと最低電圧レベル“0"のラインとの間に直列接
続された複数の抵抗によって構成され、この複数の抵抗
の中央部に配置された抵抗は１組の合成抵抗を構成し、
この合成抵抗を構成する複数の抵抗それぞれには並列に
スイッチ回路が接続され、このスイッチ回路の制御によ
って前記合成抵抗値が可変されることを特徴とする請求
項１に記載の液晶表示器駆動電源回路。 - 【請求項３】前記電圧分割回路は、最高電圧レベル“V"
のラインと最低電圧レベル“0"のラインとの間に直列接
続された第１乃至第５の抵抗によって構成され、各抵抗
の接続点から中間電圧レベル“V2H"、“V1H"、“V3L"及
び“V2L"の電圧出力が得られ、各電圧出力が前記第１乃
至第４のオペアンプに入力されることを特徴とする請求
項１に記載の液晶表示器駆動電源回路。 - 【請求項４】前記第３の抵抗は、複数の抵抗から構成さ
れると共に、各抵抗に並列にそれぞれスイッチ回路を接
続し、このスイッチ回路の制御によって前記第３の抵抗
の合成抵抗値が設定され、プリバイアス値が設定される
ことを特徴とする請求項３に記載の液晶表示器駆動電源
回路。 - 【請求項５】前記第１乃至第４のオペアンプは、第１の
グループのオペアンプ及び第２のグループのオペアンプ
に分けて構成され、前記第１のグループのオペアンプ
は、初段入力部をＮチャネルMOSFETで構成し、前記第２
のグループのオペアンプは、初段入力部をＰチャネルMO
SFETで構成するようにしたことを特徴とする請求項１に
記載の液晶表示器駆動電源回路。 - 【請求項６】前記第１乃至第４のオペアンプは、液晶表
示器の表示機能を使用しない状態を指示するパワーダウ
ン信号が供給された状態でオフの状態に設定されること
を特徴とする請求項１に記載の液晶表示器駆動電源回
路。 - 【請求項７】請求項１に記載の液晶表示器駆動電源回路
において、 さらに、バイアス電圧発生回路を備え、前記バイアス電
圧発生回路は、バイアス信号を前記第１乃至第４のオペ
アンプにバイアス信号として供給し、液晶表示器の表示
機能を使用しない状態で発生されるパワーダウン信号に
よって非動作状態に設定されることを特徴とする請求項
１に記載の液晶表示器駆動電源回路。 - 【請求項８】複数の中間電圧レベルの電極駆動用電圧を
発生する液晶表示器駆動電源回路であって、第１乃至第
５の抵抗を直列接続し、各抵抗の接続点から順次電圧値
の異なるV2H、V1H、V3L及びV2Lの中間電圧レベルの電圧
が発生されるように前記第１乃至第５の抵抗の直列回路
の一端に最高電圧のラインを接続し、前記直列回路の他
端に最低電圧のラインを持続することによって構成さ
れ、前記第３の抵抗は直列接続した複数の抵抗群によっ
て構成され、前記抵抗群を構成する抵抗はスイッチング
回路によって短絡される電圧分割回路と、前記電圧分割
回路の第１乃至第５の抵抗の接続点に接続され、前記V2
H、V1H、V3L及びV2Lの電圧が入力され、２つのグループ
に分けられる第１乃至第４のオペアンプと、表示フレー
ム毎に反転するフレーム信号に対応して、前記第１及び
第２のオペアンプを含むグループと前記第３及び第４の
オペアンプを含むグループのいずれか一方がアクティブ
状態とされ、他方がノンアクティブ状態とされるように
交互に制御するスイッチング信号を発生するオペアンプ
制御手段と、前記オペアンプ制御手段からの指令に基づ
いてアクティブ状態とされるグループのオペアンプ群か
らの出力電圧信号を液晶表示器のセグメント電極及びコ
モン電極に分配結合する駆動電圧出力手段とを具備する
ことを特徴とする液晶表示器駆動電源回路。
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