CN115113672B - 电压生成电路以及半导体装置 - Google Patents

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Abstract

本发明的一实施方式提供能够产生元件的耐压以内的偏置电压的电压生成电路以及半导体装置。一实施方式的电压生成电路具备：对所施加的电压进行分压而得到的分压电路；产生对经由规定的端子供给的电源电压进行分压而得到的电压的偏置电路；以及电源切换控制电路，进行阻止从所述电源线向所述分压电路的电压供给并且使所述电源线与所述第一输出端子连接且使地与所述第二输出端子连接的第一处理、使所述电源线以及所述地与所述分压电路连接的第二处理、阻止电流从所述偏置电路流至所述电源线并且将偏置电路产生的电压向所述输出端子供给并且将所述偏置电路产生的电压向所述分压电路供给而利用所述分压电路获得电压的第三处理。

Description

电压生成电路以及半导体装置
相关申请
本申请享受以日本专利申请2021－45250号(申请日：2021年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及电压生成电路以及半导体装置。
背景技术
近年来，在NAND型非易失性存储器等半导体存储装置中，通过三维结构化，实现了细微化、大电容化。在这种半导体存储装置中，由于低功耗化等的要求，有时采用多电源，有时从主机向存储器控制器供给的电源电压与元件的耐压不对应。
在这种器件之间的接口电路中，有时通过采用产生考虑了元件的耐压的偏置电压的电压生成电路，具有不会对元件施加过度的负载的容差功能。
然而，由于从外部向接口电路供给的电源电压与元件的耐压的关系、接口电路的电源状态等限制条件，有时不能保护元件免受过度的负载。
发明内容
本发明的一实施方式的目的在于提供能够产生元件的耐压以内的偏置电压的电压生成电路以及半导体装置。
一实施方式的电压生成电路具备：电阻分压电路，对所施加的电压进行电阻分压，产生高电平的第一偏置电压以及低电平的第二偏置电压，向第一输出端子输出第一偏置电压，向第二输出端子输出第二偏置电压；产生对经由规定的端子供给的电源电压进行电阻分压的电压的偏置电路；以及电源切换控制电路，在电源线被供给与元件耐压对应的电源电压的情况下，进行第一处理，即，阻止从所述电源线向所述电阻分压电路的电压供给，并且将所述电源线连接于所述第一输出端子，使地与所述第二输出端子连接，在所述电源线被供给存在超过元件耐压的可能性的电源电压的情况下，进行使所述电源线以及所述地与所述电阻分压电路连接的第二处理，在所述电源线未被供给所述电源电压而是经由所述规定的端子而被供给所述电源电压的情况下，进行第三处理，即，阻止电流从所述偏置电路流至所述电源线，并且将偏置电路产生的电压作为所述第一偏置电压向所述输出端子供给，并且将所述偏置电路产生的电压向所述电阻分压电路供给，利用所述电阻分压电路获得所述第二偏置电压。
附图说明
图1是表示包含本实施方式的电压生成电路的存储器系统的框图。
图2是表示图1中的存储器控制器的具体构成的一个例子的框图。
图3是表示对于第一限制条件具有容差功能的电压产生电路的比较例的电路图。
图4是表示对于第二限制条件具有容差功能的电压产生电路的比较例的电路图。
图5是表示图2中的电压产生电路20的具体构成的一个例子的电路图。
图6是用于说明实施方式的动作的说明图。
图7是用于说明实施方式的动作的说明图。
图8是用于说明实施方式的动作的说明图。
附图标记说明
1…存储器系统，2…主机，3…存储器控制器，4…存储器芯片，11…CPU，12…ROM，13…RAM，14…ECC电路，15…主机I/F电路，15a…端子，16…存储器I/F电路，19…收发处理电路，20…电压产生电路，MN0～MN5、MP0、MP1、MPX、MPY…晶体管，OH…输出端子，OL…输出端子，R1～R5…电阻电路，SC…电源切换控制电路，VP…偏置电路。
具体实施方式
以下，参照附图详细地说明本发明的实施方式。
本实施方式的电压生成电路通过设置根据向接口电路供给的电源电压的限制而成为导通或者非导通的路径，能够对于所供给的电源电压可靠地保护元件。另外，在本实施方式中，以将电压生成电路应用于存储器系统中的接口电路的例子进行说明，但也可以应用于其他接口电路，也可以应用于接口电路以外的电路。
(存储器系统的构成)
图1是表示包含本实施方式的电压生成电路的存储器系统的框图。另外，图2是表示图1中的存储器控制器的具体构成的一个例子的框图。
本实施方式的存储器系统1具备存储器控制器3与四个存储器芯片4A～4D(以下，在无需区分四个存储器芯片4A～4D的情况下，代表性地称为存储器芯片4)。另外，存储器芯片4的个数并不限定于4，能够采用一个以上的任意个数的存储器芯片。
存储器系统1能够与主机2连接。主机2例如是个人计算机、便携终端、车载装置、服务器等电子设备。主机2具有作为处理器的中央处理装置(CPU)2a与ROM(未图示)、DRAM2b。存储器系统1根据来自主机2的请求，将来自主机2的用户数据(以下，简称为数据)存储于各存储器芯片4，或读出存储于各存储器芯片4的数据并向主机2输出。具体而言，存储器系统1可以根据来自主机2的写入请求向各存储器芯片4写入数据，并根据来自主机2的读出请求而从各存储器芯片4读出数据。
存储器系统1可以是存储器控制器3与多个存储器芯片4作为一个封装而构成的UFS(Universal Flash Storage)器件等，也可以是SSD(Solid State Drive)等。在图1中，存储器系统1表示为与主机2连接的状态。
存储器芯片4是由非易失性地存储数据的NAND型闪存等构成的半导体存储装置。如图1所示，存储器控制器3与各存储器芯片4经由NAND总线而连接。存储器控制器3按照来自主机2的写入请求控制数据向存储器芯片4的写入。另外，存储器控制器3按照来自主机2的读出请求控制数据从存储器芯片4的读出。存储器控制器3有时并非按照来自主机2的请求、而是自发地控制数据相对于存储器芯片4的写入以及读出。
在图2中，存储器控制器3具备CPU11、ROM12、RAM(Random Access Memory)13、ECC(Error Check and Correct)电路14、主机接口(I/F)电路15以及存储器I/F电路16。CPU11、ROM12、RAM13、ECC电路14、主机I/F电路15以及存储器I/F电路16相互利用内部总线17连接。
主机I/F电路15具有进行收发处理的收发处理电路19、及本实施方式的电压产生电路20。收发处理电路19接收来自主机2的数据，将接收到的数据所含的请求、写入数据等向内部总线17输出。另外，主机I/F电路15的收发处理电路19将从存储器芯片4读出的用户数据、来自CPU11的响应等向主机2发送。另外，在主机2中，也具有具备与主机I/F电路15的收发处理电路19对应的未图示的收发处理电路的I/F电路。
电压产生电路20被从主机2供给电源电压，产生在主机I/F电路15的收发处理电路19内使用的偏置电压。另外，主机I/F电路15具有作为第一端子的端子15a。即使在主机I/F电路15的电源断开的情况下，来自主机2的电源电压也有经由端子15a向主机I/F电路15内输入的情况。在本实施方式中，电压产生电路20如后述那样，产生不超过构成主机I/F电路15的各元件的耐压的偏置电压并向主机I/F电路15内的各部供给。
主机2与主机I/F电路15之间经由规定的接口而连接。例如作为该接口，采用eMMC(embedded Multi Media Card)的并行接口、PCIe(Peripheral Component Interconnect-Express)的串行扩展接口、M－PHY的高速串行接口等各种接口。
存储器I/F电路16基于CPU11的指示控制将用户数据等向各存储器芯片4写入的处理以及从各存储器芯片4读出的处理。
CPU11统一地控制存储器控制器3。CPU11例如是CPU(Central Processing Unit)、MPU(Micro Processing Unit)等。CPU11在从主机经由主机I/F电路15接收到请求的情况下，进行遵循该请求的控制。例如CPU11按照来自主机的请求，向存储器I/F电路16指示用户数据向各存储器芯片4的写入。另外，CPU11按照来自主机的请求，向存储器I/F电路16指示用户数据从各存储器芯片4的读出。
CPU11对于储存于RAM13的用户数据，决定各存储器芯片4上的储存区域(以下，称作存储区域)。用户数据经由内部总线17储存于RAM13。CPU11例如对作为写入单位的页单位的数据即页数据实施存储区域的决定。
CPU11决定写入目的地的各存储器芯片4上的存储区域。存储器芯片4的存储区域被分配物理地址。CPU11使用物理地址管理数据的写入目的地的存储区域。CPU11指定所决定的存储区域的物理地址并向存储器I/F电路16指示向存储器芯片4写入用户数据。CPU11管理用户数据的逻辑地址(主机管理的逻辑地址)与写入了该用户数据的物理地址的对应。CPU11在从主机接收到包含逻辑地址的读出请求的情况下，确定逻辑地址所对应的物理地址，指定物理地址并向存储器I/F电路16指示用户数据的读出。
ECC电路14将储存于RAM13的用户数据编码而生成码字。另外，ECC电路14将从各存储器芯片4读出的码字解码。
RAM13将从主机接收到的用户数据在存储到各存储器芯片4之前暂时储存，或将从各存储器芯片4读出的数据在向主机发送之前暂时储存。RAM13例如是SRAM(Static RandomAccess Memory)、DRAM(Dynamic Random Access Memory)等通用存储器。
在图2中示出了存储器控制器3分别具备ECC电路14与存储器I/F电路16的构成例。但是，ECC电路14也可以内置于存储器I/F电路16。另外，ECC电路14也可以内置于各存储器芯片4。
在从主机2接收到写入请求的情况下，存储器控制器3如以下那样动作。CPU11使写入数据暂时存储于RAM13。CPU11读出储存于RAM13的数据，并向ECC电路14输入。ECC电路14将所输入的数据编码，将码字向存储器I/F电路16提供。存储器I/F电路16将所输入的码字写入各存储器芯片4。
在从主机2接收到读出请求的情况下，存储器控制器3如以下那样动作。存储器I/F电路16将从各存储器芯片4读出的码字向ECC电路14提供。ECC电路14将所输入的码字解码，将解码的数据储存于RAM13。CPU11经由主机I/F电路15向主机2发送储存于RAM13的数据。
(偏置电压的限制条件)
在本实施方式中，设想如下第一限制条件：多个种类的电源电压中的某一电压从主机2向主机I/F电路15供给或不被固定，主机I/F电路15内的各元件是与某一电源电压对应的元件或不被固定。另外，在本实施方式中，设想如下第二限制条件：即使在主机I/F电路15的电源断开的情况下，也存在从主机2对主机I/F电路15的端子15a施加电源电压的情况。在本实施方式中，即使在这些第一以及第二限制条件下，也能够可靠地保护元件。
例如设想作为电源电压将电压VioH与电压VioL(VioH＞VioL)这两种电压(以下，在不区分这些电压的情况下，称作电压Vio)中的某一个从主机2向主机I/F电路15供给的情况。另一方面，作为主机I/F电路15内的元件，假设有以电压VioH为耐压的元件(以下，称作VioH耐压元件)和以电压VioL为耐压的元件(以下，称作VioL耐压元件)。在第一限制条件下，例如即使在主机I/F电路15由VioL耐压元件构成的情况下，也有作为电源电压供给电压VioH的情况。另外，在第二限制条件下，在主机I/F电路15的电源断开的情况下，有时主机I/F电路15的端子15a被施加电压。例如在存在第一限制条件的情况下，也考虑主机I/F电路15内的元件由VioL耐压元件构成，端子15a被施加电压VioH的情况。
电压产生电路20作为偏置电压Vbias，产生高电平的偏置电压VbiasH与低电平的偏置电压VbiasL。电压产生电路20对于第一限制条件进行以下的两个处理而产生偏置电压Vbias，从而实现容差功能。
(1)在输入电压VioL的情况下(作为电源电压供给与元件耐压同等的电压的情况下)，作为偏置电压VbiasH产生电压VioL，作为偏置电压VbiasL产生作为基准电位的接地电平。
(2)在输入电压VioH的情况下(存在作为电源电压供给超过元件耐压的电压的可能性的情况下)，将电压VioH与接地电平之间的电压进行电阻分压，产生不超过元件的耐压的偏置电压VbiasH、VbiasL。
另外，电压产生电路20对于第二限制条件进行以下的处理，从而实现容差功能。
(3)在端子15a被输入电压Vio的情况下(原来的电源电压切断时)，阻止对主机I/F电路15内的各元件施加超过耐压的电压。
图3是表示对于上述第一限制条件具有容差功能的电压产生电路的比较例的电路图。
被供给作为第一电源电压的电压Vio的电源线(以下，简称为电源线)与作为第二电源电压的接地之间，串联连接有电阻电路R1、NMOS晶体管MN1的电流路径、电阻电路R2以及电阻电路R3。电阻电路R1由在被供给电压Vio的电源线与晶体管MN1的漏极之间串联连接的多个电阻构成。电阻电路R2由在晶体管MN1的源极与电阻电路R3之间串联连接的多个电阻构成。另外，电阻电路R3由在电阻电路R2与地之间串联连接的多个电阻构成。晶体管MN1的源极连接于电阻电路R2的一端，背栅与地连接，栅极被供给电源切换反转信号/SS。
PMOS晶体管MP0的源极以及背栅连接于电源线，源极连接于电阻电路R1与晶体管MN1的漏极的连接点，栅极被供给电源切换反转信号/SS。电阻电路R1与晶体管MN1的漏极的连接点连接于输出端子OH。在输出端子OH出现的电压被用作偏置电压VbiasH。
NMOS晶体管MN0的源极以及背栅与地连接，漏极连接于电阻电路R2与电阻电路R3的连接点，栅极被供给电源切换信号SS。电阻电路R2与电阻电路R3的连接点连接于输出端子OL。在输出端子OL出现的电压被用作偏置电压VbiasL。
电源切换信号SS在电压VioH作为电压Vio向电源线供给的情况下是低电平(以下，称作L电平)，在电压VioL作为电压Vio向电源线供给的情况下是高电平(以下，称作H电平)。电源切换反转信号/SS是电源切换信号SS的反转信号。
在如此构成的电压产生电路的比较例中，晶体管MP0、MN0同时导通，并且同时截止。现在，假设电压VioL被供给到电源线(上述(1)的情况下)。在该情况下，电源切换反转信号/SS是L电平，电源切换信号SS是H电平。因而，晶体管MP0、MN0都导通。另外，晶体管MN1截止。因而，电源线的电压VioL经由晶体管MP0的电流路径向输出端子OH传递。这样，电压VioL被用作偏置电压VbiasH。
另外，由于晶体管MN0导通，因此输出端子OL经由晶体管MN0而与地连接，在输出端子OL出现接地电平的偏置电压VbiasL。这样，进行上述(1)的处理。
接下来，假设电压VioH被供给到电源线(上述(2)的情况下)。在该情况下，电源切换反转信号/SS是H电平，电源切换信号SS是L电平。因而，晶体管MP0、MN0都截止。另外，晶体管MN1导通。
因而，电源线与地经由电阻电路R1、晶体管MN1的电流路径、电阻电路R2以及电阻电路R3而连接。由此，电压VioL利用电阻电路R1的各电阻、电阻电路R2以及电阻电路R3的各电阻分压。在输出端子OH出现与电阻电路R1的电阻值和电阻电路R2、R3的合成电阻的电阻值之比相应的电压。该电压被用作偏置电压VbiasH。另外，在输出端子OL出现与电阻电路R1、R2的合成电阻的电阻值和电阻电路R3的电阻值之比相应的电压。该电压被用作偏置电压VbiasL。通过适当设定电阻电路R1～R3的各电阻值，进行上述(2)的处理。
如此，利用图3所示的比较例的电压产生电路，能够在上述第一限制条件下实现容差功能。
图4是表示对于上述第二限制条件具有容差功能的电压产生电路的比较例的电路图。
在被供给电压Vio的电源线与成为基准电位点的接地之间，串联连接有电阻电路R4、NMOS晶体管MN2的电流路径、电阻电路R5以及NMOS晶体管MN3的电流路径。电阻电路R4由在电源线与晶体管MN2的漏极之间串联连接的多个电阻构成。另外，电阻电路R5由在晶体管MN2的源极与晶体管MN3的漏极之间串联连接的多个电阻构成。
晶体管MN2的栅极以及背栅连接于电源线。另外，晶体管MN3的背栅与地连接，栅极连接于晶体管MN2的源极与电阻电路R5的连接点。晶体管MN2的源极与电阻电路R5的连接点连接于输出端子OH。在输出端子OH出现的电压被用作偏置电压VbiasH。另外，构成电阻电路R5的多个电阻中的规定的电阻彼此的连接点连接于输出端子OL。在输出端子OL出现的电压被用作偏置电压VbiasL。
另外，即使在电源线未被输入电压Vio的情况下，也有端子P被供给电压Vio的情况。供给到端子P的电压Vio向从供给到端子P的电压生成偏置电压的偏置电路VP供给。偏置电路VP例如能够由电阻分压电路构成。偏置电路VP将电压Vio电阻分压而产生电压，向晶体管MN2的源极与电阻电路R5的连接点供给。
在如此构成的电压产生电路的比较例中，在电源线被供给电压Vio的情况下，晶体管MN2导通，晶体管MN3也导通。因而，电源线与地之间经由电阻电路R4、晶体管MN2的电流路径、电阻电路R5以及晶体管MN3的电流路径而连接。由此，电压Vio利用电阻电路R4的各电阻以及电阻电路R5的各电阻分压。在输出端子OH出现与电阻电路R4的电阻值和电阻电路R5的电阻值之比相应的电压。该电压被用作偏置电压VbiasH。另外，利用电阻电路R5的电阻分压将输出端子OH的电压分压，分压后的电压出现在输出端子OL。该电压被用作偏置电压VbiasL。
另一方面，在电源线未被供给电压Vio、端子P被供给电压Vio的情况下，晶体管MN2截止。从端子P输入的电压通过偏置电路VP电阻分压而向输出端子OH供给。该电压被用作偏置电压VbiasH。另外，晶体管MN3导通，输出端子OH的电压通过电阻电路R5分压而出现在输出端子OL。该电压被用作偏置电压VbiasL。通过适当设定电阻电路R4、R5的电阻值，并且适当设定偏置电路VP的分压电阻，进行上述(3)的处理。
如此，通过图4所示的比较例的电压产生电路，能够在上述第二限制条件下实现容差功能。
然而，为了在第一限制条件与第二限制条件这两个条件下实现容差功能，考虑组合上述图3以及图4的电路而构成电压生成电路。然而，在组合图3以及图4的电路的情况下，由于基于供给到端子P的电压的偏置电压Vbias，产生在电源线中流过电流的逆流路径(path)，并且产生分压电阻的路径切断。
因此，在本实施方式中，通过设置用于消除分压电阻的路径切断的路径(path)、和用于阻止因供给到端子15a的电压而在电源线中流过电流的路径，从而在第一以及第二限制条件下实现可靠的容差功能。
(电压产生电路)
图5是表示图2中的电压产生电路20的具体构成的一个例子的电路图。另外，在图5中，对与图3以及图4相同的构成要素标注相同的附图标记。
在供给电压Vio的电源线与接地(GND)之间，串联连接有用于进行电阻分压的电阻电路R1、NMOS晶体管MN2的电流路径、NMOS晶体管MN1的电流路径、电阻电路R2、电阻电路R3以及NMOS晶体管MN3的电流路径。电源线与地之间的路径上的节点N1连接于输出端子OH，电源线与地之间的路径上的节点N3连接于输出端子OL。
在本实施方式中，在电源线与节点N1之间的第一路径上以串联的方式连接有电阻电路R1以及晶体管MN2的电流路径。而且，在电源线与节点N1之间与第一路径并联地设置第二路径，在该第二路径上以串联的方式连接有PMOS晶体管MP0的电流路径与PMOS晶体管MPY的电流路径。另外，图5的圆圈数字1至6表示第一～第六路径。
电阻电路R1由在电源线与晶体管MN2的漏极之间串联连接的多个电阻构成。晶体管MN2的电阻电路R1连接于漏极，源极连接于节点N1，背栅与地连接。
在节点N1与节点N3之间的第三路径上以串联的方式连接有晶体管MN1的电流路径与电阻电路R2。在节点N3与地之间的第四路径上以串联的方式连接有电阻电路R3与晶体管MN3的电流路径。
电阻电路R2由在晶体管MN1的源极与节点N3之间串联连接的多个电阻构成。另外，将晶体管MN1的源极与电阻电路R2的连接点称作节点N2。电阻电路R3由在节点N3与晶体管MN3的漏极之间串联连接的多个电阻构成。
晶体管MN1的漏极连接于节点N1，源极连接于节点N2，背栅与地连接，栅极被从后述的电源切换控制电路SC供给耐压超过判定信号S0。晶体管MN3的漏极连接于电阻电路R3，源极以及背栅与地连接，栅极连接于节点N1。
在节点N3与地之间设有第五路径，在第五路径上以串联的方式连接有NMOS晶体管MN4的电流路径以及NMOS晶体管MN0的电流路径。
在本实施方式中，在节点N1与节点N2之间设有第六路径，在第六路径上连接PMOS晶体管MPX的电流路径。另外，由偏置电路VP产生的电压向节点N1供给。
电源切换控制电路SC产生与向电源线供给的电压Vio相应的耐压超过判定信号S0、电源供给判定信号S1以及耐压内判定信号S2。另外，电源切换控制电路SC也可以由使用了CPU(Central Processing Unit)、FPGA(Field Programmable Gate Array)等的处理器构成，也可以按照未图示的存储器中存储的程序动作而控制各部，也可以由硬件的电子电路实现功能的一部分或者全部。例如电源切换控制电路SC也可以通过监视被施加电压Vio的电源线而判定电源线的电压状态，根据判定结果产生耐压超过判定信号S0、电源供给判定信号S1以及耐压内判定信号S2。
耐压超过判定信号S0在被输入存在超过元件的耐压的可能性的电源电压的情况下、即被输入电压VioH的情况下是H电平。另外，耐压超过判定信号S0在被输入元件的耐压所对应的电源电压(与元件耐压同等的电源电压)、例如元件耐压以下的电源电压的情况下，即被输入电压VioL的情况下是L电平。另外，耐压超过判定信号S0即使在电源线未被供给电压Vio的情况下也是L电平。
另外，电源供给判定信号S1在电源线被供给电压Vio的情况下是H电平，在电源线未被供给电压Vio的情况下是L电平。
另外，耐压内判定信号S2在被输入与元件的耐压同等的电源电压的情况下、即被输入电压VioL的情况下为H电平，在被输入存在超过元件的耐压的可能性的电源电压的情况下、即被输入电压VioH的情况下是L电平。另外，耐压内判定信号S2也可以是耐压超过判定信号S0的反转信号。
设于电源线与节点N1之间的第二电流路径上的晶体管MP0的源极以及背栅连接于电源线，漏极连接于晶体管MPY的源极，栅极被赋予耐压超过判定信号S0。另外，晶体管MPY的漏极以及背栅连接于节点N1，栅极被施加晶体管MP1的漏极与晶体管MN5的漏极的连接点的电压。
在节点N1与地之间以串联的方式连接有PMOS晶体管MP1的电流路径与NMOS晶体管MN5的电流路径。晶体管MP1的源极以及背栅连接于节点N1，漏极连接于晶体管MN5的漏极，栅极被赋予电源供给判定信号S1。晶体管MN5的源极以及背栅与地连接，栅极被赋予电源供给判定信号S1。晶体管MP1、MN5被从节点N1供给电压而作为使电源供给判定信号S1反转的逆变器发挥功能。该逆变器的输出从晶体管MP1的漏极与晶体管MN5的漏极的连接点向晶体管MPY的栅极供给。
设于节点N3与地之间的第五电流路径上的晶体管MN4的漏极连接于节点N3，源极连接于晶体管MN0的漏极，背栅与地连接，栅极被赋予电源供给判定信号S1。另外，晶体管MN0的源极以及背栅与地连接，栅极被赋予耐压内判定信号S2。
设于节点N1与节点N2之间的第六路径上的晶体管MPX的源极以及背栅连接于节点N1，漏极连接于节点N2，栅极被施加经由端子I3向电源线供给的电压Vio。另外，在电源线未被供给电压Vio的情况下，端子I3也不被供给电压Vio。
接下来，参照图6至图8对如此构成的实施方式的动作进行说明。图6～图8是用于说明实施方式的动作的说明图。
主机I/F电路15被从主机2供给电源电压Vio。主机I/F电路15内的电压产生电路20使用该电源电压Vio产生偏置电压Vbias。电压产生电路20为了在上述第一限制条件以及第二限制条件下实现容差功能，通过上述(1)～(3)所示的处理产生偏置电压Vbias。
即，电源切换控制电路SC例如判定电源线的电压状态，产生用于执行上述(1)至(3)的处理的判定信号S0～S3。耐压超过判定信号S0向晶体管MP0、MN1供给，电源供给判定信号S1向晶体管MP1、MN5、MN4供给，耐压内判定信号S2向晶体管MN0供给。
(作为电源电压供给与元件耐压同等的电压的情况下)
在电压VioL向电源线供给的情况下，进行上述(1)的处理。图6是对该情况下的电路状态进行说明的图。即，在该情况下，耐压超过判定信号S0是L电平，电源供给判定信号S1以及耐压内判定信号S2是H电平。耐压超过判定信号S0是L电平，因此晶体管MP0导通，晶体管MN1截止。另外，晶体管MN2、MN3也导通。由于电源供给判定信号S1是H电平，因此晶体管MPY的栅极被赋予L电平，晶体管MPY也导通。因而，如图6的粗线所示，电源线经由利用晶体管MP0、MPY的电流路径构成的第二路径连接于输出端子OH。另外，由于晶体管MP1截止，因此从输出端子OH向接地的布线为非导通。因而，供给到电源线的电压VioL从输出端子OH作为偏置电压VbiasH而输出。
另外，由于判定信号S1、S2均为H电平，因此晶体管MN0、MN4导通。因而，如图6的粗线所示，输出端子OL经由晶体管MN4、MN0的电流路径(第五路径)而与地连接。因而，从输出端子OL输出接地电平的偏置电压VbiasL。
这样，进行上述(1)的处理。
(存在作为电源电压供给超过元件耐压的电压的可能性的情况下)
在电压VioH向电源线供给的情况下，进行上述(2)的处理。图7是对该情况下的电路状态进行说明的图。即，在该情况下，耐压超过判定信号S0以及电源供给判定信号S1为H电平，耐压内判定信号S2为L电平。耐压超过判定信号S0为H电平，因此晶体管MP0截止，晶体管MN1导通。另外，晶体管MN2、MN3也导通。因而，如图7的粗线所示，电源线经由电阻电路R1、晶体管MN2的电流路径、晶体管MN1的电流路径、电阻电路R2、电阻电路R3以及晶体管MN3的电流路径而与地连接。
另一方面，虽然由于电源供给判定信号S1为H电平而晶体管MPY导通，但由于晶体管MP0截止，因此从经由晶体管MP0、MPY的电流路径的电源线到节点N1的第二路径非导通。另外，虽然晶体管MN5导通，但晶体管MP1截止，因此从输出端子OH向接地的布线也非导通。
另外，由于电源供给判定信号S1为H电平，因此晶体管MN4导通。但是，由于耐压内判定信号S2为L电平，因此晶体管MN0截止，因此经由晶体管MN4、MN0的电流路径的输出端子OL与地之间的第五路径非导通。
因而，节点N1的电压成为通过将电压VioH进行基于电阻电路R1的电阻值与电阻电路R2、R3的合成电阻的电阻值之比的电阻分压而得的电压值。另外，节点N3的电压成为通过将电压VioH进行基于电阻电路R1、R2的合成电阻的电阻值与电阻电路R3的电阻值之比的电阻分压而得的电压值。因而，通过适当设定电阻电路R1～R3的各电阻值，能够从输出端子OH、OL分别输出不超过元件耐压的偏置电压VbiasH、VbiasL。
这样，进行上述(2)的处理。
(原来的电源电压切断时)
在电源线未被供给电压Vio、端子15a被供给电压Vio的情况下，进行上述(3)的处理。图8是对该情况下的电路状态进行说明的图。即，在该情况下，偏置电路VP被从端子15a供给电压Vio，将通过电阻分压产生的电压向输出端子OH(节点N1)供给。
耐压超过判定信号S0以及电源供给判定信号S1是L电平。因而，晶体管MP0导通。但是，电源供给判定信号S1利用晶体管MP1、MN5的逆变器反转而向晶体管MPY的栅极供给，晶体管MPY截止。由于晶体管MN2也截止，因此从节点N1向电源线的布线(第一以及第二路径)非导通。另外，由于晶体管MN5截止，因此从节点N1经由晶体管MP1、MN5到地的路径也非导通。
另外，由于电源供给判定信号S1为L电平，因此晶体管MN4截止，从节点N3经由晶体管MN4、MN0的电流路径到地的第五路径也非导通。
由于耐压超过判定信号S0为L电平，因此晶体管MN1截止。但是，在本实施方式中，由于端子I3未被施加电压Vio，因此晶体管MPX导通。因而，节点N1、N2间经由晶体管MPX的电流路径(第六路径)而连接。由于晶体管MN3导通，因此节点N1与地之间经由晶体管MPX的电流路径、电阻电路R2、电阻电路R3以及晶体管MN3的电流路径而连接。
这样，输出端子OH被供给偏置电路VP产生的电压。另外，输出端子OL被供给将在输出端子OH出现的电压基于电阻电路R2的电阻值与电阻电路R3的电阻值之比电阻分压而获得的电压。通过适当设定基于偏置电路VP的分压电阻以及电阻电路R2、R3的电阻值，不会从电压产生电路20供给超过主机I/F电路15内的元件的耐压的电压。另外，不会由于偏置电路VP产生的电压经由第一以及第二路径在电源线中流过电流。这样，进行上述(3)的处理。
本发明并不限定于上述实施方式，在实施阶段，能够在不脱离其主旨的范围内进行各种变形。另外，上述实施方式中包含各种阶段的发明，通过所公开的多个构成要件中的适当的组合可提取各种发明。例如即使从实施方式所示的全部构成要件中删除几个构成要件，也能够解决发明要解决的课题的栏中所述的课题，可获得在发明效果的栏中所述的效果的情况下，该删除了构成要件的构成也可作为发明而提取。

Claims (3)

1.一种电压生成电路，具备：
分压电路，对所施加的电压进行分压，产生第一电压值的第一偏置电压以及第二电压值的第二偏置电压，向第一输出端子输出所述第一偏置电压，向第二输出端子输出所述第二偏置电压；
偏置电路，产生对经由规定的端子供给的电源电压进行分压而得到的电压；以及
电源切换控制电路，在电源线被供给与元件耐压对应的电源电压的情况下，进行第一处理，即，使从所述电源线向所述分压电路的电压供给停止，并且将所述电源线连接于所述第一输出端子，将基准电位点连接于所述第二输出端子；在所述电源线被供给存在超过元件耐压的可能性的电源电压的情况下，进行将所述电源线以及所述基准电位点连接于所述分压电路的第二处理；在所述电源线未被供给所述电源电压而是经由所述规定的端子被供给所述电源电压的情况下，进行第三处理，即，阻止电流从所述偏置电路流至所述电源线，并且将所述偏置电路产生的电压作为所述第一偏置电压而向所述输出端子供给，并且将所述偏置电路产生的电压向所述分压电路供给，利用所述分压电路获得所述第二偏置电压。
2.根据权利要求1所述的电压生成电路，其中，
所述电源切换控制电路根据所述电源线是否被输入了存在超过元件的耐压的可能性的电源电压、所述电源线是否被输入了与元件的耐压同等的电源电压、是否从所述规定的端子输入了电源电压的判定结果，执行所述第一处理至所述第三处理。
3.一种半导体装置，具备：
权利要求1至2中任一项所述的电压生成电路；以及
接口电路，具有在与主机之间对数据进行通信的处理电路，从所述电压生成电路向所述处理电路内的元件供给电源电压。
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