JP5518134B2 - 内部電圧トリミング回路及び方法、並びに半導体回路装置 - Google Patents
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- 238000009966 trimming Methods 0.000 title claims description 87
- 238000000034 method Methods 0.000 title claims description 40
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000010586 diagram Methods 0.000 description 20
- 239000003990 capacitor Substances 0.000 description 15
- 238000001514 detection method Methods 0.000 description 11
- 101150055492 sel-11 gene Proteins 0.000 description 11
- 101100465890 Caenorhabditis elegans sel-12 gene Proteins 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 101100366707 Arabidopsis thaliana SSL11 gene Proteins 0.000 description 6
- 102000012677 DET1 Human genes 0.000 description 6
- 101150113651 DET1 gene Proteins 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 101100366710 Arabidopsis thaliana SSL12 gene Proteins 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 101100366563 Panax ginseng SS13 gene Proteins 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 3
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 3
- 101100366562 Panax ginseng SS12 gene Proteins 0.000 description 3
- 101000662518 Solanum tuberosum Sucrose synthase Proteins 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 101710082567 3-methylorcinaldehyde synthase Proteins 0.000 description 1
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 101710132461 Molybdenum cofactor sulfurase Proteins 0.000 description 1
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G11—INFORMATION STORAGE
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- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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Description
[数1]
20V/10μA=2MΩ
[数2]
20V/1μA=20MΩ
上記制御手段は、
所定の基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第1の計数値を計数し、
上記内部電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第2の計数値を計数し、上記第2の計数値が上記第1の計数値に実質的に一致するように、上記内部電圧発生器から発生される内部電圧を制御することを特徴とする。
上記制御手段は、上記基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第1の計数値が所定値になるように上記オフセット電流を制御することを特徴とする。
クロック発振器のための電源用電流源の複数のトランジスタと、
上記複数のトランジスタのうちの1つを選択的に動作させる選択手段とをさらに備え、
上記制御手段は、複数の内部電圧を上記複数のトランジスタの制御端子に印加し、上記複数のトランジスタを上記選択手段により順次選択的に動作させることにより、複数の内部電圧をトリミングすることを特徴とする。
クロック発振器のための電源用電流源の複数のトランジスタと、
上記複数のトランジスタのうちの1つを選択的に動作させる選択手段と、
上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源とをさらに備え、
上記基準電圧及び少なくとも1つの内部電圧をそれぞれ対応する上記複数のトランジスタの制御端子に印加するように構成し、
上記制御手段は、所定の同一電圧を、上記複数のトランジスタを上記選択手段により順次選択的に動作させて、上記クロック発生器から発生されるクロックの複数の計数値が互いに同一になるように上記オフセット電流を制御することにより、上記複数のトランジスタ間のバラツキを補正した後、上記複数のトランジスタを上記選択手段により選択的に動作させて、上記基準電圧及び少なくとも1つの内部電圧をそれぞれ対応する上記複数のトランジスタの制御端子に順次印加して、上記少なくとも1つの内部電圧をトリミングすることを特徴とする。
上記複数のトランジスタは、第1のトランジスタを含み、
上記基準電圧をスイッチ素子を介して上記第1のトランジスタの制御端子に印加し、
上記内部電圧を上記第1のトランジスタの制御端子に印加することを特徴とする。
上記複数のトランジスタは、第1及び第2のトランジスタを含み、
上記基準電圧を上記第1のトランジスタの制御端子に印加するとともに、上記基準電圧をスイッチ素子を介して上記第2のトランジスタの制御端子に印加し、
上記内部電圧を上記第2のトランジスタの制御端子に印加することを特徴とする。
上記複数のトランジスタは、第1、第2及び第3のトランジスタを含み、
上記基準電圧を上記第1のトランジスタの制御端子に印加するとともに、上記基準電圧を第1のスイッチ素子を介して上記第2のトランジスタの制御端子に印加し、上記基準電圧を第2のスイッチ素子を介して上記第3のトランジスタの制御端子に印加し、
上記内部電圧を上記第2のトランジスタの制御端子に印加し、
上記内部電圧よりも高い内部電圧である高電圧を上記第3のトランジスタの制御端子に印加することを特徴とする。
クロック発振器のための電源用電流源のトランジスタに流れる電流に応じて上記クロック発生器から発生されるクロックの計数値が変化することを利用して、半導体回路装置の内部電圧発生器から発生される内部電圧をトリミングする内部電圧トリミング方法であって、
所定の基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第1の計数値を計数するステップと、
上記内部電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第2の計数値を計数し、上記第2の計数値が上記第1の計数値に実質的に一致するように、上記内部電圧発生器から発生される内部電圧を制御するステップとを含むことを特徴とする。
図1は本発明の第1の実施形態に係るNAND型フラッシュメモリ2の構成を示すブロック図である。
Itotal=Iclock+Ioffset
(2)MOSトランジスタQ1は例えば24Vの外部基準電圧EVrefを通過させることができるので、抵抗分圧回路は必要としない。
(3)このことは、内部電圧VinをノードAに直接に印加することができ、内部電圧Vinが抵抗を流れるときの消費電流が増大することもない。また、抵抗の分圧比による精度低下もない。
(4)ポンプ回路31−1〜31−Nからの電圧供給時に、抵抗による消費電流が流れないので、トリミングを実際のメモリ動作と同一の負荷状態で行うことができる。
(5)抵抗分圧回路36及びコンパレータ37を用いないので、トリミングは、抵抗値の偏差やコンパレータのオフセットから解放された状態となる。
(6)クロックカウンタは非常に簡単な構成を有し、計数値の比較も非常に簡単であって、BIST回路3を従来技術に比較して大幅に簡単に構成できる。
(7)以上説明したように、内部電圧Vinのトリミングは非常に正確に実行できる。
[数4]
50mV/260サイクル=0.2mV
図5は、本発明の第2の実施形態に係るNAND型フラッシュメモリ2Aの構成を示すブロック図である。第2の実施形態に係るNAND型フラッシュメモリ2Aは、BIST回路3Aを備え、BIST回路3Aは図1のBIST回路3に比較して、
(1)ノードAと、スイッチ回路33の出力端子との間にキャパシタC1を挿入したこと、並びに、
(2)ノードAと接地との間にキャパシタC2を挿入したことを特徴としている。
図6は本発明の第3の実施形態に係るNAND型フラッシュメモリ2Bの構成を示すブロック図である。第3の実施形態に係るNAND型フラッシュメモリ2Bは、BIST回路3Bを備え、BIST回路3Bは図1のBIST回路3に比較して、
(1)電源用電流源のMOSトランジスタQ2に代えて、トランジスタサイズが互いに異なるMOSトランジスタQ61,Q62,Q63を備えたこと、並びに、
(2)MOSトランジスタQ61,Q62,Q63とそれぞれ直列に選択用MOSトランジスタQ64,Q65,Q66を備えたことを特徴としている。
図7は、本発明の第4の実施形態に係るNAND型フラッシュメモリ2Cの構成を示すブロック図である。第4の実施形態に係るNAND型フラッシュメモリ2Cは、BIST回路3Cを備え、BIST回路3Cは図1のBIST回路3に比較して、
(1)テスタ装置1からの外部基準電圧EVrefを入力するか否かを切り替えスイッチ素子であるMOSトランジスタQ1を省略したこと、
(2)電源用電流源のMOSトランジスタQ2に代えて、トランジスタサイズが互いに異なるMOSトランジスタQa,Qb,Qcを備え、
(3)MOSトランジスタQa,Qb,Qcとそれぞれ直列に選択用MOSトランジスタQ71,Q72,Q73を備えたこと、
(4)外部基準電圧EVrefを選択的に入力するためのスイッチ素子であるMOSトランジスタQ81,Q82を備えたことを特徴としている。
(ステップSS2)次いで、制御信号SW2により、MOSトランジスタQ82をオンし、選択信号SEL11によりMOSトランジスタQ71をオフしかつ選択信号SEL12によりMOSトランジスタQ72をオンする。そして、MOSトランジスタQbのみを動作させて、このときのクロックを計数して計数値Nbを測定した後、計数値Nbが所定の基準値Ncrefとなるようにオフセット電流Ioffsetを増減してその測定値を記憶してセットする。これにより、MOSトランジスタQa,Qb間のトランジスタバラツキを補正することができる。
(ステップSS3)次いで、制御信号SW2により、MOSトランジスタQ82をオフしかつ制御信号SW1により、MOSトランジスタQ81をオンし、選択信号SEL12によりMOSトランジスタQ72をオフしかつ選択信号SEL13によりMOSトランジスタQ73をオンする。そして、MOSトランジスタQcのみを動作させて、このときのクロックを計数してクロック計数値Ncを測定した後、計数値Ncが所定の基準値Ncrefとなるようにオフセット電流Ioffsetを増減してその測定値を記憶してセットする。これにより、MOSトランジスタQa,Qc間のトランジスタバラツキを補正することができる。
(ステップSS5)次いで、選択信号SEL11によりMOSトランジスタQaのみを動作させて、外部基準電圧EVrefに関するクロックの計数値Ncrefを計数し、選択信号SEL13によりMOSトランジスタQcのみを動作させて、またQa,Qc間のバラツキを補正したIoffsetを設定して、内部電圧Vinに関するクロックの計数値Nccを計数し、図3の内部電圧トリミング処理を実行する。
(ステップSS6)次いで、選択信号SEL12によりMOSトランジスタQaのみを動作させて、外部基準電圧EVrefに関するクロックの計数値Ncrefを計数し、選択信号SEL12によりMOSトランジスタQbのみを動作させて、またQa,Qb間のバラツキを補正したIoffsetを設定して、高電圧VPPに関するクロックの計数値Nccを計数し、図3の内部電圧トリミング処理を実行する。
図8は、本発明の第5の実施形態に係るNAND型フラッシュメモリ2Dの構成を示すブロック図である。第5の実施形態に係るNAND型フラッシュメモリ2Dは、BIST回路3Dを備え、第4の実施形態に係るBIST回路3Cと同様の作用効果を実現するために、BIST回路3Dは図7のBIST回路Cに比較して、
(1)MOSトランジスタQ81,Q82に代えて、第1の実施形態に係るMOSトランジスタQ1、及び選択信号SEL11により制御されるMOSトランジスタQ1Aを備えたことを特徴としている。
(1)第1の実施形態と同様に、外部基準電圧EVrefと内部電圧Vinとの比較はMOSトランジスタQaで行う。
(2)第4の実施形態と同様に、外部基準電圧EVrefと高電圧VPPとの比較はMOSトランジスタQb,Qcで行う。
以上の実施形態においては、NAND型フラッシュメモリのための内部電圧トリミング回路について説明しているが、本発明はこれに限らず、NOR型フラッシュメモリ、DRAMなどの半導体記憶装置などの半導体回路装置に適用することができる。
図11の第3の従来例に係る内部電圧発生回路300においては、基準クロックの周波数frefに従って内部電源電圧V0を制御しており、電圧制御発振部302を用いることは本発明の各実施形態に係る回路と同様であるが、本発明の各実施形態に係る回路においては、内部電源電圧V0を直接に制御していないことが異なる。ここで、基準クロック周波数frefは内部電源電圧V0よりも重要であり、これら2つの周波数fv及びfrefは、図2のリングオシレータを用いて、周波数fvが周波数frefに一致するように内部電源電圧V0を制御して、内部電源電圧V0を電源とする論理回路が周波数frefで動作するように設定することを特徴としている。
2,2A,2B,2C,2D…NAND型フラッシュメモリ、
3,3A,3B,3C,3D…BIST回路、
10…NAND型フラッシュメモリブロック、
10R…データレジスタ、
20…コントローラ、
21…RB#コントローラ、
30…基準電圧発生器、
31−1〜31−N…ポンプ回路、
32−1〜32−N…内部電圧発生器、
33…スイッチ回路、
34…クロック発生器、
35…トリミングコントローラ、
38…容量分圧回路、
C1〜C4…キャパシタ、
Q1〜Q82,Q1A,Qa,Qb,Qc…MOSトランジスタ。
Claims (10)
- クロック発振器のための電源用電流源のトランジスタに流れる電流に応じて上記クロック発生器から発生されるクロックの計数値が変化することを利用して、半導体回路装置の内部電圧発生器から発生される内部電圧をトリミングする制御手段を備えた内部電圧トリミング回路であって、
上記制御手段は、
所定の基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第1の計数値を計数し、
上記内部電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第2の計数値を計数し、上記第2の計数値が上記第1の計数値に実質的に一致するように、上記内部電圧発生器から発生される内部電圧を制御し、
上記内部電圧トリミング回路は、上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源をさらに備え、
上記制御手段は、上記基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第1の計数値が所定値になるように上記オフセット電流を制御することを特徴とする内部電圧トリミング回路。 - 前記内部電圧発生器は複数の内部電圧を発生し、
上記内部電圧トリミング回路は、
上記複数の内部電圧のうちの1つの内部電圧を選択して出力するスイッチ回路と、
外部装置から入力される基準電圧を入力するか否かを切り替えるスイッチ素子とを備え、
上記スイッチ回路から出力される内部電圧と、上記スイッチ素子から出力される基準電圧とを上記トランジスタの制御端子に印加することを特徴とする請求項1記載の内部電圧トリミング回路。 - 上記内部電圧を所定電圧に容量分圧又は抵抗分圧して上記トランジスタの制御端子に印加する分圧回路をさらに備えたことを特徴とする請求項1又は2記載の内部電圧トリミング回路。
- クロック発振器のための電源用電流源の複数のトランジスタと、
上記複数のトランジスタのうちの1つを選択的に動作させる選択手段とをさらに備え、
上記制御手段は、複数の内部電圧を上記複数のトランジスタの制御端子に印加し、上記複数のトランジスタを上記選択手段により順次選択的に動作させることにより、複数の内部電圧をトリミングすることを特徴とする請求項1乃至3のうちのいずれか1つに記載の内部電圧トリミング回路。 - クロック発振器のための電源用電流源の複数のトランジスタと、
上記複数のトランジスタのうちの1つを選択的に動作させる選択手段と、
上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源とをさらに備え、
上記基準電圧及び少なくとも1つの内部電圧をそれぞれ対応する上記複数のトランジスタの制御端子に印加するように構成し、
上記制御手段は、上記複数のトランジスタを上記選択手段により順次選択的に動作させて、上記クロック発生器から発生されるクロックの複数の計数値が互いに同一になるように上記オフセット電流を制御することにより、上記複数のトランジスタ間のバラツキを補正した後、上記複数のトランジスタを上記選択手段により選択的に動作させて、上記基準電圧及び少なくとも1つの内部電圧をそれぞれ対応する上記複数のトランジスタの制御端子に順次印加して、上記少なくとも1つの内部電圧をトリミングすることを特徴とする請求項1記載の内部電圧トリミング回路。 - 上記複数のトランジスタは、第1のトランジスタを含み、
上記基準電圧をスイッチ素子を介して上記第1のトランジスタの制御端子に印加し、
上記内部電圧を上記第1のトランジスタの制御端子に印加することを特徴とする請求項5記載の内部電圧トリミング回路。 - 上記複数のトランジスタは、第1及び第2のトランジスタを含み、
上記基準電圧を上記第1のトランジスタの制御端子に印加するとともに、上記基準電圧をスイッチ素子を介して上記第2のトランジスタの制御端子に印加し、
上記内部電圧を上記第2のトランジスタの制御端子に印加することを特徴とする請求項4又は5記載の内部電圧トリミング回路。 - 上記複数のトランジスタは、第1、第2及び第3のトランジスタを含み、
上記基準電圧を上記第1のトランジスタの制御端子に印加するとともに、上記基準電圧を第1のスイッチ素子を介して上記第2のトランジスタの制御端子に印加し、上記基準電圧を第2のスイッチ素子を介して上記第3のトランジスタの制御端子に印加し、
上記内部電圧を上記第2のトランジスタの制御端子に印加し、
上記内部電圧よりも高い内部電圧である高電圧を上記第3のトランジスタの制御端子に印加することを特徴とする請求項4又は5記載の内部電圧トリミング回路。 - 請求項1〜8のうちのいずれか1つに記載の内部電圧トリミング回路を備えたことを特徴とする半導体回路装置。
- クロック発振器のための電源用電流源のトランジスタに流れる電流に応じて上記クロック発生器から発生されるクロックの計数値が変化することを利用して、半導体回路装置の内部電圧発生器から発生される内部電圧をトリミングする内部電圧トリミング方法であって、
所定の基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第1の計数値を計数するステップと、
上記内部電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第2の計数値を計数し、上記第2の計数値が上記第1の計数値に実質的に一致するように、上記内部電圧発生器から発生される内部電圧を制御するステップと、
上記基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第1の計数値が所定値になるように、上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源のオフセット電流を制御するステップとを含むことを特徴とする内部電圧トリミング方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012148651A JP5518134B2 (ja) | 2012-07-02 | 2012-07-02 | 内部電圧トリミング回路及び方法、並びに半導体回路装置 |
US13/668,866 US8754703B2 (en) | 2012-07-02 | 2012-11-05 | Internal voltage trimming circuit, method thereof and semiconductor circuit device comprising the same |
TW102102167A TWI482164B (zh) | 2012-07-02 | 2013-01-21 | 內部電壓調整電路、內部電壓調整方法以及半導體裝置 |
CN201310047176.8A CN103531243B (zh) | 2012-07-02 | 2013-02-05 | 内部电压调整电路、内部电压调整方法以及半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012148651A JP5518134B2 (ja) | 2012-07-02 | 2012-07-02 | 内部電圧トリミング回路及び方法、並びに半導体回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014010877A JP2014010877A (ja) | 2014-01-20 |
JP5518134B2 true JP5518134B2 (ja) | 2014-06-11 |
Family
ID=49777504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012148651A Active JP5518134B2 (ja) | 2012-07-02 | 2012-07-02 | 内部電圧トリミング回路及び方法、並びに半導体回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8754703B2 (ja) |
JP (1) | JP5518134B2 (ja) |
CN (1) | CN103531243B (ja) |
TW (1) | TWI482164B (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5395203B2 (ja) * | 2012-03-23 | 2014-01-22 | 力晶科技股▲ふん▼有限公司 | レベルシフト回路及びそれを用いた半導体デバイス |
CN105159371B (zh) * | 2014-06-06 | 2018-04-10 | 华邦电子股份有限公司 | 电压补偿装置和方法 |
CN105320581B (zh) * | 2014-07-14 | 2018-01-19 | 瑞昱半导体股份有限公司 | 一种集成电路、验证方法及产生特征值调整码的方法 |
CN105336369B (zh) * | 2014-07-22 | 2019-09-10 | 硅存储技术公司 | 用于高速闪存存储器系统的位线调节器 |
JP5976077B2 (ja) * | 2014-11-14 | 2016-08-23 | 力晶科技股▲ふん▼有限公司 | 内部電源電圧発生回路、半導体記憶装置及び半導体装置 |
JP6050804B2 (ja) | 2014-11-28 | 2016-12-21 | 力晶科技股▲ふん▼有限公司 | 内部電源電圧補助回路、半導体記憶装置及び半導体装置 |
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US9923457B2 (en) * | 2015-04-23 | 2018-03-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Regulated power converter and method of operating the same |
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KR102571572B1 (ko) * | 2018-12-05 | 2023-08-29 | 에스케이하이닉스 주식회사 | 전압 강하 레벨을 검출하기 위한 반도체 장치 및 반도체 시스템 |
JP2022144310A (ja) * | 2021-03-18 | 2022-10-03 | キオクシア株式会社 | 電圧生成回路及び半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3712083B2 (ja) * | 1995-11-28 | 2005-11-02 | 株式会社ルネサステクノロジ | 内部電源電位供給回路及び半導体装置 |
JP3350345B2 (ja) | 1996-04-09 | 2002-11-25 | 株式会社東芝 | 半導体装置 |
JPH10232486A (ja) | 1997-02-21 | 1998-09-02 | Nikon Corp | パターン種別判別方法および判別装置 |
JP3829054B2 (ja) | 1999-12-10 | 2006-10-04 | 株式会社東芝 | 半導体集積回路 |
US7250807B1 (en) * | 2003-06-05 | 2007-07-31 | National Semiconductor Corporation | Threshold scaling circuit that minimizes leakage current |
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JP2011066791A (ja) * | 2009-09-18 | 2011-03-31 | Renesas Electronics Corp | 半導体集積回路装置、及び電源電圧制御方法 |
-
2012
- 2012-07-02 JP JP2012148651A patent/JP5518134B2/ja active Active
- 2012-11-05 US US13/668,866 patent/US8754703B2/en active Active
-
2013
- 2013-01-21 TW TW102102167A patent/TWI482164B/zh active
- 2013-02-05 CN CN201310047176.8A patent/CN103531243B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN103531243A (zh) | 2014-01-22 |
US8754703B2 (en) | 2014-06-17 |
TWI482164B (zh) | 2015-04-21 |
JP2014010877A (ja) | 2014-01-20 |
CN103531243B (zh) | 2016-04-27 |
US20140002179A1 (en) | 2014-01-02 |
TW201403611A (zh) | 2014-01-16 |
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Legal Events
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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