KR101038624B1

KR101038624B1 - 발진 회로 및 메모리 시스템

Info

Publication number: KR101038624B1
Application number: KR1020100009902A
Authority: KR
Inventors: 히로시 데구찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2009-02-04
Filing date: 2010-02-03
Publication date: 2011-06-03
Also published as: US8008978B2; US20100194484A1; JP2010183284A; KR20100089787A

Abstract

발진 회로는 전류원 및 부하 소자의 사용에 의해 일정한 지연 시간을 생성하여 클록의 주파수를 결정한다. 발진 회로는, 클록을 적분하는 적분기; 적분기의 출력 전압을 기준 전압과 비교하는 제1 비교기; 및 제1 비교기의 비교 결과에 따라 전류를 변화시키는 가변 전류원을 포함한다. 가변 전류원의 전류에 따라 주파수가 보정된다.

Description

발진 회로 및 메모리 시스템{OSCILLATOR CIRCUIT AND MEMORY SYSTEM}

관련 출원의 상호 참조

본 명세서는 2009년 2월 4일자로 출원된 일본 특허 출원 번호 제2009-024103호에 기초하고, 그로부터 우선권의 이익을 청구하며, 그 전체 내용은 본원에 참조로서 포함된다.

본 발명은 발진 회로, 및 발진 회로를 포함하는 메모리 시스템에 관한 것이다. 예를 들어, 본 발명은 클록의 주파수 또는 듀티비를 보정하는 발진 회로에 관한 것이다.

고밀도 집적(large-scale integrated, LSI) 회로에서, 클록은 동작을 제어하는 기준 신호이며, LSI 회로의 진보에 따라 클록의 타이밍 조정이 중요해진다. 이러한 클록은, 예를 들어, 발진기에 의해 생성된다.

예를 들어, 클록의 주파수 및 듀티비는 부하 소자에 대한 충전 전류 및 방전 전류에 의해 결정된다. 그러나, 공정 편차 또는 전원 전압 및 온도를 포함하는 동작 환경의 변동으로 인해 충전 전류와 방전 전류 사이의 밸런스가 무너져버리면, 클록의 하이 레벨 시간과 로우 레벨 시간 사이의 비가 변동된다. 이에 의해, 듀티비가 변동된다.

종래에, 듀티비 변동을 억제하기 위해, 필요로 하는 클록 주파수의 2배의 주파수가 생성되고, 이러한 클록은 분주기에 의해 분주됨으로써 클록의 하이 레벨 시간 및 로우 레벨 시간이 동등할 수 있다. 이러한 방법이 사용되는 경우, 필요로 하는 클록 주파수의 2배의 주파수가 생성되어야 하므로, 전류 소비가 증가된다. 또한, 생성된 클록은 분주되어야 하므로, 고속화에 불리하다.

문헌(일본 공개 특허 공보 제2006-345405호)에 입력 신호의 슬루율(slew rate)을 가변하여, 출력 펄스의 듀티비를 변화시키는 듀티비 가변 회로가 개시되어 있다.

본 발명의 양태에 따르면, 전류원 및 부하 소자의 사용에 의해 일정한 지연 시간을 생성하여 클록의 주파수를 결정하는 발진 회로가 제공되고, 그 발진 회로는 클록을 적분하는 적분기; 적분기의 출력 전압을 기준 전압과 비교하는 제1 비교기; 및 제1 비교기의 비교 결과에 따라 전류를 변화시키는 가변 전류원을 포함하고, 가변 전류원의 전류에 따라 주파수가 보정된다.

본 발명의 양태에 따르면, 데이터를 저장하는 메모리; 및 전류원 및 부하 소자의 사용에 의해 일정한 지연 시간을 생성하여 클록의 주파수를 결정하는 발진 회로를 포함하고, 클록에 따라 메모리에 데이터를 전송하는 컨트롤러를 포함하는 메모리 시스템이 제공되고, 그 발진 회로는 클록을 적분하는 적분기; 적분기의 출력 전압을 기준 전압과 비교하는 제1 비교기; 및 제1 비교기의 비교 결과에 따라 전류를 변화시키는 가변 전류원을 포함하고, 가변 전류원의 전류에 따라 주파수가 보정된다.

도 1은 본 발명의 제1 실시예에 따른 발진 회로(10)의 구성을 도시하는 회로도.
도 2는 스위치들 SW1 내지 SW3의 동작을 도시하는 타이밍차트.
도 3은 적분기(15)의 일례를 도시하는 회로도.
도 4는 캐패시터 C의 충전 전류에 피드백이 적용되는 경우의 클록 보정 동작을 설명하는 도면.
도 5는 본 발명의 제2 실시예에 따른 발진 회로(10)의 구성을 도시하는 회로도.
도 6은 캐패시터 C의 방전 전류에 피드백이 적용되는 경우의 클록 보정 동작을 설명하는 도면.
도 7은 본 발명의 제3 실시예에 따른 발진 회로(10)의 구성을 도시하는 회로도.
도 8은 본 발명의 제4 실시예에 따른 메모리 카드(30)의 구성을 도시하는 블록도.

이하, 본 발명의 실시예들은 첨부하는 도면들을 참고하여 기술될 것이다. 이하 설명에서, 동일하거나 또는 기능적으로 균등한 요소들은 동일한 참조 부호들로 표기됨으로써 설명을 단순화한다.

(제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 발진 회로(10)의 구성을 도시하는 회로도이다. 발진 회로(10)는 비교기들(11 및 16), 정전류원들(12 및 13), 버퍼(14), 적분기(15), 저항기들 R1 및 R2, 스위치들 SW1 내지 SW3, 부하 소자로서의 캐패시터 C 및 가변 전류원으로서 기능하는 P 채널 금속 산화물 반도체(MOS) 트랜지스터 PT를 포함한다. 비교기들(11 및16)은 각각, 예를 들어, 차동 증폭기를 사용하여 구성될 수 있다.

저항기 R1의 일단자는 전원 전압 단자 VDD에 접속된다. 저항기 R1의 타단자는 노드 A를 통해 저항기 R2의 일단자에 접속된다. 저항기 R2의 타단자는 접지된다(접지 전압 단자 VSS에 접속된다). 스위치 SW1의 일단자는 노드 A에 접속되고, 그 타단자는 정전류원(12)의 일단자에 접속된다. 정전류원(12)의 타단자는 접지된다. 최종적으로, 노드 A는 비교기(11)의 반전 입력(inverting input)에 접속된다.

P 채널 MOS 트랜지스터 PT의 소스는 전원 전압 단자 VDD에 접속되고, 그 드레인은 스위치 SW2의 일단자에 접속된다. 스위치 SW2의 타단자는 노드 B를 통해 스위치 SW3의 일단자에 접속된다. 스위치 SW3의 타단자는 정전류원(13)의 일단자에 접속된다. 정전류원(13)의 타단자는 접지된다. 캐패시터 C의 한쪽 전극은 노드 B에 접속되고, 다른쪽 전극은 접지된다.

비교기(11)의 비반전 입력(non-inverting input)은 노드 B에 접속된다. 비교기(11)는 노드 A의 전압을 노드 B의 전압과 비교한다. 그 후, 비교기(11)는 노드 A의 전압이 노드 B의 전압보다 높을 경우에 로우 레벨 전압을 출력하고, 한편, 비교기(11)는 노드 A의 전압이 노드 B의 전압보다 낮을 경우에 하이 레벨 전압을 출력한다. 스위치들 SW1 내지 SW3의 온/오프는 비교기(11)의 출력에 의해 제어된다. 또한, 비교기(11)의 출력은 버퍼(14)의 입력에 접속된다.

버퍼(14)는 비교기(11)의 출력에 기초하여, 발진 회로(10)의 출력인 클록 CLKOUT를 출력한다. 버퍼(14)의 출력은 적분기(15)의 입력에 접속된다. 적분기(15)는 입력된 전압을 적분한다. 적분기(15)의 출력은 비교기(16)의 비반전 입력에 접속된다.

비교기(16)의 반전 입력에 기준 전압 Vref가 공급된다. 비교기(16)는 적분기(15)의 출력 전압을 기준 전압 Vref와 비교한다. 그 후, 비교기(16)는 적분기(15)의 출력 전압과 기준 전압 Vref 간의 차에 따른 제어 신호를 출력한다. 비교기(16)의 출력은 MOS 트랜지스터 PT의 게이트에 접속된다.

다음으로, 상기 구성을 갖는 발진 회로(10)의 동작에 대해서 설명한다. 도 2는 스위치들 SW1 내지 SW3의 동작을 도시하는 타이밍차트이다.

노드 B의 전압이 노드 A의 전압보다 낮을 경우, 비교기(11)로부터 공급되는 제어 신호에 의해, 스위치 SW1은 턴오프되고, 스위치 SW2은 턴온되며, 스위치 SW3은 턴오프된다. 스위치 SW1이 오프인 경우, 노드 A에 기준 전압이 인가된다. 이러한 기준 전압은 저항기들 R1 및 R2에 의한 전원 전압 단자 VDD와 접지 전압 단자 VSS 간의 저항 분할로부터 얻어진다. 스위치 SW2가 턴온되고, 스위치 SW3이 턴오프되는 경우, MOS 트랜지스터 PT에 의해 캐패시터 C가 충전된다.

캐패시터 C가 계속 충전되어, 노드 B의 전압이 노드 A의 전압보다 높아지면, 비교기(11)의 출력은 하이 레벨로 천이된다. 이에 따라, 클록 CLKOUT는 하이 레벨로 천이된다. 비교기(11)의 출력이 하이 레벨인 경우, 스위치 SW1은 턴온되고, 스위치 SW2는 턴오프되며, 스위치 SW3은 턴온된다. 스위치 SW1이 턴온되면, 저항기들 R1 및 R2에 의한 저항 분할로부터 얻어진 기준 전압으로부터 정전류원(12)에 의해 전류가 끌어내어져, 기준 전압으로부터 정해진(given) 전압까지 강하된 전압이 노드 A에 인가된다. 스위치 SW2가 턴오프되고 스위치 SW3이 턴온되면, 정전류원(13)에 의해 캐패시터 C가 방전된다.

캐패시터 C가 계속 방전되어, 결과적으로 노드 B의 전압이 노드 A의 전압보다 낮아지면, 비교기(11)의 출력은 로우 레벨로 천이된다. 이에 따라, 클록 CLKOUT는 로우 레벨로 천이된다. 비교기(11)의 출력이 로우 레벨인 경우, 스위치 SW1은 턴오프되고, 스위치 SW2는 턴온되며, 스위치 SW3은 턴오프된다. 스위치 SW1이 오프이면, 노드 A에 기준 전압이 인가된다. 이러한 기준 전압은 저항기들 R1 및 R2에 의한 전원 전압 단자 VDD와 접지 전압 단자 VSS 간의 저항 분할로부터 얻어진다. 스위치 SW2가 턴온되고, 스위치 SW3은 턴오프되면, MOS 트랜지스터 PT에 의해 캐패시터 C가 충전된다. 상기 동작에 의해 캐패시터 C의 충전 및 방전이 반복되어, 도 2에 도시된 클록 CLKOUT가 생성된다.

여기서, 본 실시예에서는, 클록 CLKOUT가 적분기(15)에 입력되어, 클록 CLKOUT의 전압을 적분한다. 도 3은 적분기(15)의 일례를 도시하는 회로도이다. 적분기(15)는 예를 들어, 저항기(15A) 및 캐패시터(15B)를 사용하는 RC 회로로 구성된다. 도 3에 도시된 바와 같이, 적분기(15)에 클록 CLKOUT가 입력되면, 적분기(15)는 클록 CLKOUT를 적분하여, 클록 CLKOUT를 전압으로 변환시킨다.

적분기(15)의 출력 전압 Vint는 비교기(16)의 비반전 입력에 인가된다. P 채널 MOS 트랜지스터 PT는 그 게이트에 인가되는 게이트 전압에 따라 그 저항을 변화시킨다. 즉, MOS 트랜지스터 PT는 그 게이트 전압에 따라 캐패시터 C에 공급되는 전류를 변화시킬 수 있어, MOS 트랜지스터 PT는 가변 전류원으로서 기능한다.

이하에, 발진 회로(10)의 클록 보정 동작의 구체예에 대해서 설명한다. 도 4는 캐패시터 C의 충전 전류에 피드백이 적용되는 경우의 클록 보정 동작을 설명하는 도면이다. 도 1의 발진 회로(10)는 정전류원(13)을 사용하여 캐패시터 C를 방전시킴에 따라, 방전 시간에 대응하는 클록 CLKOUT의 하이 레벨 시간이 도 4의 (a) 및 (b)에서 일정하다.

도 4의 (a)는 로우 레벨 시간이 짧은 클록 CLKOUT의 예를 도시한다. 즉, 클록 CLKOUT의 펄스 간격이 짧다. 이러한 클록 CLKOUT의 경우, 적분기(15)의 출력 전압 Vint는 기준 전압 Vref보다 높다. 비교기(16)는 적분기(15)의 출력 전압 Vint를 기준 전압 Vref와 비교하여, 전압들 간의 차에 대응하는 제어 신호를 MOS 트랜지스터 PT에 공급한다.

이때, MOS 트랜지스터 PT의 게이트 전압이 증가되고, 따라서, MOS 트랜지스터 PT의 전류 구동력이 감소된다. 그 후, 캐패시터 C의 충전 시간이 증가되어, 클록 CLKOUT의 로우 레벨 시간이 증가된다. 이에 의해, 도 4의 (c)에 도시된 바와 같이, 하이 레벨 시간이 로우 레벨 시간과 동등한 클록 CLKOUT가 생성된다.

도 4의 (b)는 로우 레벨의 시간이 긴 클록 CLKOUT의 예를 도시한다. 즉, 클록 CLKOUT의 펄스 간격이 길다. 이러한 클록 CLKOUT의 경우, 적분기(15)의 출력 전압 Vint는 기준 전압 Vref보다 낮다. 비교기(16)는 적분기(15)의 출력 전압 Vint를 기준 전압 Vref와 비교하여, 전압들 간의 차에 대응하는 제어 신호를 MOS 트랜지스터 PT에 공급한다.

이때, MOS 트랜지스터 PT의 게이트 전압이 감소되고(부(negative)의 절대값이 증가함), 따라서, MOS 트랜지스터 PT의 전류 구동력이 감소된다. 그 후, 캐패시터 C의 충전 시간이 감소되어, 클록 CLKOUT의 로우 레벨 시간이 감소된다. 이에 의해, 도 4의 (c)에 도시된 바와 같이, 하이 레벨 시간이 로우 레벨 시간과 동등한 클록 CLKOUT가 생성된다.

도 4의 예에서 듀티비는 50%이지만, 발진 회로(10)의 듀티비는 비교기(16)의 반전 입력에 인가되는 기준 전압 Vref의 값에 따라 자유롭게 변화될 수 있다. 예를 들어, 듀티비가 50%로 설정되는 경우에는, 전원 전압 VDD의 1/2이 되도록 기준 전압 Vref를 설정한다. 기준 전압 Vref는 전원 전압 단자 VDD와 접지 전압 단자 VSS 간의 저항 분할에 의해 설정될 수 있다. 저항 분할비를 변화시킴으로써 임의의 듀티비가 설정될 수 있다.

이상 상세히 설명한 바와 같이, 제1 실시예에서는, 캐패시터 C의 충전 전류에 피드백이 적용되어, 클록 CLKOUT의 로우 레벨 시간을 조정한다. 즉, 클록 CLKOUT는 적분기(15)로 적분되어 전압으로 변환된다. 그 후, 적분기(15)의 출력 전압 Vint가 기준 전압 Vref보다 큰지에 따라, 캐패시터 C의 충전 전류를 제어하는 P 채널 MOS 트랜지스터 PT의 전류 구동력이 결정된다.

따라서, 제1 실시예에 따르면, 클록 CLKOUT의 주파수 변동 및 듀티비 변동이 보정될 수 있어, 원하는 클록 CLKOUT가 얻어질 수 있다. 또한, 듀티비를 보정하기 위해 회로를 추가하지 않아도 일정한 듀티비가 유지될 수 있다. 또한, 듀티비를 보정하기 위해 트리밍을 행할 필요가 없어, 개발 공정이 단축된다.

또한, 클록 CLKOUT의 하이 레벨 시간을 고정밀도로 설정하기 위해, 방전 전류를 제어하는 정전류원(13)에 고정밀도 전류원만이 사용된다. 그 후, 피드백 회로(적분기(15) 및 비교기(16))는 클록 CLKOUT의 하이 레벨 시간으로 로우 레벨 시간을 조정하는데 사용되어, 적은 주파수 변동 및 적은 듀티비 변동을 갖는 클록 CLKOUT가 생성될 수 있다. 또한, 정전류원들의 수를 감소시킬 수도 있다.

또한, 최종적으로 생성되는 클록 CLKOUT는 피드백 보정을 하는데 사용되기 때문에, 클록 CLKOUT의 전단의 소자들의 특성에 기인하는 주파수 변동 및 듀티비 변동을 보정할 수도 있다. 이에 의해, 전원 전압 및 온도를 포함하는 환경 변동에 강한 발진 회로(10)가 구성될 수 있다. 환경 변동에 의해 소자 특성이 변화되는 경우에도, 고정밀도의 클록 CLKOUT가 생성될 수 있다.

(제2 실시예)

제2 실시예에서, 클록 CLKOUT의 하이 레벨 시간을 조정하기 위해 캐패시터 C의 방전 전류에 피드백이 적용되고, 이에 의해, 고정밀도의 클록 CLKOUT가 생성된다.

도 5는 본 발명의 제2 실시예에 따른 발진 회로(10)의 구성을 도시하는 회로도이다. 발진 회로(10)는, 정전류원 대신에, 캐패시터 C의 방전 전류를 제어하는 N 채널 MOS 트랜지스터 NT를 포함한다. N 채널 MOS 트랜지스터 NT의 게이트에 피드백 회로(적분기(15) 및 비교기(16))가 접속된다. 이하에, 발진 회로(10)의 구성 중, 도 1의 구성과 상이한 부분만이 설명된다.

정전류원(13)의 일단자는 전원 전압 단자 VDD에 접속되고, 그 타단자는 스위치 SW2의 일단자에 접속된다. 스위치 SW2의 타단자는 노드 B를 통해 스위치 SW3의 일단자에 접속된다. 스위치 SW3의 타단자는 N 채널 MOS 트랜지스터 NT의 드레인에 접속된다. N 채널 MOS 트랜지스터 NT의 소스는 접지되고, 그 게이트는 비교기(16)의 출력에 접속된다. 스위치들 SW1 내지 SW3의 동작은 도 2의 타이밍차트와 동일하다.

이하에, 발진 회로(10)의 클록 보정 동작의 구체예에 대해 설명한다. 도 6은 캐패시터 C의 방전 전류에 피드백이 적용되는 경우의 클록 보정 동작을 설명하는 도면이다. 도 5의 발진 회로(10)는 캐패시터 C를 충전하는데 정전류원(13)을 사용하여, 충전 시간에 대응하는 클록 CLKOUT의 로우 레벨 시간은 도 6의 (a) 및 (b)에서 일정하다.

도 6의 (a)는 하이 레벨 시간이 긴 클록 CLKOUT의 예를 도시한다. 즉, 클록 CLKOUT의 펄스폭이 넓다. 이러한 클록 CLKOUT의 경우, 적분기(15)의 출력 전압 Vint는 기준 전압 Vref보다 높다. 비교기(16)는 적분기(15)의 출력 전압 Vint를 기준 전압 Vref와 비교하여, 전압들 간의 차에 대응하는 제어 신호를 MOS 트랜지스터 NT에 공급한다.

이때, MOS 트랜지스터 NT의 게이트 전압이 증가되고, 따라서 MOS 트랜지스터 NT의 전류 구동력이 증가된다. 그 후, 캐패시터 C의 방전 시간이 감소되어, 클록 CLKOUT의 하이 레벨 시간이 감소된다. 이에 의해, 도 6의 (c)에 도시된 바와 같이, 하이 레벨 시간이 로우 레벨 시간과 동등한 클록 CLKOUT가 생성된다.

도 6의 (b)는 하이 레벨의 시간이 짧은 클록 CLKOUT의 예를 도시한다. 즉, 클록 CLKOUT의 펄스폭이 좁다. 이러한 클록 CLKOUT의 경우, 적분기(15)의 출력 전압 Vint는 기준 전압 Vref보다 낮다. 비교기(16)는 적분기(15)의 출력 전압 Vint를 기준 전압 Vref와 비교하여, 전압들 간의 차에 대응하는 제어 신호를 MOS 트랜지스터 NT에 공급한다.

이때, MOS 트랜지스터 NT의 게이트 전압이 감소되고, 따라서 MOS 트랜지스터 NT의 전류 구동력이 감소된다. 그 후, 캐패시터 C의 방전 시간이 증가되어, 클록 CLKOUT의 하이 레벨 시간이 증가된다. 이에 의해, 도 6의 (c)에 도시된 바와 같이, 하이 레벨 시간이 로우 레벨 시간과 동등한 클록 CLKOUT가 생성된다.

이상 상세히 설명한 바와 같이, 제2 실시예에서는, 캐패시터 C의 방전 전류에 피드백이 적용되어 클록 CLKOUT의 하이 레벨 시간을 조정한다. 즉, 클록 CLKOUT는 적분기(15)에 의해 적분되어 전압으로 변환된다. 그 후, 적분기(15)의 출력 전압 Vint가 기준 전압 Vref보다 높은지에 따라, 캐패시터 C의 방전 전류를 제어하는 N 채널 MOS 트랜지스터 NT의 전류 구동력이 결정된다.

따라서, 제2 실시예에 따르면, 클록 CLKOUT의 주파수 변동 및 듀티비 변동이 보정될 수 있어, 원하는 클록 CLKOUT가 얻어질 수 있다.

또한, 클록 CLKOUT의 로우 레벨 시간을 고정밀도로 설정하기 위해, 충전 전류를 제어하는 정전류원(13)에 고정밀도 전류원만이 사용된다. 그 후, 클록 CLKOUT의 로우 레벨 시간으로 하이 레벨 시간을 조정하는데 피드백 회로(적분기(15) 및 비교기(16))가 사용되어, 적은 주파수 변동 및 적은 듀티비 변동을 갖는 클록 CLKOUT가 생성될 수 있다. 다른 이점에 있어서, 제2 실시예는 제1 실시예와 동일하다.

(제3 실시예)

제3 실시예의 구성예에서, 클록을 생성하는 발진기의 종류는 도 1에서의 발진기의 종류와 상이하다. 도 7은 본 발명의 제3 실시예에 따른 발진 회로(10)의 구성을 도시하는 회로도이다. 즉, 도 7은 링 발진기를 사용하는 발진 회로(10)의 구성예를 도시한다.

정전류원(21)의 일단자는 전원 전압 단자 VDD에 접속되고, 그 타단자는 스위치 SW11의 일단자에 접속된다. 스위치 SW11의 타단자는 노드 A를 통해 스위치 SW12의 일단자에 접속된다. 스위치 SW12의 타단자는 정전류원(22)의 일단자에 접속된다. 정전류원(22)의 타단자는 접지된다. 캐패시터 C의 한쪽 전극은 노드 A에 접속되고, 다른쪽 전극은 접지된다. 이로써, 1개의 회로 부분(20)이 구성되고, 홀수개의 회로 부분들(20)이 링 형상으로 함께 접속되어 링발진기를 구성한다.

제어 단자들이 정해진 캐패시터들에 접속되는 충전 스위치 SW11 및 방전 스위치 SW12는 다음 방식으로 동작한다. 예를 들어, 캐패시터의 충전이 완료된 경우, 충전 스위치 SW11이 턴온되고, 한편, 캐패시터의 방전이 완료된 경우, 방전 스위치 SW12이 턴온된다. 따라서, 충전 스위치 SW11 및 방전 스위치 SW12가 교대로 턴온/턴오프를 반복한다.

여기서, 최종단의 회로 부분은 1개의 정전류원 및 1개의 가변 전류원을 포함한다. 도 7의 예에서, 방전 정전류원은, 도 5에서와 같이, N 채널 MOS 트랜지스터 NT를 포함하는 가변 전류원으로 대체된다. 충전 정전류원은, 도 1에서와 같이, P 채널 MOS 트랜지스터 PT를 포함하는 가변 전류원으로 대체될 수 있다.

노드 B는 버퍼(14)의 입력에 접속된다. 버퍼(14)는 클록 CLKOUT를 출력한다. 구체적으로, 도 7의 발진 회로(10)는 캐패시터 C의 전압이 버퍼(14)의 임계 전압 이상인 경우에 하이 레벨이고, 캐패시터 C의 전압이 임계 전압 미만인 경우에 로우 레벨인 클록 CLKOUT를 출력한다.

제2 실시예와 마찬가지로, 버퍼(14)의 출력과 N 채널 MOS 트랜지스터 NT의 게이트 사이에 피드백 회로(적분기(15) 및 비교기(16))가 접속된다. 발진 회로(10)가 이와 같은 구성을 갖는 경우, 이전에 기술한 실시예들에서의 효과와 마찬가지의 효과를 얻을 수 있다.

또한, 실제로 클록을 생성하는 발진 회로의 발진 부분에 대하여는, 도 1 및 도 7에서의 구성 이외의 다양한 종류가 사용될 수 있다.

(제4 실시예)

제1 내지 제3 실시예에 도시된 발진 회로들(10)은 고정밀도의 클록 CLKOUT를 생성할 수 있기 때문에, 발진 회로(10)는 고속이면서 고도한 동작을 수행하는 LSI 회로에 탑재되어, LSI 회로의 성능을 향상시킬 수 있다. 제4 실시예의 구성예에서, 이전에 기술한 실시예들 각각의 발진 회로(10)가 메모리 시스템에 적용된다.

다양한 형태의 메모리 시스템들이 적용 가능하다. 본 실시예의 예로서, 다양한 메모리 시스템들 중 메모리 카드에 대해 설명한다. 메모리 카드는 호스트 장치에 제공된 슬롯으로부터 착탈 가능하게 구성되고, 호스트 장치에 장착된 상태에서 동작한다. 그러나, 본 발명은 메모리 카드에 한정되는 것은 아니다. 메모리 시스템 및 호스트 장치는 1개의 LSI로서 구성될 수 있다.

도 8은 본 발명의 제4 실시예에 따른 메모리 카드(30)의 구성을 도시하는 블록도이다. 메모리 카드(30)는 불휘발성 메모리(33) 및 불휘발성 메모리(33)를 제어하는 컨트롤러(31)를 포함한다. 예를 들어, 불휘발성 메모리(33)로서, 전기적으로 재기입 가능한 NAND형 플래시 메모리가 사용된다.

컨트롤러(31)는 제1 내지 제3 실시예에 도시된 발진 회로들(10) 중 하나 및 로직 회로(32)를 포함한다. 컨트롤러(31)는 NAND형 플래시 메모리(33)에 데이터를 기입하고, NAND형 플래시 메모리(33)로부터 데이터를 판독하며, NAND형 플래시 메모리(33)의 데이터를 소거한다. 이때, 컨트롤러(31)는 발진 회로(10)에 의해 생성되는 클록 CLKOUT를 사용하여 데이터를 전송한다.

이하에, 컨트롤러(31)의 구체적인 동작에 대해서 설명한다. 데이터 기입 시, 컨트롤러(31)는 클록 CLKOUT의 양쪽 에지(edge), 즉, 상승 에지 및 하강 에지에 동기하여(응답하여), NAND형 플래시 메모리(33)로부터 데이터를 송신한다. 데이터 판독 시, 컨트롤러(31)는 클록 CLKOUT의 양쪽 에지에 동기하여(응답하여), NAND형 플래시 메모리(33)로부터 데이터를 수신한다. 이러한 동작에 의해, 메모리 카드(30)는 NAND형 플래시 메모리(33)에 데이터를 기입하고, NAND형 플래시 메모리(33)로부터 데이터를 고속으로 판독한다.

여기서, 발진 회로(10)는 적은 주파수 변동 및 적은 듀티비 변동을 갖는 클록 CLKOUT를 생성한다. 이로 인해, 메모리 카드(30)는 오동작 없이, 데이터를 기입하고 데이터를 판독할 수 있다.

부가적인 이점들 및 수정들은 본 기술분야의 당업자들에 있어 쉽게 일어날 것이다. 따라서, 광범위한 양태들의 본 발명은 본원에 도시되고 기술된 대표적인 실시예들 및 특정 상세들에 한정되지 않는다. 따라서, 첨부하는 특허청구범위 및 그들의 균등물에 의해 정의된 바와 같은 일반적인 발명적 개념의 사상 또는 범위에서 벗어남 없이 다양한 수정들이 이루어질 수 있다.

10: 발진 회로
11 및 16: 비교기
12 및 13: 정전류원
14: 버퍼
15: 적분기
R1 및 R2: 저항기
SW1 내지 SW3: 스위치
C: 캐패시터
PT: P 채널 금속 산화물 반도체(MOS) 트랜지스터

Claims

전류원 및 부하 소자의 사용에 의해 일정한 지연 시간을 생성하여 클록의 주파수를 결정하는 발진 회로로서,
상기 클록을 적분하는 적분기;
상기 적분기의 출력 전압을 기준 전압과 비교하는 제1 비교기; 및
상기 제1 비교기의 비교 결과에 따라 전류를 변화시키는 가변 전류원
을 포함하고,
상기 가변 전류원의 전류에 따라 상기 주파수가 보정되는, 발진 회로.
제1항에 있어서,
정전류원;
상기 정전류원과 상기 부하 소자에 전기적으로 접속된 제1 노드 사이의 전기적 접속을 전환하는 제1 스위치; 및
상기 제1 노드와 상기 가변 전류원 사이의 전기적 접속을 전환하는 제2 스위치
를 더 포함하는, 발진 회로.
제2항에 있어서,
상기 부하 소자는 캐패시터이며, 상기 정전류원은 상기 캐패시터를 방전시키고, 상기 가변 전류원은 상기 캐패시터를 충전시키는, 발진 회로.
제3항에 있어서,
상기 가변 전류원은 P 채널 MOS 트랜지스터이며,
상기 MOS 트랜지스터는 전원에 전기적으로 접속된 소스, 상기 제1 비교기의 출력에 전기적으로 접속된 게이트, 및 상기 제2 스위치에 전기적으로 접속된 드레인을 포함하는, 발진 회로.
제2항에 있어서,
상기 부하 소자는 캐패시터이며, 상기 정전류원은 상기 캐패시터를 충전시키고, 상기 가변 전류원은 상기 캐패시터를 방전시키는, 발진 회로.
제5항에 있어서,
상기 가변 전류원은 N 채널 MOS 트랜지스터이며,
상기 MOS 트랜지스터는 전원에 전기적으로 접속된 소스, 상기 제1 비교기의 출력에 전기적으로 접속된 게이트, 및 상기 제2 스위치에 전기적으로 접속된 드레인을 포함하는, 발진 회로.
제2항에 있어서,
상기 제1 노드에 전기적으로 접속된 제1 입력, 제2 노드에 전기적으로 접속된 제2 입력을 포함하고, 상기 제1 입력의 전압을 상기 제2 입력의 전압과 비교하여 상기 비교 결과로서 상기 클록을 출력하는 제2 비교기를 더 포함하고,
상기 제2 노드에 기준 전압 및 접지 전압이 상기 클록에 따라 교대로 인가되는, 발진 회로.
제7항에 있어서,
상기 제2 비교기의 출력과 상기 적분기의 입력 사이에 전기적으로 접속된 버퍼를 더 포함하는, 발진 회로.
메모리 시스템으로서,
데이터를 저장하는 메모리; 및
전류원 및 부하 소자의 사용에 의해 일정한 지연 시간을 생성하여 클록의 주파수를 결정하는 발진 회로를 포함하고, 상기 클록에 따라 상기 메모리에 데이터를 전송하는 컨트롤러
를 포함하고,
상기 발진 회로는,
상기 클록을 적분하는 적분기;
상기 적분기의 출력 전압을 기준 전압과 비교하는 제1 비교기; 및
상기 제1 비교기의 비교 결과에 따라 전류를 변화시키는 가변 전류원
을 포함하고,
상기 가변 전류원의 전류에 따라 상기 주파수가 보정되는, 메모리 시스템.
제9항에 있어서,
상기 발진 회로는,
정전류원;
상기 정전류원과 상기 부하 소자에 전기적으로 접속된 제1 노드 사이의 전기적 접속을 전환하는 제1 스위치; 및
상기 제1 노드와 상기 가변 전류원 사이의 전기적 접속을 전환하는 제2 스위치
를 더 포함하는, 메모리 시스템.
제10항에 있어서,
상기 부하 소자는 캐패시터이며, 상기 정전류원은 상기 캐패시터를 방전시키고, 상기 가변 전류원은 상기 캐패시터를 충전시키는, 메모리 시스템.
제11항에 있어서,
상기 가변 전류원은 P 채널 MOS 트랜지스터이며,
상기 MOS 트랜지스터는 전원에 전기적으로 접속된 소스, 상기 제1 비교기의 출력에 전기적으로 접속된 게이트, 및 상기 제2 스위치에 전기적으로 접속된 드레인을 포함하는, 메모리 시스템.
제10항에 있어서,
상기 부하 소자는 캐패시터이며, 상기 정전류원은 상기 캐패시터를 충전시키고, 상기 가변 전류원은 상기 캐패시터를 방전시키는, 메모리 시스템.
제13항에 있어서,
상기 가변 전류원은 N 채널 MOS 트랜지스터이며,
상기 MOS 트랜지스터는 전원에 전기적으로 접속된 소스, 상기 제1 비교기의 출력에 전기적으로 접속된 게이트, 및 상기 제2 스위치에 전기적으로 접속된 드레인을 포함하는, 메모리 시스템.
제10항에 있어서,
상기 발진 회로는 상기 제1 노드에 전기적으로 접속된 제1 입력 및 제2 노드에 전기적으로 접속된 제2 입력을 포함하고, 상기 제1 입력의 전압을 상기 제2 입력의 전압과 비교하여 상기 비교 결과로서 상기 클록을 출력하는 제2 비교기를 더 포함하고,
상기 제2 노드에 기준 전압 및 접지 전압이 상기 클록에 따라 교대로 인가되는, 메모리 시스템.
제15항에 있어서,
상기 제2 비교기의 출력과 상기 적분기의 입력 사이에 전기적으로 접속된 버퍼를 더 포함하는, 메모리 시스템.