CN110780699B - 半导体器件 - Google Patents

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Abstract

提供一种能够稳定内部电压的半导体器件。根据一个实施例，半导体器件包括：用于产生第一电压的稳定电源电路；用于使用第一电压产生与第一电压不同的第二电压的电荷泵电路，包括用于将第二电压与参考电压比较的比较电路；以及响应于从比较电路输出的比较结果信号COUT2而被控制为接通或断开的虚拟负载电路，并且虚拟负载电路接收比较结果信号COUT2并在预定时间段内接通，由此基于第一电压的电流IDD的至少一部分流入虚拟负载电路。

Description

半导体器件
相关申请的交叉引用
2018年7月24日提交的日本专利申请No.2018-138167的公开内容，包括说明书、附图和摘要，通过引用整体并入于此。
技术领域
本发明涉及一种半导体器件，更具体地说，涉及一种包括电荷泵的半导体器件。
背景技术
近年来，工艺的微型化已经发展，并且核心电源电压也与器件的击穿电压的降低成比例地降低。然而，在半导体存储器器件、特别是闪存中的数据重写时使用的电压仍然很高。因此，随着电源电压下降，电荷泵电路的升压比率(voltage step-up ratio)增加，并且工作电流趋于增加。在向电荷泵电路提供电源电压的稳定电源电路中，由于响应速率的效应，工作电流的增加导致输出电压的负载变化的增加。输出电压中的电压下降导致性能劣化。此外，输出电压中的电压上升降低器件的击穿电压寿命。因此，需要一种抑制电源电压的负载波动影响的技术。
发明内容
图14所示的稳定电源电路包括差分放大器电路AMP、P沟道输出MOSFET Q1以及用于形成反馈信号NFB的分压电路和虚拟负载电路。包括诸如CPU和存储器的有源电路的正常负载电路被等效地表示为电阻元件。包括在该正常负载电路中的闪存、EEPROM存储器等需要通过升高内部电压VDD获得的升压电压VPP，以便写入数据或擦除数据。具体地，图14所示的电荷泵电路接收内部电压VDD并形成与内部电压VDD极性相反的升压电压VPP。
为了减少系统LSI消耗的功率，控制电荷泵电路仅在闪存等处于以下操作模式时才工作，在所述操作模式中写入操作或擦除操作需要相反极性的升压电压VPP以减少系统LSI消耗的功率。因此，当闪存等的所述操作模式结束时，即使系统LSI激活时也控制电荷泵电路停止工作。
如图15的图所示，当电荷泵电路停止工作时，例如，升压电压VPP从-12V变为0V。升压电压VPP的电压变化起到通过图14的寄生电容CST改变内部电压VDD的作用。特别地，在如图14所示的稳定电源电路中，因为内部电压VDD本身消耗低功率，所以内部电压VDD基本上没有电流吸收能力，并且因此，存在内部电压VDD出现大的跳跃的可能性。
图14的虚拟负载电路还被用于防止内部电压VDD由于升压电压VPP的电压变化而跳跃。也就是说，在升压电压VPP改变的时刻，引起虚拟负载电流IDD在升压电压VPP改变之前流动，如图15中的粗线所示。即使当负载在激活状态下改变时，也可以通过使用虚拟负载电路电压VDD来稳定内部电压VDD。
当作为输出的升压电压VPP达到期望值时，电荷泵电路停止升高升压电压VPP。当升压电压VPP的电荷被消耗并且升压电压VPP下降到期望值以下时，电荷泵电路再次开始升压。也就是说，即使当电荷泵电路激活时，电压也会反复上升和停止。因此，即使当电荷泵电路激活时，也存在发生负载变化的问题。
根据本说明书和附图的描述，其他目的和新颖特征将变得显而易见。
根据一个实施例，一种半导体器件，包括：稳定电源电路，产生第一电压；电荷泵电路，使用所述第一电压产生第二电压，将所述第二电压与参考电压进行比较，并且输出比较结果信号；以及虚拟负载电路，响应于所述比较结果信号而被控制为处于导通状态或截止状态；其中，所述稳定电源电路将基于所述第一电压的电流的至少一部分提供给导通状态半导体器件中的所述虚拟负载电路。
附图说明
图1是示出根据第一实施例的半导体器件的配置图；
图2是示出根据第一实施例的半导体器件的稳定电源电路、电荷泵电路和虚拟负载电路的配置图；
图3是示出根据第一实施例的半导体器件的计数器的配置图；
图4是示出根据第一实施例的半导体器件的操作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度；
图5是示出根据第二实施例的半导体器件的虚拟负载电路的配置图；
图6是示出根据第三实施例的半导体器件的虚拟负载电路的配置图；
图7是示出根据第四实施例的半导体器件的虚拟负载电路的配置图；
图8是示出根据第四实施例的半导体器件的计数器的配置图；
图9是示出根据第四实施例的半导体器件的工作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度；
图10是示出根据第五实施例的半导体器件的虚拟负载电路的电路图；
图11是示出根据第五实施例的半导体器件的工作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度；
图12是示出根据第六实施例的半导体器件的稳定电源电路、电荷泵电路和虚拟负载电路的配置图；
图13是示出根据第六实施例的半导体器件的工作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度；
图14是示出稳定电源电路的配置图；以及
图15是示出系统LSI操作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度。
具体实施方式
为了清楚地解释，适当地省略和简化以下描述和附图。在附图中，相同的元件由相同的附图标记表示，并且根据需要省略其重复描述。
将描述根据第一实施例的半导体器件。首先，将描述根据第一实施例的半导体器件的配置。图1是示出根据第一实施例的半导体器件1的配置图。如图1所示，半导体器件1包括稳定电源电路10、电荷泵电路20、虚拟负载电路30和存储器电路40。
稳定电源电路10产生内部电压VDD，并将产生的内部电压VDD供给设置在半导体器件1内部的预定电路。内部电压VDD是预定电路的工作电压。预定电路例如是CPU和电荷泵电路20。稳定电源电路10经由导线L10连接到电荷泵电路20。稳定电源电路10经由互连L10将内部电压VDD供给电荷泵电路20。
电荷泵电路20使用内部电压VDD产生升压电压VPP。升压电压VPP是与内部电压VDD不同的电压。也就是说，如果升压电压VPP不同于内部电压VDD，则当升压电压VPP的正和负与内部电压VDD相同时，升压电压VPP可以大于或小于内部电压VDD。当内部电压VDD的正和负不同时，绝对值可以大于或小于内部电压VDD。在本说明书中，内部电压VDD也称为第一电压，升压电压VPP也称为第二电压。
电荷泵电路20将产生的升压电压VPP供给存储器电路40。电荷泵电路20经由导线L20连接到存储器电路40。电荷泵电路20经由导线L20将升压电压VPP供给存储器电路40。
存储器电路40包括存储器单元阵列41、字线驱动器42、源极线驱动电路43和读出电路44。字线驱动电路42和源极线驱动电路43分别连接到布线L20。结果，字线驱动器42和源极线驱动电路43被供给有来自电荷泵电路20的升压电压VPP。存储器单元阵列41包括以矩阵布置的多个存储器单元。当对存储器单元执行读取操作时，通过驱动字线驱动电路42和源极线驱动电路43来选择预定的存储器单元。然后，读出电路44读取所选存储器单元的数据。这同样适用于对存储器单元执行写入操作的情况。以这种方式，存储器电路40以升压电压VPP工作。
电荷泵电路20经由信号线S20连接到虚拟负载电路30。电荷泵电路20经由信号线S20将比较结果信号COUT2输出到虚拟负载电路30。虚拟负载电路30经由布线L11连接到布线L10。
图2是示出根据第一实施例的半导体器件1的稳定电源电路10、电荷泵电路20和虚拟负载电路30的配置图。如图1和图2所示，稳定电源电路10包括例如放大器电路11、分压器电路12和晶体管Q10。为了将其与其他分压电路和晶体管区分开，将分压电路12称为电源分压电路12，将晶体管Q10称为电源晶体管Q10。
放大器电路11具有非反相输入端子、反相输入端子和输出端子。分压电路12包括具有一个端子R11和另一个端子R13的可变电阻器R10。可变电阻器R10的可变端子由R12表示。晶体管Q10例如是N沟道晶体管，并且具有源极、漏极和栅极。
参考电压VR1输入到放大器电路11的非反相输入端子。放大器电路11的反相输入端子连接到分压器电路12的可变电阻器R10的可变端子R12。放大器电路11的输出端子连接到晶体管Q10的栅极。放大电路11接收来自端子R12的分压信号DIV1，并将放大的信号AOUT1输出到晶体管Q10的栅极。参考电压VR1也称为电源参考电压VR1。
作为分压电路12中的可变电阻器R10的一端的端子R11接地。分压电路12的可变端子R12连接到放大器电路11的反相输入端子。可变电阻器R10的端子R13连接到晶体管Q10的源极。
晶体管Q10的漏极连接到外部电源VCC。晶体管Q10的源极连接到可变电阻器R10的端子R13。晶体管Q10的栅极连接到放大器电路11的输出端子。注意，晶体管Q10的极性可以反转，并且在这种情况下，源极和漏极反转。
稳定电源电路10根据从晶体管Q10的漏极输入的外部电源VCC和输入到放大器11的非反相输入端子的参考电压VR1产生并输出内部电压VDD。线路L10从晶体管Q10的源极和可变电阻器R10的端子R13之间延伸到电荷泵电路20。稳定电源电路10经由互连L10将内部电压VDD输出到电荷泵电路20。
电荷泵电路20包括振荡器21、驱动器22、升压器级23、分压器电路24和比较器电路25。分压电路24包括具有一个端子R21和另一个端子R23的可变电阻器R20。可变电阻器R20的可变端子由R22表示。比较电路25具有输出端子、非反相输入端子和反相输入端子。振荡器21、驱动器22和升压器级23连接到导线L10。振荡器21、驱动器22和升压器级23经由互连L10而被供给有内部电压VDD。
振荡器21使时钟信号CK振荡。振荡器21经由信号线S21连接到驱动器22。振荡器21经由信号线S21将时钟信号CK输出到驱动器22。振荡器21经由信号线S25连接到虚拟负载电路30。振荡器21经由信号线S25将时钟信号CK输出到虚拟负载电路30。
驱动器22经由信号线S22连接到升压器级23。驱动器22接收从振荡器21供给的时钟信号CK，并经由信号线S22将驱动器输出信号CKD输出到升压器级23。
升压器级23接收驱动器输出信号CKD并使用内部电压VDD产生升压电压VPP。升压器级23连接到导线L20。导线L20从升压器级23延伸到存储器电路40。升压器级23经由导线L20将升压电压VPP输出到存储器电路40。
分压电路24中的可变电阻器R20的端子R21接地。可变电阻器R20的端子R23连接到布线L20。可变电阻器R20的可变端子R22连接到比较电路25的反相输入端子。分压器24根据从端子R23输出的升压电压VPP的变化，从端子R22输出分压电平信号DIV2。
参考电压VR2输入到比较器25的非反相输入端子。比较电路25的反相输入端子连接到可变电阻器R20的可变端子R22。比较器25的输出端子经由信号线S23连接到虚拟负载电路30。比较电路25的输出端子经由信号线S24连接到驱动器22。比较器25将升压电压VPP与参考电压VR2进行比较。具体地，比较器25将经由分压电平信号DIV2输入的升压电压VPP的值与参考电压VR2的值进行比较。比较器25经由信号线S23将比较结果信号COUT2输出到虚拟负载电路30。信号线S23对应于图1中的信号线S20。
比较器25经由信号线S24将比较结果信号COUT2输出到驱动器22。驱动器22接收时钟信号CK和比较结果信号COUT2，并被控制以输出驱动器输出信号CKD。
利用该配置，除了从稳定电源电路10供给的内部电压VDD之外，电荷泵电路20还使用输入到比较器25的非反相输入端子的参考电压VR2来产生升压电压VPP。电荷泵电路20经由导线L20将所产生的升压电压VPP供给存储器电路40。电荷泵电路20还将比较结果信号COUT2和时钟信号CK输出到虚拟负载电路30。因此，电荷泵电路20控制虚拟负载电路30。
虚拟负载电路30包括计数器31和晶体管Q30。晶体管Q30例如是N沟道晶体管，并且具有源极、漏极和栅极。为了将晶体管Q30与其他晶体管区分开，它也被称为流入晶体管Q30。
计数器31经由信号线S25被连接到振荡器21。计数器31经由信号线S23被连接到比较电路25的输出端子。计数器31被连接到晶体管Q30的栅极。计数器31接收经由信号线S23输入的比较结果信号COUT2和经由信号线S25输入的时钟信号CK，并将虚拟控制信号DCTL3输出到晶体管Q30。计数器31例如计数预定时段，并且将H电平或L电平输出到虚拟控制信号DCTL3。H电平例如是要导通的信号，L电平是要截止的信号。如上所述，虚拟控制信号DCTL3是用于导通或截止晶体管Q30的信号。因此，计数器31控制晶体管Q30的栅极以导通或截止晶体管Q30。
晶体管Q30的源极接地。晶体管Q30的漏极经由布线L11连接到布线L10，布线L10连接稳定电源电路10和电荷泵电路20。晶体管Q30接收从计数器31输出的虚拟控制信号DCTL3，并且通过虚拟控制信号DCTL3被控制使得基于内部电压VDD的电流IDD的至少一部分流动。例如，当晶体管Q30的栅极导通时，在漏极和源极之间建立导通，并且基于内部电压VDD的电流IDD的至少一部分从布线L11流入。
利用这种配置，虚拟负载电路30接收从比较电路25输出的比较结果信号COUT2，并被控制为处于接通状态或断开状态。然后，响应于比较结果信号COUT2，虚拟负载电路30接通预定时段。结果，基于内部电压VDD的电流IDD的至少一部分流入虚拟负载电路30。具体地，除了比较结果信号COUT2之外，还响应于时钟信号CK来控制虚拟负载电路30接通或断开，并且电流IDD的一部分流入晶体管Q30。
图3是示出根据第一实施例的半导体器件1的计数器31的配置图。如图3所示，计数器31包括多个(n个)触发器(F/F)311至31n和逻辑门电路G30。每个F/F的时钟端子连接到信号线S25。结果，时钟信号CK经由信号线S25输入到每个F/F的时钟端子。每个F/F的R端子连接到信号线S23。F/F 311的D端子连接到信号线S23。F/F 311的Q端子连接到F/F 312的D端子。F/F 312的Q端子连接到F/F 313(未示出)的D端子。在下文中，每个第(n-1)个F/F的Q端子连接到第n个F/F的D端子。第n个F/F的Q端子连接到逻辑门电路G30的一个输入端子。逻辑门电路G30的其它输入端子连接到信号线S23。逻辑门电路G30的输出端子连接到晶体管Q30的栅极。利用这种配置，计数器31具有计数预定时段的功能。因此，计数器31接收比较结果信号COUT2和时钟信号CK，关于晶体管Q30的栅极在预定时间段内计数比较结果信号DCTL3和时钟信号CK，并输出H电平或L电平至虚拟控制信号DCTL3。
接下来，将描述半导体器件1的操作。图4是示出根据第一实施例的半导体器件1的操作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度。例如，振荡器21以规则间隔输出时钟信号CK。驱动器22基于时钟信号CK在预定时刻输出驱动器输出信号CKD。
升压器级23从驱动器22接收驱动器输出信号CKD。升压器级23接收驱动器输出信号CKD并使用内部电压VDD输出升压电压VPP。这里，在升压器级23升压的操作期间，在导线L10中产生负载电流IDD。结果，内部电压VDD降低。因此，分压器12根据内部电压VDD的降低来降低分压电平信号DIV1。
因此，放大器电路11感测到分压电平信号DIV1低于参考电压VR1并且增大放大信号AOUT1。在晶体管Q10中，随着连接到栅极的放大信号AOUT1上升，gm上升。晶体管Q10补偿连接到源极的负载电流IDD，并抑制内部电压VDD的降低。
接下来，当升压电压VPP继续上升时，分压器24根据升压电压VPP的上升来升高分压电平信号DIV2。比较器25检测到分压电平信号DIV2变得高于参考电压VR2，并且将H电平输出到比较结果信号COUT2。驱动器22响应于比较结果信号COUT2而停止驱动器输出信号CKD的振荡。
升压器级23响应于驱动器输出信号CKD的振荡的停止而停止升压。这里，负载电流IDD响应于升压器级23的升压的停止而突然减小。由于稳定电源电路10不能响应负载的突然变化并且晶体管Q10的gm保持为高，所以内部电压VDD上升，如图4中的虚线VDD所示。
然而，当计数器31接收到比较结果信号COUT2的使能信号时，时钟信号CK对稳定电源电路10的响应速率时间进行计数。然后，计数器31将H电平输出到虚拟控制信号DCTL3达预定时段。也就是说，计数器31计数并输出虚拟控制信号DCTL3以导通预定时段。晶体管Q30允许基于内部电压VDD的电流IDD的至少一部分在输入到栅极的虚拟控制信号DCTL3的H电平时段内流入。例如，在导通状态下，流入的电流IDD的大小基本恒定。基本恒定的值是可以认为在测量技术的范围内恒定的值。结果，可以抑制内部电压VDD的波动。基于稳定电源电路10的响应时间，根据稳定电源电路10中的晶体管Q10的跨导gm来设置预定时间段。即，基于晶体管Q10的跨导gm的变化率来设置放大信号AOUT1的变化率。
接下来，将描述本实施例的效果。控制本实施例的半导体器件1，使得即使负载电流IDD由于处于激活状态的电荷泵电路20的升压器级的操作和停止的重复而波动，负载电流IDD的至少一部分也流入虚拟负载电路30。结果，可以抑制内部电压VDD的波动。
虚拟负载电路30接收从比较器25输出的比较结果信号COUT2。因此，可以快速响应升压电压VPP的变化。因此，可以快速抑制内部电压VDD的波动。
电荷泵电路20具有能够应对正电极或负电极的升压的配置。结果，可以改善半导体器件1的多功能性。当应用于包括存储器电路40的半导体存储器件时，由于也稳定地产生从内部电压VDD产生的升压电压VPP，所以可以稳定诸如读取和写入的操作。
接下来，将描述根据实施例2的半导体器件。第二实施例的半导体器件与第一实施例的半导体器件1的不同之处在于虚拟负载电路30a的配置。图5是示出根据第二实施例的半导体器件的虚拟负载电路30a的配置图。
如图5所示，虚拟负载电路30a包括计数器31、晶体管Q30和电流源I30。电流源I30的一端接地，另一端连接到晶体管Q30的源极。也就是说，电流源I30设置在晶体管Q30的源极和地之间。电流源I30将流入晶体管Q30的电流IDD设定为恒定值。其他配置与第一实施例的配置相同。
计数器31接收比较结果信号COUT2的使能信号，并对稳定电源电路10的响应时间来计数时钟信号CK。然后，计数器31在预定的时间段内将H电平输出到虚拟控制信号DCTL3。晶体管Q30在虚拟控制信号DCTL3的H电平时段期间导通。因此，晶体管Q30控制栅极，使得基于内部电压VDD的电流IDD的至少一部分流入。通过由电流源I30供给稳定电流，可以抑制内部电压VDD的变化。
在第二实施例的半导体器件中，由于虚拟负载电路30a使用电流源I30，所以流入晶体管Q30的电流IDD可以保持恒定。这使得可以高精度地抑制内部电压VDD的波动。其他效果包括在第一实施例的描述中。
接下来，将描述根据第三实施例的半导体器件。第三实施例的半导体器件与第一实施例和第二实施例的半导体器件的不同之处在于虚拟负载电路30b的配置。图6是示出根据第三实施例的半导体器件的虚拟负载电路的配置图。
如图6所示，虚拟负载电路30b包括计数器31、电平移位器32和晶体管Q30。电平移位器32设置在计数器31和晶体管Q30的栅极之间。也就是说，电平移位器32的输入端子连接到计数器31，电平移位器32的输出端子连接到晶体管Q30的栅极。
计数器31接收比较结果信号COUT2的使能信号，针对稳定电源电路10的响应时间来计数时钟信号CK，并在预定的时间段内将时钟信号CK输出到计数器输出信号DCTLC。计数器31将计数器输出信号DCTLC输出到电平移位器32。电平移位器32通过使用恒定电压VR3来转换H电平的计数器输出信号DCTLC的电平。电平移位器32将虚拟控制信号DCTL3输出到晶体管Q30。结果，电平移位器32将恒定电压施加到晶体管Q30的栅极。晶体管Q30在连接到栅极的虚拟控制信号DCTL3的H电平期间导通。结果，流入晶体管Q30的电流IDD变为恒定。因此，可以稳定内部电压VDD。
在根据第三实施例的半导体器件中，由于使用了使用恒压电源VR3作为电源的电平移位器32，因此基于内部电压VDD的电流IDD可以保持恒定，并且可以高精度地抑制内部电压VDD的变化。其他效果在第一实施例和第二实施例中描述。
接下来，将描述根据第四实施例的半导体器件。第四实施例的半导体器件与第一实施例至第三实施例的半导体器件的不同之处在于虚拟负载电路30c的配置。图7是示出根据第四实施例的半导体器件的虚拟负载电路的配置图。
如图7所示，虚拟负载电路30c包括计数器31c和多个(n个)晶体管Q31至Q3n。每个晶体管的栅极连接到计数器31c。每个晶体管的漏极经由布线L11连接到布线L10。每个晶体管的源极接地。如上所述，多个晶体管Q31至Q3n并联连接到计数器31c。
图8是示出根据第四实施例的半导体器件的计数器31c的配置图。如图8所示，计数器31c包括多个(n个)F/F 311至31n和n个逻辑门电路G31至G3n。每个F/F的时钟端子连接到信号线S25。结果，时钟信号CK经由信号线S25输入到每个F/F的时钟端子。每个F/F的R端子连接到信号线S23。
F/F 311的D端子连接到信号线S23。F/F 311的Q端子连接到F/F 312的D端子和逻辑门电路G31的一个端子。F/F 312的Q端子连接到F/F 313的D端子(未示出)并连接到逻辑门电路G32的一个端子。在下文中，每个第(n-1)个F/F的Q端子连接到第n个F/F的D端子，并且还连接到逻辑门电路Q3n的一个端子。第n个F/F的Q端子连接到逻辑门电路G3n的一个端子。以这种方式，逻辑门电路G31至G3n连接到逻辑门电路F/F 311至31n。逻辑门电路G31至G3n的其他端子连接到信号线S23。
计数器31c接收比较结果信号COUT2和时钟信号CK，针对多个虚拟控制信号DCTL31至3n对比较结果信号DCTL31至3n和时钟信号CK进行不同次数的计数，并输出计数的比较结果信号DCTL31至3n和时钟信号CK到多个虚拟控制信号COUT2。例如，在比输出到晶体管Q31的H电平虚拟控制信号DCTL31更长的时段内，计数器31c对输出到晶体管Q32的H电平虚拟控制信号DCTL32计数并输出。结果，虚拟负载电路30c接收虚拟控制信号DCTL31至3n，并控制电流IDD在不同时段内在虚拟控制信号DCTL31至3n中流动。
图9是表示根据第四实施例的半导体器件的操作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度。如图9所示，电荷泵电路20通过电荷泵电路20中的驱动器22和升压器级23的操作输出升压电压VPP，并且因此，与第一实施例类似，稳定电源电路10补偿负载电流IDD以抑制内部电压VDD的降低。
当升压电压VPP上升到高于预定电压时，电荷泵电路20中的比较器25停止对升压器级23进行升压，由此与第一实施例类似，负载电流IDD突然降低并且内部电压VDD升高，如图9中虚线的VDD所示。
在本实施例中，通过使用多个F/F 311至31n的输出，多个虚拟控制信号DCTL31至3n在预定时段内以H电平输出。虚拟控制信号DCTL31至3n的H电平时段不同。例如，在比输出到晶体管Q31的虚拟控制信号DCTL31的H时段更长的时段内，计数器31c对输出到晶体管Q32的虚拟控制信号DCTL32的H时段进行计数并输出。因此，各个虚拟控制信号DCTL31至3n的H电平以逐步的方式转变为L电平。晶体管Q31至Q3n中的每一个晶体管基于对应于每个虚拟控制信号DCTL31至3n的H电平时段的内部电压VDD来馈送电流IDD。因此，流入虚拟负载电路30c的电流IDD以逐步的方式变化。也就是说，在虚拟负载电路30c的导通状态下，流入虚拟负载电路30c的电流IDD的大小逐步变化。
在第四实施例的半导体器件中，由于晶体管Q31至3n分阶段截止，所以可以分阶段地改变电流IDD。结果，可以使晶体管Q10的gm的变化率遵循放大信号AOUT1的变化率。因此，可以高精度地抑制内部电压VDD的波动。其他效果包括在第一实施例至第三实施例的描述中。
接下来，将描述根据第五实施例的半导体器件。第五实施例的半导体器件与第一实施例至第四实施例的半导体器件的不同之处在于虚拟负载电路30d的配置。图10是说明根据第五实施例的半导体器件的虚拟负载电路30d的电路图。
如图10所示，虚拟负载电路30d包括单触发(one-shot)脉冲发生器33、晶体管Q30、Q33和Q34、电阻元件R30和电容元件C30。单触发脉冲发生电路33是用于产生一个脉冲的电路。单触发脉冲发生电路33包括例如延迟电路和NAND逻辑电路。单触发脉冲发生器33接收比较结果信号COUT2并输出单触发脉冲信号DCTLD。更具体地，比较结果信号COUT2被输入到单触发脉冲发生电路33的输入端子，并且单触发脉冲信号DCTLD从单触发脉冲发生电路33的输出端子输出。
晶体管Q30例如是N型沟道晶体管。晶体管Q30的源极接地。晶体管Q30的漏极经由布线L11连接到连接稳定电源电路10和电荷泵电路20的布线L10。晶体管Q30的栅极连接到电容器C30的一端和电阻器R30的一端。晶体管Q30接收虚拟控制信号DCTL3并使电流IDD在虚拟控制信号DCTL3中流入。
晶体管Q33例如是P型沟道晶体管。晶体管Q33的源极连接到布线L11。晶体管Q33的漏极连接到电阻元件R30的一端。晶体管Q33的栅极连接到单触发脉冲发生电路33的输出端子。晶体管Q33接收单触发脉冲信号DCTLD，并将用于导通虚拟负载电路30d的H电平信号输出到虚拟控制信号DCTL3。
晶体管Q34例如是N型沟道晶体管。晶体管Q34的漏极连接到电阻元件R30的另一端。晶体管Q34的源极接地。晶体管Q34的栅极也连接到单触发脉冲发生电路33的输出端子。
电阻元件R30的一端连接到晶体管Q33的漏极，电阻元件R30的另一端连接到晶体管Q34的漏极。电容器C30的一端连接到晶体管Q30的栅极、电阻器R30的一端和晶体管Q33的漏极。电容元件C30的另一端接地。晶体管Q34经由电阻元件R30连接到电容元件C30，并且减小虚拟控制信号DCTL3以具有时间常数。
图11是示出根据第五实施例的半导体器件的操作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度。如图11所示，电荷泵电路20通过电荷泵电路20中的驱动器22和升压器级23的操作输出升压电压VPP，并且因此，与第一实施例类似，稳定电源电路10补偿负载电流IDD以抑制内部电压VDD的降低。
当升压电压VPP上升到高于预定电压时，电荷泵电路20中的比较器25停止对升压器级23进行升压，由此负载电流IDD迅速减小，并且内部电压VDD原样上升，类似于第一实施例。
单触发脉冲发生器33接收比较结果信号COUT2，并在对应于单次触发的短时间内将L电平信号输出到单触发脉冲信号DCTLD。晶体管Q33在连接到栅极的单触发脉冲信号DCTLD的L电平时段期间输出为H电平的虚拟控制信号DCTL3。然后，例如，电容器C30在H电平充电。在虚拟控制信号DCTL3的H电平时段期间，晶体管Q30导通，并且基于内部电压VDD的电流IDD流入。结果，可以抑制内部电压VDD的波动。
当单触发脉冲信号DCTLD转变为H电平时，晶体管Q34导通，并开始拉出充电的虚拟控制信号DCTL3。电阻元件R30和电容元件C30通过设定的时间常数将虚拟控制信号DCTL3改变为L电平，以对应于稳定电源电路10的响应时间。
在第五实施例中，晶体管Q30的栅极电位随时间常数减小。因此，基于内部电压VDD的电流IDD以模拟方式改变。也就是说，在虚拟负载电路30d的接通状态下，电流IDD的大小波动以具有时间常数。这使得可以遵循晶体管Q10的gm相对于放大信号AOUT1的变化率的变化率，并且可以高精度地抑制内部电压VDD的变化。
接下来，将描述根据第六实施例的半导体器件。第六实施例的半导体器件与第一实施例至第五实施例的半导体器件的不同之处在于稳定电源电路10e和虚拟负载电路30e的配置。图12是示出根据第六实施例的半导体器件6的稳定电源电路10e、电荷泵电路20和虚拟负载电路30e的电路图。
如图12所示，第六实施例的稳定电源电路10e包括放大器电路11、晶体管Q10和分压器电路12e。稳定电源电路10e中的放大器11和晶体管Q10的结构与第一实施例中的相同。分压器电路12e的端子R11、端子R12和端子R13的配置与第一实施例的配置相同。然而，分压电路12e还具有可变端子R14。分压电路12e也称为电源分压电路12e。
电荷泵电路20包括振荡器21、驱动器22、升压器级23、分压器电路24和比较电路25，它们与第一实施例中的相同。时钟信号CK与第一实施例的不同之处在于，不提供从振荡器21连接到虚拟负载电路30e的信号线S25，并且时钟信号CK不输出到虚拟负载电路30e。
虚拟负载电路30e包括比较器51、AND逻辑电路AG30和晶体管Q30。
比较电路51具有非反相输入端子、反相输入端子和输出端子。参考电压VR5输入到比较器51的非反相输入端子。比较电路51的反相输入端子连接到分压电路12e的可变电阻器R10的可变端子R14。结果，分压电平信号DIV5被输入到比较器51的反相输入端子。比较器51的输出端子连接到AND逻辑电路AG30的一个输入端子。比较器51将参考电压VR5与分压电平信号DIV5进行比较。比较器51将比较结果信号COUT5输出到AND逻辑电路AG30的一个输入端子。比较电路51也称为虚拟比较电路51。
AND逻辑电路AG30的另一个输入端子经由信号线S23连接到比较器25的输出端子。比较结果信号COUT2经由信号线S23输入到AND逻辑电路AG30的另一输入端子。AND逻辑电路AG30的输出端子连接到晶体管Q30的栅极。AND逻辑电路AG30接收比较结果信号COUT2和比较结果信号COUT5，并将虚拟控制信号DCTL3输出到晶体管Q30的栅极。比较结果信号COUT5基于分压电平信号DIV5。
晶体管Q30接收虚拟控制信号DCTL3，并使基于内部电压VDD的电流IDD在虚拟控制信号DCTL3中流动。
图13是示出根据第六实施例的半导体器件的操作波形的曲线图，其中横轴表示时间，纵轴表示电压或电流的强度。如图13所示，电荷泵电路20通过电荷泵电路20中的驱动器22和升压器级23的操作输出升压电压VPP，并且因此，与第一实施例类似，稳定电源电路10补偿负载电流IDD以抑制内部电压VDD的降低。
当升压电压VPP上升到高于预定电压时，类似于第一实施例，电荷泵电路20中的比较器25停止对升压器级23进行升压，由此负载电流IDD迅速减小，并且内部电压VDD原样上升。
在本实施例中，当升压电压VPP继续上升时，分压器24根据升压电压VPP的上升来升高分压电平信号DIV2。比较器25检测到分压停止信号DIV2变得高于参考电压VR2，并且将H电平输出到比较结果信号COUT2。
分压器12根据内部电压VDD的上升来升高分压电平信号DIV5。比较器51检测到分压电平信号DIV5变得高于参考电压VR5，并且将H电平输出到比较结果信号COUT5。比较结果信号COUT5到H电平的转变不同于比较结果信号COUT2到H电平的转变。
AND逻辑电路AG30根据比较结果信号COUT2的H电平和比较结果信号COUT5的H电平，将H电平输出到虚拟控制信号DCTL3。晶体管Q30在连接到栅极的虚拟控制信号DCTL3的H电平期间导通，并且基于内部电压VDD的电流IDD流动。
当内部电压VDD变为检测电平时，设置参考电压VR5，使得比较结果信号COUT5变为H电平。结果，可以将内部电压VDD设置在预定的检测电平范围内。然后，将检测电平设定为小于绝对最大额定值。以这种方式，可以抑制大于绝对最大额定值的内部电压VDD的变化。
在本实施例中，通过将内部电压VDD的检测电平设置为低于绝对最大额定值，可以高精度地抑制内部电压VDD的增加。

Claims (20)

1.一种半导体器件，包括：
稳定电源电路，产生第一电压；
电荷泵电路，使用所述第一电压产生第二电压、将所述第二电压与参考电压进行比较并输出比较结果信号；以及
虚拟负载电路，响应于所述比较结果信号而被控制为处于导通状态或截止状态；
其中，所述稳定电源电路将基于所述第一电压的电流中的至少一部分电流提供给所述导通状态的半导体器件中的所述虚拟负载电路。
2.根据权利要求1所述的半导体器件，还包括：
在所述第二电压工作的存储器电路。
3.根据权利要求1所述的半导体器件，
其中，所述电荷泵电路包括分压器，所述分压器响应于所述第二电压的变化而输出分压信号，以及
其中，所述电荷泵电路经由分压电平信号将所述第二电压与参考电压进行比较。
4.根据权利要求1所述的半导体器件，
其中，所述电荷泵电路还包括使时钟信号振荡的振荡器，以及
其中，除了所述比较结果信号之外，在接收到所述时钟信号时，所述虚拟负载电路被控制为处于所述导通状态或所述截止状态。
5.根据权利要求4所述的半导体器件，
其中，所述电荷泵电路还包括：
驱动器，响应于所述时钟信号和所述比较结果信号而被控制为输出驱动器输出信号，以及
升压器级，响应于接收到所述驱动器输出信号，而使用所述第一电压来产生所述第二电压。
6.根据权利要求4所述的半导体器件，
其中，所述虚拟负载电路包括：
计数器，接收所述比较结果信号和所述时钟信号，并且计数和输出要接通的虚拟控制信号；以及
流入晶体管，接收所述虚拟控制信号并且使所述虚拟控制信号的部分流入。
7.根据权利要求6所述的半导体器件，
其中，所述计数器包括多个触发器和逻辑门电路。
8.根据权利要求6所述的半导体器件，
其中，所述部分的大小在所述导通状态下是基本恒定的值。
9.根据权利要求8所述的半导体器件，
其中，所述虚拟负载电路包括电流源，所述电流源使流入所述流入晶体管的所述部分基本恒定。
10.根据权利要求8所述的半导体器件，
其中，所述虚拟负载电路包括电平移位器，所述电平移位器将恒定电压施加到所述流入晶体管的栅极。
11.根据权利要求4所述的半导体器件，
其中，所述虚拟负载电路包括：
计数器，接收所述比较结果信号和所述时钟信号，并且计数和输出在相互不同的时段内导通的多个虚拟控制信号，以及
多个流入晶体管，并联连接到所述计数器，
其中，所述虚拟负载电路被控制为接收所述虚拟控制信号并且使所述部分在每个不同的时间段流入。
12.根据权利要求11所述的半导体器件，
其中，所述计数器包括多个触发器和连接到每个所述触发器的多个逻辑电路。
13.根据权利要求11所述的半导体器件，
其中，所述部分的大小在所述导通状态下逐步变化。
14.根据权利要求1所述的半导体器件，
其中，所述稳定电源电路包括：
电源晶体管，其中外部电源连接到源极和漏极之一，
用于电源的分压电路，具有可变电阻器，所述可变电阻器的一端连接到所述电源晶体管的另一端并且所述可变电阻器的另一端接地，
放大器电路，包括：
非反相输入端子，被输入用于电源的参考电压，
反相输入端子，连接到用于改变所述用于电源的分压电路的端子，以及
输出端子，连接到所述电源晶体管的栅极；
其中，根据所述电源晶体管的跨导，基于所述稳定电源电路的响应时间来设置预定时间段。
15.根据权利要求6所述的半导体器件，
其中，所述虚拟负载包括：
单触发脉冲发生电路，接收所述比较结果信号并输出单触发脉冲信号，
第一晶体管，接收所述单触发脉冲信号并输出所述虚拟控制信号以接通所述单触发脉冲信号，
流入晶体管，接收所述虚拟控制信号并使所述部分流入，以及
第二晶体管，经由电阻元件连接到电容元件，用于改变所述虚拟控制信号以具有时间常数。
16.根据权利要求15所述的半导体器件，
其中所述部分的大小变化以在所述导通状态中具有所述时间常数。
17.一种半导体器件，包括：
稳定电源电路，产生第一电压；
电荷泵电路，使用所述第一电压产生第二电压、将所述第二电压与参考电压进行比较并输出比较结果信号；以及
虚拟负载电路，响应于所述比较结果信号而被控制为处于导通状态或截止状态；
其中，所述稳定电源电路包括：
电源晶体管，其中外部电源连接到源极和漏极之一，
用于电源的分压电路，具有可变电阻器，所述可变电阻器的一端连接到所述电源晶体管的另一端并且所述可变电阻器的另一端接地，以及
放大器电路，包括：
非反相输入端子，被输入用于电源的参考电压，
反相输入端子，连接到用于改变所述用于电源的分压电路的第一端子，以及
输出端子，连接到所述电源晶体管的栅极，
其中，所述稳定电源电路向所述导通状态中的所述虚拟负载电路供给基于所述第一电压的电流中的至少一部分电流。
18.根据权利要求17所述的半导体器件，
其中，所述用于电源的分压电路还具有用于改变的第二端子，
其中，所述虚拟负载电路包括：
虚拟比较电路，具有被输入虚拟参考电压的非反相输入端子以及连接到用于改变电源分压器的第二端子的反相输入端子，
逻辑电路，当接收到从所述虚拟比较电路输出的虚拟比较结果信号和所述比较结果信号时，输出要接通的虚拟控制信号；以及
流入晶体管，接收所述虚拟控制信号并使所述虚拟控制信号流入所述虚拟控制信号的部分。
19.根据权利要求18所述的半导体器件，
其中，设置所述虚拟参考电压，使得所述第一电压在预定的检测电平内。
20.根据权利要求1所述的半导体器件，还包括预定电路，
其中，所述第一电压是所述预定电路工作的内部电压。
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