KR100791072B1 - 반도체 장치의 승압 전압 발생기 및 이를 이용한 반도체메모리 장치 - Google Patents

반도체 장치의 승압 전압 발생기 및 이를 이용한 반도체메모리 장치 Download PDF

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Abstract

본 발명의 반도체 장치의 초기 승압 전압 발생 회로는 파워 업 신호를 수신하여 레벨을 쉬프팅하는 레벨 쉬프터, 정상 동작시에 외부 전원 전압을 파워 업 신호에 응답하여 승압 전압 발생단으로 전송하고, 절전 모드 동작시에 외부 전원 전압이 초기 승압 노드로 전송되는 것을 차단하는 초기 승압 전압 발생부, 정상 동작시에는 전하를 펌핑하여 승압 전압을 출력하고 절전 모드 동작시에는 디스에이블되는 승압 전압 발생 회로를 구비하고, 본 발명의 반도체 메모리 장치는 파워 업 신호를 출력하는 파워 업 회로, 파워 업 신호를 인가받아 레벨을 쉬프팅하고 정상 동작시에는 외부 전원 전압을 승압 전압 발생단으로 전송하고 절전 모드 동작시에는 외부 전원 전압이 초기 승압 노드로 전송되는 것을 차단하는 초기 승압 전압 발생 회로, 정상 동작시에는 전하를 펌핑하여 승압 전압을 출력하고 절전 모드 동작시에는 디스에이블되는 승압 전압 발생 회로를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 저전력의 절전 모드가 필요한 휴대용 전자 기기에서 절전 모드의 진입과 해제를 모두 제어함으로써 직류의 누수 전류가 흐를 가능성을 예방하여 오동작을 방지하고, 정상적으로 감소된 초기 승압 전압이 출력되어 저전력의 절전 모드를 수행할 수 있다.

Description

반도체 장치의 승압 전압 발생기 및 이를 이용한 반도체 메모리 장치{Voltage booster of Semiconductor device and Semiconductor memory device using the same}
도 1은 종래의 반도체 장치의 초기 승압 전압 발생 회로의 회로도이다.
도 2는 종래의 반도체 장치의 초기 승압 전압 발생 회로에서 시간의 경과에 따른 초기 승압 전압의 승압 및 전하 펌핑 동작 구간을 나타낸 파형도이다.
도 3은 본 발명의 반도체 장치의 승압 전압 발생기의 블록도이다.
도 4는 본 발명의 반도체 장치의 승압 전압 발생기 내 승압 전압 발생 회로의 블록도이다.
도 5는 본 발명의 반도체 장치의 승압 전압 발생기 내 파워 업 회로의 회로도이다.
도 6은 본 발명의 반도체 장치의 승압 전압 발생기 내 초기 승압 전압 발생 회로의 회로도이다.
도 7은 본 발명의 반도체 장치의 승압 전압 발생기 내 초기 승압 전압 발생 회로에서 시간의 경과에 따른 초기 승압 전압의 승압, 전하 펌핑 동작 및 절전 모드 동작 구간을 나타낸 파형도이다.
도 8은 본 발명의 반도체 장치의 승압 전압 발생기를 이용한 반도체 메모리 장치의 전체 블록도이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 저전력의 절전 모드가 필요한 휴대용 전자 기기의 반도체 장치에서 절전 모드의 진입과 해제를 모두 제어하여 승압 전압 레벨의 하강으로 인한 직류 전류의 누전 현상을 방지함으로써 오동작을 막는 반도체 장치의 초기 승압 전압 발생 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
최근의 반도체 장치는 내부 동작 전압이 낮아짐에 따라 높은 외부 공급 전압을 낮은 내부 전압으로 변환하여 사용하고 있다. 이러한 반도체 장치를 동작시키기 위하여 외부 전원 전압을 인가하는 것을 파워 업(power up)이라고 하는데, 반도체 장치가 파워 업에 의하여 전원 전압이 인가되는 순간부터 곧바로 전원 전압의 레벨에 응답하여 동작하는 것이 아니라 전원 전압의 레벨이 어느 정도 레벨 이상으로 상승된 후에 동작하게 된다. 이와 같은 이유로 반도체 장치에는 일반적으로 파워 업 동작시 반도체 장치 회로 내부의 불안정한 동작을 방지하기 위하여 안정화 회로인 초기 승압 전압 발생 회로를 두고 있다.
또한, 외부 전원 전압(VDD)보다 높은 승압 전압(Vpp)은 트랜지스터의 문턱 전압 손실을 보충할 수 있어 DRAM 회로에 널리 이용되는데, 특히 승압 전압을 이용하는 회로로는 워드 라인 드라이버 회로, 비트 라인 격리화(Isolation) 회로, 데이 터 출력 버퍼 회로 등이 있다.
상기 회로들에서는 승압 전압(Vpp)의 진폭이 외부 전원 전압(VDD) + 문턱 전압 이상이어야 하며 특히 워드 라인 드라이버 회로에는 더 높은 전압이 필요하다. 왜냐하면 메모리 셀 트랜지스터는 칩을 구성하는 트랜지스터 중 최소 치수를 갖게 되어 다른 트랜지스터보다 문턱 전압이 높기 때문이다. 따라서, 워드 라인 드라이버 회로는 이 문턱 전압의 최대치를 능가하도록 승압되어야만 하므로 메모리 셀 트랜지스터의 문턱 전압을 기준으로 승압 전압(Vpp)을 만들면 이를 비트 라인 격리화 회로와 데이터 출력 버퍼 회로용에 모두 이용될 수 있다.
한편, 반도체 장치의 동작은 외부 전원 전압(VDD)을 인가한 뒤에 일정한 시간이 지나서 외부 전원 전압으로부터 생성되는 내부 전원 전압이 어느 정도 안정화된 후에야 신뢰할 수가 있다. 이를 위하여 내부 전원 전압이 소정의 목표 레벨을 확보하였음을 감지하는 파워 업 신호(/PWRUP)를 생성하여 반도체 장치의 동작에 필요한 중요한 제어 신호들을 제어하도록 한다. 즉, 내부 전원 전압이 소정의 목표 레벨을 아직 확보하지 않은 상태에서는 파워 업 신호(/PWRUP)가 외부 전원 전압을 따라 증가하다가 내부 전원 전압이 소정의 목표 레벨을 확보하게 되면 파워 업 신호(/PWRUP)가 로우 레벨로 천이되어 안정한 내부 전원 전압을 확보하였음을 내부 회로들에 알려 그에 따른 동작을 수행하게 한다.
도 1은 종래의 반도체 장치의 초기 승압 전압 발생 회로의 회로도를 나타낸 것으로서, 레벨 쉬프터(10), 초기 승압 전압 발생부(20), 인버터(INV1)를 구비한다. 레벨 쉬프터(10)는 4개의 NMOS 트랜지스터(N1 내지 N4), 두 개의 PMOS 트랜지 스터들(P1, P2), 인버터(INV2)로 구성되고, 초기 승압 전압 발생부(20)는 PMOS 트랜지스터(P3)로 구성된다.
도 1에서 레벨 쉬프터(10) 내 제1 및 제2 PMOS 트랜지스터(P1, P2)의 소오스에는 승압 전압(Vpp)이 인가되고, 제1 및 제3 NMOS 트랜지스터(N1, N3)의 게이트에는 외부 전원 전압(VDD)이 공통으로 인가되며, 일 측이 접지된 2개의 NMOS 트랜지스터 직렬 연결들(N1과 N2, N3과 N4) 각각이 PMOS 트랜지스터(P1, P2) 각각의 드레인에 접속되어 노드(NO1)와 노드(NO2)를 형성한다.
파워 업 신호(/PWRUP)가 인버터(INV1)를 거쳐 레벨이 반전되어 제2 NMOS 트랜지스터(N2)의 게이트에 인가되고, 인버터(INV2)에 의해 다시 반전된 파워 업 신호(/PWRUP)가 제4 NMOS 트랜지스터(N4)의 게이트에 인가된다. 또한, 제1 PMOS 트랜지스터(P1)의 게이트는 제2 PMOS 트랜지스터(P2)의 드레인에 연결된 상태에서 레벨 쉬프터 출력 단자(LS_OUT)를 형성한다.
또한, 초기 승압 전압 발생부(20) 내 PMOS 트랜지스터(P3)는 소오스와 벌크에 승압 전압 발생 회로(미도시)로부터의 승압 전압(Vpp)이 연결되는 동시에 승압 전압 발생단(VPP)을 형성하고, 드레인에 외부 전원 전압(VDD)이 인가되며, 게이트에 레벨 쉬프터 출력 단자(LS_OUT)가 연결된다.
도 1에서 각 트랜지스터들의 게이트에 도시된 점선은 게이트의 산화막(oxide) 두께가 상대적으로 두꺼운 트랜지스터임을 나타낸다.
도 1에 나타낸 종래의 반도체 장치의 초기 승압 전압 발생 회로의 동작을 설명하면 다음과 같다.
먼저, 제1 및 제3 NMOS 트랜지스터(N1, N3)의 게이트에 외부 전원 전압(VDD)이 공통으로 인가되므로 제1 및 제3 NMOS 트랜지스터(N1, N3)는 온 상태이다.
파워 업 신호(/PWRUP)가 로우 레벨일 경우에는, 제2 NMOS 트랜지스터(N2)는 온 상태이고, 제4 NMOS 트랜지스터(N4)는 오프 상태이다. 따라서, 노드(NO1)의 전압은 접지전압(VSS) 레벨이므로, 제2 PMOS 트랜지스터(P2)는 온 상태이다. 따라서, 노드(NO2)의 전압은 승압 전압(Vpp) 레벨이 되므로, 제1 PMOS 트랜지스터(P1)는 오프 상태이다. 또한, 노드(NO2)의 전압이 승압 전압(Vpp) 레벨이므로, 레벨 쉬프터 출력 단자(LS_OUT)에서는 승압 전압(Vpp) 레벨이 출력된다. 이 하이 레벨의 출력이 초기 승압 전압 발생부(20) 내 PMOS 트랜지스터(P3)의 게이트에 인가되어 PMOS 트랜지스터(P3)가 턴 오프되고, 이에 따라 외부 전원 전압(VDD)과 승압 전압 발생단(VPP)이 연결되지 않아 초기 승압 전압 발생부(20)에서 외부 전원 전압(VDD)의 증가에 따른 초기 승압 전압(Vp)을 생성하지 못한다. 대신에 승압 전압 발생 회로(미도시)가 전하 펌핑 동작을 수행하여 소정의 목표 레벨의 승압 전압(Vpp)을 생성한다.
파워 업 신호(/PWRUP)가 하이 레벨일 경우에는, 제2 NMOS 트랜지스터(N2)는 오프 상태이고, 제4 NMOS 트랜지스터(N4)는 온 상태이다. 따라서, 노드(NO2)의 전압은 접지전압(VSS) 레벨이므로, 제1 PMOS 트랜지스터(P1)는 온 상태이다. 따라서, 노드(NO1)의 전압은 승압 전압(Vpp) 레벨이 되므로, 제2 PMOS 트랜지스터(P2)는 오프 상태이다. 또한, 노드(NO2)의 전압이 접지전압(VSS) 레벨이므로, 레벨 쉬프터 출력 단자(LS_OUT)에서는 접지전압(VSS) 레벨이 출력된다. 이 로우 레벨의 출력이 PMOS 트랜지스터(P3)의 게이트에 인가되어 PMOS 트랜지스터(P3)가 턴 온 되면 외부 전원 전압(VDD)과 승압 전압 발생단(VPP)이 연결되어 초기 승압 전압 발생부(20)에서 외부 전원 전압(VDD)의 증가에 따른 초기 승압 전압(Vp)을 발생시킨다.
도 2는 종래의 반도체 장치의 초기 승압 전압 발생 회로에서 시간의 경과에 따른 초기 승압 전압의 승압 및 전하 펌핑 동작 구간을 나타낸 파형도로서, 가로축은 시간의 경과이고 세로축은 전압의 변화를 나타낸다. VEXT는 정상적인 파워 온(power on)에 의해 반도체 장치 내부 회로들에 인가되는 전원 전압의 파형이고, VINT는 파형 VEXT와 동일한 상황에서 시간의 경과에 따라 인가되는 내부 전원 전압(VINT)의 파형이다. /PWRUP는 내부 전원 전압(VINT)이 소정의 목표 레벨을 확보하였음을 감지하는 파워 업 신호(/PWRUP)의 파형이고, VPP는 파워 업 신호(/PWRUP)의 값에 따라 승압 동작 및 펌핑 동작을 하여 생성된 승압 전압(Vpp)의 파형이다.
도 2에서 외부 전원 전압(VDD)이 종래의 반도체 장치 내부 회로에 인가된 직후 0V부터 증가하기 시작하여 파워 업 신호(/PWRUP)의 값이 로우 레벨이 되는 시간(T1)까지의 구간(이하 제1 구간)은 전하 펌핑 동작 전의 예비적인 초기 전압 승압 구간이고, 이 후 파워 업 신호(/PWRUP)의 값이 로우 레벨로 천이되어 전하 펌핑 동작이 있게 되는 시간(T1) 이후의 구간(이하 제2 구간)은 승압 전압 펌핑 동작 구간이다.
상술한 바와 같이 반도체 장치를 동작시키기 위하여 외부 전원 전압(VDD)보다 높고 트랜지스터의 문턱 전압 손실을 보충할 수 있는 승압 전압(Vpp)이 필요하다. 이러한 승압 전압(Vpp)을 생성하기 위해서는 도 1에서처럼 초기에 내부 전원 전압이 소정의 목표 레벨을 확보하기 전 즉, 제1 구간에는 예비적인 초기 전압 승압 동작을 하고, 내부 전원 전압이 소정의 목표 레벨을 확보한 후 즉, 제2 구간에는 전하 펌핑 동작을 해야 한다.
한편, 정상적인 파워 오프(power off)로 인한 내부 전원 전압(VINT)의 강하가 아니라 반도체 장치의 내부 전원 전압(VINT)을 의도적으로 강하시키기 위한 절전 모드에 진입하기 위해서는 절전 모드 인에이블 신호를 인가해야 한다. 이러한 모드는 외부 전원 전압(VDD)과 승압 전압(Vpp)의 레벨이 일정하게 유지되어야 하는 주 기억 장치로서의 반도체 메모리 장치에는 존재하지 않으나, 저전력의 절전 모드가 필요한 휴대용 전자 기기의 반도체 장치 및 반도체 메모리 장치에는 필수적인 모드이다.
즉, 절전 모드가 필요한 반도체 장치가 절전 모드에 진입을 하게 되면 내부 전원 전압(VINT)과 승압 전압(Vpp)의 레벨은 하강하기 시작하여 로우 레벨까지 감소한다. 상술한 바와 같이 도 1에서 승압 전압(Vpp)의 진폭은 외부 전원 전압(VDD) + 문턱 전압 이상이어야 하는데, 승압 전압(Vpp) 레벨의 하강으로 인해 PMOS 트랜지스터(P3)의 벌크가 외부 전원 전압(VDD)보다 상대적으로 저전압인 승압 전압(Vpp) 측에 연결되게 된다.
이때 PMOS 트랜지스터는 N형 실리콘 기판상에 소오스와 드레인에 P형 웰(well)이 형성되는데, 본래 소오스측에 고전압, 드레인 측에 저전압이 인가되어 게이트 측에 PMOS 트랜지스터의 문턱 전압보다 낮은 전압 레벨이 인가되면 소오스와 드레인간의 채널을 통해 소오스측에서 드레인 측으로 전류가 흐르게 된다.
그런데 저전력의 절전 모드가 필요한 휴대용 전자 기기에 종래의 반도체 장치의 초기 승압 전압 발생 회로를 사용하게 되면 절전 모드에서 소오스측인 승압 전압(Vpp) 레벨이 하강하게 되면 외부 전원 전압(VDD)이 인가되는 드레인 측보다 소오스 측과 연결되어 있는 벌크 측이 더 낮은 전압 레벨이 되고 이에 따라 드레인 측에서 벌크 측으로 PN 접합 다이오드가 형성되어 직류의 누전 전류가 흐르게 되는 현상이 발생한다.
이에 따라 PMOS 트랜지스터(P3)의 게이트와 드레인간 전압이 감소되어 PMOS 트랜지스터의 문턱 전압보다 낮은 전압 레벨까지 감소됨으로써 턴 오프 상태에 있어야 하는 PMOS 트랜지스터(P3)가 비정상적으로 턴 온되는 오동작이 발생할 가능성이 있었다.
본 발명의 목적은 저전력의 절전 모드가 필요한 휴대용 전자 기기의 반도체 장치에서 절전 모드 인에이블 신호와 파워 업 신호를 이용하여 외부 전원 전압과 승압 전압 발생단의 연결을 제어함으로써 직류의 누수 전류 없이 정상적으로 감소된 승압 전압을 출력하는 반도체 장치의 초기 승압 전압 발생 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 장치의 초기 승압 전압 발생 회로를 이용하여 휴대용 전자 기기용 반도체 메모리 장치 내부 회로들에 승압 전압을 공급하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 초기 승압 전압 발생 회로는 내부 전원 전압의 증가에 따라 증가하다가 내부 전원 전압이 소정 전압에 도달하면 천이되는 파워 업 신호를 수신하고 파워 업 신호의 레벨을 쉬프팅하여 레벨 쉬프팅된 파워 업 신호를 발생하는 레벨 쉬프터, 정상 동작시에 초기 승압 노드로 전송된 외부 전원 전압을 레벨 쉬프팅된 파워 업 신호에 응답하여 승압 전압 발생단으로 전송하고, 절전 모드 동작시에 외부 전원 전압이 초기 승압 노드로 전송되는 것을 차단하고 초기 승압 노드의 전압 레벨을 강하시키는 초기 승압 전압 발생부, 정상 동작시에는 파워 업 신호의 제어에 의해 전하를 펌핑하여 승압 전압을 출력하고 절전 모드 동작시에는 디스에이블되는 승압 전압 발생 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 초기 승압 전압 발생 회로 내 초기 승압 전압 발생부는 정상 동작시에 레벨 쉬프트된 파워 업 신호에 응답하여 턴 온되어 초기 승압 노드의 전압을 승압 전압 발생단으로 전송하는 제1 전송 수단, 절전 모드 인에이블 신호에 응답하여 정상 동작시에는 초기 승압 노드로 외부 전원 전압을 전송하고 절전 모드 동작시에는 초기 승압 노드의 전압 레벨을 강하시키는 제2 전송 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 초기 승압 전압 발생 회로 내 제2 전송 수단은 절전 모드 인에이블 신호에 응답하여 정상 동작시에는 턴 온되어 초기 승압 노드로 외부 전원 전압을 전송하고 절전 모드 동작시에는 턴 오프되어 외부 전원 전압이 초기 승압 노드로 전송되는 것을 차단하는 제1 전송 게이트, 초기 승압 노드와 접지 전압 사이에 연결되고 절전 모드 동작시에 절전 모드 인에이블 신호에 응답하여 턴 온되어 초기 승압 노드의 전압을 방전시키는 제2 전송 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 초기 승압 전압 발생 회로 내 레벨 쉬프터는 소오스에 외부 전원 전압이 공통으로 인가되는 제1 및 제2 PMOS 트랜지스터들, 소오스가 접지되어 접지 전압이 공통으로 인가되는 제1 및 제2 NMOS 트랜지스터들, 제1 및 제2 PMOS 트랜지스터들 각각의 드레인에 드레인이 연결되고 제2 및 제4 NMOS 트랜지스터들 각각의 드레인에 소오스가 연결되며 게이트에 공통으로 외부 전원 전압이 인가되는 제3 및 제4 NMOS 트랜지스터들, 파워 업 신호를 인가받아 레벨을 반전시켜 제2 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하고, 제2 PMOS 트랜지스터의 게이트를 제1 PMOS 트랜지스터의 드레인에 연결하고, 제1 PMOS 트랜지스터의 게이트를 제2 PMOS 트랜지스터의 드레인에 연결하여, 제2 PMOS 트랜지스터와 제4 NMOS 트랜지스터의 접점에서 레벨 쉬프팅된 파워 업 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 초기 승압 전압 발생 회로 내 초기 승압 전압 발생부는 반도체 메모리 장치의 절전 모드가 필요한 시점에서 내부 전원 전압이 제1 목표 레벨 이하로 감소함에 따라 파워 업 신호의 값이 하이 레벨로 천이되는 시점이 절전 모드가 진입되는 시점인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 초기 승압 전압 발생 회로 내 초기 승압 전압 발생부는 반도체 메모리 장치의 절전 모드가 불필요한 시점이 되면 절전 모드 인에이블 신호가 로우 레벨로 천이됨에 따라 파워 업 신호가 내부 전원 전압에 따라 증가되다가 내부 전원 전압이 제1 목표 레벨 이상이 되면 파워 업 신호가 다시 로우 레벨로 천이되는 시점이 절전 모드가 해제되는 시점인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 초기 승압 전압 발생 회로 내 승압 전압 발생 회로는 파워 업 신호를 인가받아 파워 업 신호가 로우 레벨인 경우에 초기 승압 전압과 소정의 기준 전압의 레벨을 비교하여 초기 승압 전압이 제2 목표 레벨에 미치는지를 검출한 후에 제2 목표 레벨에 미치지 않은 경우에는 전하를 펌핑하여 승압 전압을 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 내부 전원 전압의 증가에 따라 증가하다가 내부 전원 전압이 소정 전압에 도달하면 천이되는 파워 업 신호를 출력하는 파워 업 회로, 파워 업 신호를 인가받아 레벨을 쉬프팅하고 정상 동작시에는 레벨 쉬프팅된 파워 업 신호에 응답하여 초기 승압 노드의 외부 전원 전압을 승압 전압 발생단으로 전송하고 절전 모드 동작시에는 외부 전원 전압이 초기 승압 노드로 전송되는 것을 차단하고 초기 승압 노드의 전압 레벨을 강하시키는 초기 승압 전압 발생 회로, 정상 동작시에는 파워 업 신호의 제어에 의해 전하를 펌핑하여 승압 전압을 출력하고 절전 모드 동작시에는 디스에이블되는 승압 전압 발생 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 내부 어드레스를 디코딩한 후에 승압 전압을 인가받아 복수개의 워드 라인을 활성화시키는 로우 디코더, 승압 전압을 인가받아 비트 라인으로 충전된 작은 전압 신호를 외부 로 전달할 구동 능력을 갖도록 외부 전원 전압 레벨로 증폭시키는 센스 증폭기, 승압 전압을 인가받아 비트 라인의 정보를 증폭시켜 반도체 메모리 외부로 전달하는 출력 버퍼를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치 내 파워 업 회로는 외부 전원 전압을 인가받아 소정의 시점부터 일정한 레벨의 바이어스 전압을 출력하는 바이어스 전압 공급부, 내부 전원 전압과 바이어스 전압을 인가받아 전압 레벨의 차이에 따른 차동 증폭된 전압을 출력하는 차동 증폭 회로부, 바이어스 전압을 게이트에 인가받고 소오스가 접지되어 소정의 시점에 차동 증폭 회로부의 출력을 로우 레벨로 초기화하여 파워 업 신호를 로우 레벨로 천이시키는 초기화 트랜지스터, 차동 증폭된 전압을 반전시킨 후에 증폭시켜 파워 업 신호를 출력하는 인버터, 인버터의 출력 신호를 인가받아 소정 시간동안 지연시킨 후에 차동 증폭 회로부의 스위칭 동작을 제어하는 지연 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치 내 승압 전압 발생 회로는 승압 전압을 인가받아 파워 업 신호의 제어에 의해 승압 전압과 기준 전압의 레벨을 비교하여 궤환된 승압 전압이 제1 목표 레벨에 미치는지를 검출하여 검출 신호를 출력하는 승압 전압 레벨 검출부, 검출 신호를 인가받아 검출 신호의 제어에 의해 펄스 신호를 주기적으로 발생시키는 오실레이터, 펄스 신호를 인가받아 전하를 펌핑하여 승압 전압을 발생시킨 후에 승압 전압이 제1 목표 레벨에 도달할 때까지 승압 전압 레벨 검출부로 다시 궤환시키는 전하 펌프부를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 장치의 승압 전압 발생기 및 이를 이용한 반도체 메모리 장치를 설명하면 다음과 같다.
도 3은 본 발명의 반도체 장치의 승압 전압 발생기의 블록도로서, 승압 전압 발생 회로(200), 파워 업 회로(300), 초기 승압 전압 발생 회로(400)를 구비하고, 초기 승압 전압 발생 회로(400)는 레벨 쉬프터(410)와 초기 승압 전압 발생부(420)로 구성된다.
승압 전압 발생 회로(200)는 외부 전원 전압(VDD)을 인가받아 승압 전압(Vpp)을 출력하고, 파워 업 회로(300)는 외부 전원 전압(VDD)과 내부 전원 전압(VINT)을 인가받아 파워 업 신호(/PWRUP)를 출력하며, 초기 승압 전압 발생 회로(400)는 외부 전원 전압(VDD), 파워 업 신호(/PWRUP), 승압 전압(Vpp)을 인가받아 초기 승압 전압(Vp)을 발생시킨다.
도 3에 나타낸 본 발명의 반도체 장치의 승압 전압 발생기 각 블록들의 기능을 설명하면 다음과 같다.
승압 전압 발생 회로(200)는 파워 업 신호(/PWRUP)와 자체 궤환되는 승압 전압(Vpp)을 인가받아 파워 업 신호(/PWRUP)의 제어에 의해 자체 궤환되는 승압 전압(Vpp)과 소정의 기준 전압을 비교하여 궤환된 승압 전압(Vpp)이 목표 값에 미치는지를 검출한 후에 목표 값에 미치지 않은 경우에는 내부적인 펄스 신호를 주기적으로 발생시켜 승압 전압(Vpp)이 목표 값에 도달할 때까지 전하를 펌핑하여 승압 전압(Vpp)을 출력한다.
파워 업 회로(300)는 외부 전원 전압(VDD)으로부터 생성된 내부 전원 전압(VINT)을 인가받아 이에 따라 함께 증가하다가 제1 목표 레벨에 도달하게 되면 로우 레벨로 천이되고 내부 전원 전압(VINT)이 더 증가하여 제1 목표 레벨보다 높은 일정한 값을 소정 시간 유지하다가 감소하기 시작하여 제1 목표 레벨에 다시 도달하면 다시 하이 레벨로 천이된 후에 절전 모드 인에이블 신호(DPDE)가 로우 레벨로 천이될 때 까지 내부 전원 전압(VINT)에 따라 감소되는 파워 업 신호(/PWRUP)를 출력한다.
초기 승압 전압 발생 회로(400)는 외부 전원 전압(VDD)과 파워 업 신호(/PWRUP)를 인가받아 파워 업 신호(/PWRUP)의 레벨을 소정의 크기만큼 증폭시킨 후에 절전 모드 인에이블 신호(DPDE)를 인가받아 외부 전원 전압(VDD)과 승압 전압 발생단(VPP)의 연결을 제어하여 절전 모드가 불필요한 경우에는 외부 전원 전압(VDD) 레벨로 초기 승압 전압(Vp)을 출력하고, 절전 모드가 필요한 경우에 상기 외부 전원 전압(VDD)의 레벨을 감소시켜 절전용 승압 전압(Vpp)을 출력한다.
도 3을 참조하여 본 발명의 반도체 장치의 승압 전압 발생기의 동작을 설명하면 다음과 같다.
파워 업 회로(300)는 외부 전원 전압(VDD)과 외부 전원 전압으로부터 생성된 내부 전원 전압(VINT)을 인가받아 파워 업 신호(/PWRUP)를 발생시키는데, 이 신호는 내부 전원 전압(VINT)에 따라 함께 증가하다가 내부 전원 전압(VINT)이 소정의 목표 레벨에 도달하게 되면 로우 레벨로 천이된다.
또한, 내부 전원 전압(VINT)이 더 증가하여 상기 목표 레벨보다 높은 일정한 값을 소정 시간 유지하다가 감소하기 시작하여 상기 목표 레벨에 다시 도달하면 다시 하이 레벨로 천이되어 절전 모드 인에이블 신호(DPDE)가 로우 레벨로 천이될 때 까지 내부 전원 전압(VINT)에 따라 감소된다.
그 후에 반도체 장치의 저전력 절전 모드가 필요하지 않은 정상 모드에 진입하게 되면 절전 모드 인에이블 신호(DPDE)가 로우 레벨로 천이되고, 이에 따라 내부 전원 전압(VINT)이 다시 증가하게 되면 파워 업 신호(/PWRUP)는 마찬가지로 내부 전원 전압(VINT)에 따라 함께 증감하다가 내부 전원 전압(VINT)이 소정의 목표 레벨에 도달하게 되면 레벨이 천이되는 동작을 반복한다.
승압 전압 발생 회로(200)는 파워 업 회로(300)로부터 파워 업 신호(/PWRUP)와 외부 전원 전압(VDD)을 인가받아 승압 전압(Vpp)을 발생시키는데, 승압 전압 레벨 검출부(도4 참조)는 발생된 승압 전압(Vpp)을 자체 궤환(feed back)시켜 기준 전압 발생기(미도시)에서 출력된 기준 전압과 레벨을 비교한다. 만일 기준 전압보다 레벨이 높다면 궤환된 승압 전압(Vpp)을 그대로 출력하지만, 기준 전압보다 레벨이 낮다면 내부 오실레이터(도4 참조)가 동작을 하여 펄스 신호를 주기적으로 발생시킨다.
이렇게 발생된 펄스 신호에 따라 전하 펌프부(도4 참조)에서 전하가 펌핑되어 승압 전압(Vpp)을 발생시킨 후에 다시 자체 궤환(feed back)시켜 이 기준 전압 레벨까지 도달할 때까지 상기 동작을 반복하여 승압 전압(Vpp)을 출력한다.
초기 승압 전압 발생 회로(400)는 외부 전원 전압(VDD), 파워 업 회로(300)로부터 파워 업 신호(/PWRUP), 승압 전압 발생 회로(200)로부터 승압 전압(Vpp)을 인가받아 레벨 쉬프터(410)에서 파워 업 신호(/PWRUP)의 레벨에 따라 트랜지스터들의 스위칭 동작에 의해 파워 업 신호(/PWRUP)의 레벨을 소정의 크기만큼 증가 또는 감소시켜 출력한다. 초기 승압 전압 발생부(420)는 레벨 쉬프터의 출력 신호와 절전 모드 인에이블 신호(DPDE)를 인가받아 외부 전원 전압(VDD)과 승압 전압 발생단(VPP)의 연결을 제어한다. 만일 반도체 장치의 저전력 절전 모드가 불필요한 경우에는 외부 전원 전압(VDD) 레벨로 초기 승압 전압(Vp)을 출력하고, 절전 모드가 필요한 경우에 상기 외부 전원 전압(VDD)의 레벨을 감소시켜 절전용 승압 전압(Vpp)으로 출력한다.
이렇게 생성된 초기 승압 전압(Vp)을 승압 전압 발생 회로(200)에서 인가받아 기준 전압 레벨에 도달할 때까지 전하를 펌핑시켜 외부 전원 전압(VDD)보다 높은 승압 전압(Vpp)을 발생시킨다.
다음으로, 도 4는 본 발명의 반도체 장치의 승압 전압 발생기 내 승압 전압 발생 회로의 블록도를 나타낸 것으로서, 승압 전압 레벨 검출부(210), 오실레이터(220), 전하 펌프부(230)를 구비한다.
승압 전압 레벨 검출부(210)는 파워 업 회로(미도시)로부터의 파워 업 신호(/PWRUP), 기준 전압 발생기(미도시)에서 출력된 기준 전압(Vref), 외부 전원 전압(VDD), 자체 궤환(feed back)된 승압 전압(Vpp)을 인가받아 승압 전압(Vpp)을 기준 전압과 레벨을 비교하여 승압 전압(Vpp)이 소정의 목표 값에 미치는지를 검출한다. 검출 결과에 따라 오실레이터(220)의 작동 여부를 제어하는 오실레이터 온 신호(osc_on)를 출력하고 오실레이터(220)는 이 신호와 외부 전원 전압(VDD)을 인가 받아 오실레이터 온 신호(osc_on)가 하이 레벨인 경우 펄스 신호를 주기적으로 발생시킨다.
전하 펌프부(230)는 펄스 신호와 외부 전원 전압(VDD)을 인가받아 전하를 펌핑하여 승압 전압(Vpp)을 발생시킨 후에 다시 궤환(feed back)시켜 승압 전압 레벨 검출부(210)로 인가한다. 출력된 승압 전압(Vpp)이 기준 전압 레벨에 도달할 때까지 상기 동작을 반복하여 최종적으로 기준 전압 레벨 이상이 된 승압 전압(Vpp)을 출력한다.
도 4를 참조하여 본 발명의 반도체 장치의 승압 전압 발생기 내 승압 전압 발생 회로의 동작을 설명하면 다음과 같다.
초기에 외부 전원 전압(VDD)으로부터 생성된 내부 전원 전압(VINT)이 소정의 목표 레벨에 도달하게 되어 파워 업 신호(/PWRUP)가 로우 레벨로 천이되면 승압 전압 레벨 검출부(210)는 기준 전압 발생기(미도시)에서 출력된 기준 전압과 자체 궤환(feed back)된 승압 전압(Vpp)의 레벨을 비교하여 승압 전압(Vpp)이 소정의 목표 값에 미치는지를 검출한다.
검출 결과, 만일 승압 전압(Vpp)이 소정의 목표 값에 미치지 않는 경우 승압 전압 레벨 검출부(210)에서 하이 레벨의 오실레이터 온 신호(osc_on)를 출력하고 오실레이터(220)는 이를 인가받아 오실레이터 펄스 신호(osc_p)를 주기적으로 발생시키고, 만일 승압 전압(Vpp)이 소정의 목표 값에 미친 경우에는 승압 전압 레벨 검출부(210)에서 로우 레벨의 오실레이터 온 신호(osc_on)가 출력되어 오실레이터(220)는 더 이상 동작하지 않게 된다.
승압 전압 레벨 검출부(210)에서 하이 레벨의 오실레이터 온 신호(osc_on)가 출력되어 오실레이터(220)가 오실레이터 펄스 신호(osc_p)를 주기적으로 발생하면 전하 펌프부(230)는 이 신호를 인가받아 전하를 펌핑하여 승압 전압(Vpp)을 발생시킨 후에 다시 궤환(feed back)시켜 승압 전압 레벨 검출부(210)로 인가한다.
승압 전압 레벨 검출부(210)는 궤환된 승압 전압(Vpp)의 레벨을 다시 기준 전압과 레벨을 비교하여 승압 전압(Vpp)이 소정의 목표 값에 미치는지를 검출하고 검출 결과에 따라 오실레이터(220)의 작동 여부를 제어한다.
상기 제어에 의해 오실레이터(220)는 펄스 신호를 주기적으로 발생시키고, 전하 펌프부(230)는 펄스 신호를 인가받아 전하를 펌핑하여 승압 전압(Vpp)을 발생시킨 후에 또 다시 궤환(feed back)시켜 승압 전압 레벨 검출부(210)로 인가함으로써 출력된 승압 전압(Vpp)이 기준 전압 레벨에 도달할 때까지 상기 동작을 반복하여 최종적으로 기준 전압 레벨 이상이 된 승압 전압(Vpp)을 출력한다.
다음으로, 도 5는 본 발명의 반도체 장치의 승압 전압 발생기 내 파워 업 회로의 블록도를 나타낸 것으로서, 차동 증폭 회로부(310), 바이어스 전압 공급부(320), 초기화 트랜지스터(N4), 인버터(INV), 지연 회로(330)를 구비하고, 차동 증폭 회로부(310)는 2개의 PMOS 트랜지스터들(P1, P2)과 3개의 NMOS 트랜지스터들(N1 내지 N3)로 구성된다.
PMOS 트랜지스터들(P1, P2) 각각과 NMOS 트랜지스터들(N1, N2) 각각의 직렬 연결이 서로 병렬 연결되어 PMOS 트랜지스터들(P1, P2) 소오스 접점에는 내부 전원 전압(VINT)이 인가되고 NMOS 트랜지스터들(N1, N2)의 소오스 접점에는 구동 트랜지 스터인 NMOS 트랜지스터(N3)의 드레인이 연결된다.
NMOS 트랜지스터들(N1, N2)의 게이트에는 내부 전원 전압(VINT)과 바이어스 전압(VBIAS)이 각각 인가되고 PMOS 트랜지스터들(P1, P2)의 게이트는 서로 연결되어 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 접점에 접속되며 NMOS 트랜지스터(N3)의 게이트에는 지연 회로(330)의 출력 신호가 인가된다.
도 5에서 바이어스 전압 공급부(320)는 외부 전원 전압(VDD)을 인가받아 함께 증가하다가 소정의 시점부터는 일정한 레벨의 바이어스 전압(VBIAS)을 출력하고, 차동 증폭 회로부(310)는 내부 전원 전압(VINT)과 바이어스 전압(VBIAS)을 인가받아 양 전압들의 차이에 따른 차동 증폭된 전압을 출력한다.
초기화 트랜지스터(N4)는 바이어스 전압(VBIAS)을 게이트에 인가받고 소오스가 접지되어 상기 소정의 시점에 차동 증폭 회로부(310)의 출력을 로우 레벨로 초기화하여 파워 업 신호(/PWRUP)를 로우 레벨로 천이시킨다.
지연 회로(330)는 인버터의 출력 신호를 인가받아 소정 시간동안 지연시킨 후에 차동 증폭 회로부(310) 내 구동 트랜지스터(N3)의 스위칭 동작을 제어하고, 인버터(INV)는 미세하게 차동 증폭된 전압을 반전시킨 후에 증폭시켜 파워 업 신호(/PWRUP)를 출력한다.
도 5에 나타낸 본 발명의 반도체 장치의 승압 전압 발생기 내 파워 업 회로의 동작을 설명하면 다음과 같다.
외부 전원 전압(VDD)이 인가되어 증가함에 따라 내부 전원 전압(VINT)과 바이어스 전압(VBIAS)은 비슷한 상승 기울기를 가지고 함께 증가한다. 바이어스 전압 공급부(320)는 외부 전원 전압(VDD)을 인가받아 바이어스 전압(VBIAS)을 출력하는데, 이 바이어스 전압(VBIAS)은 소정의 시점부터는 외부 전원 전압(VDD)의 증가에 상관없이 일정한 레벨의 바이어스 전압을 출력함으로써 불필요한 전력 소모를 제한하고 노이즈를 최소화시키는 역할을 한다.
차동 증폭 회로부(310) 내 구동 트랜지스터(N3)는 상대적으로 하이 레벨이 게이트에 인가되어 턴 온 상태를 유지하므로 노드(C)의 전압 레벨은 로우 레벨이 되고 인버터(INV)를 통과하여 반전된 하이 레벨의 파워 업 신호(/PWRUP)가 출력됨으로써 내부 전원 전압(VINT)이 소정의 목표 레벨을 아직 확보하지 않았음을 내부 회로들에 통지한다.
그 후에 내부 전원 전압(VINT)이 바이어스 전압(VBIAS)보다 전압 레벨이 큰 구간이 되면 차동 증폭 회로부(310)의 출력은 하이 레벨이 되고 초기화 트랜지스터(N4)는 턴 오프 되어 노드(C)의 전압 레벨은 하이 레벨이 된다. 이 신호가 인버터(INV)를 통과하면 반전된 로우 레벨의 파워 업 신호(/PWRUP)가 출력되고 파워 업 신호(/PWRUP)가 다시 궤환되어 지연 회로(330)를 거쳐 차동 증폭 회로부(310) 내 구동 트랜지스터(N3)의 게이트에 인가되면 구동 트랜지스터(N3)가 턴 오프 되어 차동 증폭 회로부(310)의 동작을 중지시킴으로써 안정한 내부 전원 전압(VINT)을 확보하였음을 내부 회로들에 통지하여 그에 따른 동작을 수행하게 한다.
다음으로, 도 6은 본 발명의 반도체 장치의 승압 전압 발생기 내 초기 승압 전압 발생 회로의 회로도를 나타낸 것으로서, 레벨 쉬프터(410), 초기 승압 전압 발생부(420), 인버터(INV1)를 구비한다. 레벨 쉬프터(410)의 구성 및 기능은 도 2 에서 나타낸 종래의 PMOS 트랜지스터를 이용한 초기 승압 전압 발생 회로에서와 대동소이하므로 여기에서는 설명을 생략한다. 다만, 차이점은 초기 승압 전압 발생부(420)가 1개의 PMOS 트랜지스터로 구성된 대신 2개의 PMOS 트랜지스터들(P3, P4)과 1개의 NMOS 트랜지스터(N5)로 구성되어 있다는 점과 초기 승압 전압 발생부(420)에 절전 모드 인에이블 신호(DPDE)가 인가된다는 점이다.
따라서, 초기 승압 전압 발생부(420) 내 PMOS 트랜지스터(P3)의 소오스와 벌크에 승압 전압 발생 회로(도3 참조)로부터의 승압 전압(Vpp)이 연결되면서 승압 전압 발생단(VPP)이 형성되고, 게이트에 레벨 쉬프터 출력 단자(LS_OUT)가 연결되는 점은 도 2에서 나타낸 종래의 PMOS 트랜지스터를 이용한 초기 승압 전압 발생 회로와 동일하다.
하지만, PMOS 트랜지스터(P3)의 드레인에 외부 전원 전압(VDD)이 인가되는 대신 소오스가 접지되고 게이트에 절전 모드 인에이블 신호(DPDE)가 인가되는 NMOS 트랜지스터(N5)의 드레인이 초기 승압 노드(NO3)에서 접속되고, PMOS 트랜지스터(P4)는 소오스와 벌크에 외부 전원 전압(VDD)이 인가되며, 드레인이 초기 승압 노드(NO3)에 접속되고, 게이트에 절전 모드 인에이블 신호(DPDE)가 인가된다.
도 6에 나타낸 본 발명의 반도체 장치의 승압 전압 발생기 내 초기 승압 전압 발생 회로 각 블록들의 기능을 설명하면 다음과 같다.
레벨 쉬프터(410)는 반전된 파워 업 신호(/PWRUP)를 인가받아 내부의 트랜지스터들의 개폐를 제어하면서 인가된 파워 업 신호(/PWRUP)의 레벨을 소정의 크기만큼 증가 또는 감소시켜 출력한다.
초기 승압 전압 발생부(420)는 레벨 쉬프터(410)의 출력 신호와 절전 모드 인에이블 신호(DPDE)를 인가받아 외부 전원 전압(VDD)과 승압 전압 발생단(VPP)의 연결을 제어하여 정상 모드에서는 외부 전원 전압 레벨로 초기 승압 전압을 출력하고, 절전 모드에서는 외부 전원 전압 레벨을 감소시켜 초기 승압 전압을 출력시킨다.
도 7은 본 발명의 반도체 장치의 승압 전압 발생기 내 초기 승압 전압 발생 회로에서 시간의 경과에 따른 초기 승압 전압의 승압, 전하 펌핑 동작 및 절전 모드 동작 구간을 나타낸 파형도로서, 가로축은 시간의 경과이고 세로축은 전압의 변화를 나타낸다. VEXT는 정상적인 파워 온(power on)과 파워 오프(power off)에 의해 반도체 장치 내부 회로들에 인가되는 외부 전원 전압의 파형, VINT는 외부 전원 전압으로부터 생성되고, 반도체 장치 내부 회로들이 사용하는 내부 전원 전압의 파형, /PWRUP는 외부 전원 전압(VEXT)이 소정의 목표 레벨을 확보하였음을 감지하는 파워 업 신호의 파형, DPDE은 저전력의 절전 모드가 필요한 시점에서 딥 파워 다운(deep power down)을 발생시키는 절전 모드 인에이블 신호의 파형, NO2는 레벨 쉬프터의 출력 단자인 노드(NO2)에서의 전압의 파형, NO3은 초기 승압 전압 발생부(420)의 출력 단자인 초기 승압 노드(NO3)에서의 전압의 파형, VPP는 초기 승압 전압 발생부(420)에서 생성되는 승압 전압의 파형이다.
도 7에서 외부 전원 전압(VEXT)이 본 발명의 반도체 장치 내부 회로에 인가된 직후 0V부터 증가하기 시작하여 전하 펌핑 동작을 위해 필요한 소정 레벨의 외부 전원 전압으로 상승할 때까지 전원 전압을 승압시키는 시간(T1)까지의 구간(이 하 제1 구간)은 예비적 초기 전압 승압 구간이고, 이 후 외부 전원 전압(VEXT)이 상기 소정의 목표 레벨에 도달되어 전하 펌핑 동작이 있게 되는 시간(T1)~시간(T2)의 구간(이하 제2 구간)은 승압 전압 펌핑 동작 구간이다.
전하 펌핑되어 생성된 승압 전압을 이용하여 반도체 장치가 내부 동작을 하는 시간(T2)~시간(T3)의 구간(이하 제3 구간)은 정상 동작 구간이고, 정상 동작 중에 저전력의 절전 모드가 필요하여 절전 모드 인에이블 신호를 활성화시키는 시간(T3)~시간(T5)의 구간(이하 제4 구간 및 제5 구간)은 절전 모드 동작 구간이다. 이때 특히 딥 파워 다운으로 인해 내부 전원 전압(VINT)이 상기 소정 레벨 이하로 감소함에 따라 파워 업 신호(/PWRUP)의 값이 다시 하이 레벨로 천이되는 시간(T4)은 절전 모드가 진입되는 시간이고, 파워 업 신호(/PWRUP)는 다시 내부 전원 전압(VINT)에 따라 감소하여 접지 전압 레벨까지 도달한다.(제5 구간)
절전 모드 인에이블 동작 중에 더 이상 저전력의 절전 모드가 불필요하게 되어 다시 정상 동작 모드로 회복하기 위하여 내부 전원 전압(VINT)이 상기 소정 레벨로 상승할 때까지 전원 전압을 승압시키는 시간(T5)~시간(T6)의 구간(이하 제6 구간)은 예비적 초기 전압 승압 구간이고, 이 후 다시 내부 전원 전압(VINT)이 상기 소정 레벨에 도달되어 전하 펌핑 동작이 있게 되는 시간(T6)~시간(T7)의 구간(이하 제7 구간)은 승압 전압 펌핑 동작 구간이다. 이때 특히 내부 전원 전압(VINT)이 상기 소정 레벨 이상으로 증가함에 따라 파워 업 신호(/PWRUP)의 값이 다시 로우 레벨로 천이되는 시간(T6)은 절전 모드가 해제되는 시간이다.
전하 펌핑되어 생성된 전원 전압을 이용하여 반도체 장치가 내부 동작을 하 는 시간(T7)~시간(T8)의 구간(이하 제8 구간)은 정상 동작 구간이고, 정상 동작을 마치고 파워 오프(Power off)를 통해 외부 전원 전압(VEXT)을 파워 다운시키는 시간(T8)~시간(T9)의 구간(이하 제9 구간)은 파워 오프 구간이다.
도 6 및 도 7을 참조하여 본 발명의 반도체 장치의 승압 전압 발생기 내 초기 승압 전압 발생 회로의 동작을 설명하면 다음과 같다.
파워 업 신호(/PWRUP)가 로우 레벨로 인가될 때 레벨 쉬프터 출력 단자(LS_OUT)인 노드(NO2)에서 승압 전압(Vpp) 레벨이 출력되는 점과 파워 업 신호(/PWRUP)가 하이 레벨로 인가될 때 레벨 쉬프터 출력 단자(LS_OUT)인 노드(NO2)에서 접지전압(VSS) 레벨이 출력되는 점은 도 2에 나타낸 종래의 PMOS 트랜지스터를 이용한 초기 승압 전압 발생 회로의 동작과 대동소이하므로 여기에서는 설명을 생략한다.
다만, 내부 전원 전압(VINT)이 아직 소정의 목표 레벨에 도달되지 않아 파워 업 신호(/PWRUP)가 하이 레벨로 인가되고, 저전력의 절전 모드가 불필요한 초기에는 절전 모드 인에이블 신호(DPDE)가 로우 레벨로 인가된다.(제1 구간) 이에 따라 레벨 쉬프터 출력 단자(LS_OUT)에서 접지전압(VSS) 레벨이 출력되어 초기 승압 전압 발생부(420) 내 PMOS 트랜지스터(P3)와 PMOS 트랜지스터(P4)는 모두 턴 온 된다.
따라서, 외부 전원 전압(VDD)과 승압 전압 발생단(VPP)이 연결되어 초기 승압 전압 발생부(420)에서 외부 전원 전압(VDD)의 증가에 따른 전하 펌핑 전의 예비적인 초기 승압 전압(Vp)을 발생시킨다.
내부 전원 전압(VINT)이 소정의 목표 레벨에 도달하게 되면 파워 업 신호(/PWRUP)가 로우 레벨로 천이되고, 승압 전압 발생 회로(도4 참조)에서는 전하 펌핑 동작이 진행되어 기준 전압 레벨 이상의 승압 전압(Vpp)을 생성하여 출력하여 정상 모드의 동작을 수행한다.(제2 내지 제3 구간)
이 승압 전압(Vpp)은 레벨 쉬프터(410)에 인가되고 레벨 쉬프터 출력 단자(LS_OUT)인 노드(NO2)에 전달되어 초기 승압 전압 발생부(420) 내 PMOS 트랜지스터(P3)가 턴 오프 됨으로써 초기 승압 노드(NO3)에 승압 전압(Vpp) 레벨이 전달되지 못하고 외부 전원 전압(VDD) 레벨을 유지한다.
만일 저전력의 절전 모드가 필요한 시점이 되어 절전 모드 인에이블 신호(DPDE)가 하이 레벨로 인가되면 초기 승압 전압 발생부(420) 내 PMOS 트랜지스터(P4)는 이를 인가받아 턴 오프 되고 NMOS 트랜지스터(N5)는 이를 인가받아 턴 온 되어 초기 승압 노드(NO3)에 접지전압(VSS)이 전달된다.(제4 구간) 또한, 내부 전원 전압(VINT)과 승압 전압(Vpp)이 감소되기 시작하여 내부 전원 전압(VINT)이 상기 소정의 목표 레벨에 다시 도달하게 되면 파워 업 신호(/PWRUP)가 하이 레벨로 천이된 후에 내부 전원 전압(VINT)에 따라 감소하여 접지전압(VSS) 레벨까지 도달한다.(제5 구간)
이때 PMOS 트랜지스터(P4)의 벌크가 상대적으로 고전압인 외부 전원 전압(VDD) 측에 연결되어 PMOS 트랜지스터(P4)의 드레인에서 벌크로의 직류 전류 통로는 발생하지 않으므로 PMOS 트랜지스터(P4)가 턴 오프 되어야 하는 상태에서 PMOS 트랜지스터(P3)의 드레인에서 벌크로의 누설 전류로 인한 PMOS 트랜지스 터(P3)의 게이트와 드레인간 전압의 감소에 의해 PMOS 트랜지스터(P4)가 턴 온되는 오동작을 방지한다.
만일 저전력의 절전 모드에서 해제될 시점이 되면 절전 모드 인에이블 신호(DPDE)가 로우 레벨로 다시 천이되므로 초기 승압 전압 발생부(420) 내 PMOS 트랜지스터(P4)가 이를 인가받아 턴 온 되고 NMOS 트랜지스터(N5)는 턴 오프 되어 초기 승압 노드(NO3)에는 외부 전원 전압(VDD) 레벨이 전달되고 이에 따라 초기 승압 노드(NO3)에서의 전원 전압 레벨은 접지전압(VSS) 레벨에서 외부 전원 전압(VDD) 레벨로 다시 조절된다. (제6 구간)
이에 따라 도 4의 제6 구간은 예비적 초기 전압 승압 구간으로 절전 모드 진입 전의 제1 구간과 동일하고, 이 후 다시 내부 전원 전압(VINT)이 상기 소정 레벨에 도달되어 전하 펌핑 동작이 있게 되는 제7 구간은 승압 전압 펌핑 동작 구간으로 절전 모드 진입 전의 제2 구간과 동일하다. 마찬가지로 제8 구간은 정상 동작 구간으로 절전 모드 진입 전의 제3 구간과 동일하고 제9 구간은 정상 동작을 마치고 파워 오프(Power off)를 통해 외부 전원 전압(VEXT)을 파워 다운시키는 파워 오프 구간으로 외부 전원 전압(VEXT)이 접지전압(VSS) 레벨까지 감소하는 점만 상이할 뿐 절전 모드 진입 전의 제5 구간과 동일하다.
다음으로, 도 8은 본 발명의 반도체 장치의 승압 전압 발생기를 이용한 반도체 메모리 장치의 전체 블록도로서, 제어 신호 발생부(100), 로우 어드레스 래치(120), 칼럼 어드레스 래치(130), 칼럼 디코더(140), 로우 디코더(150), 메모리 셀 어레이(160), 센스 증폭기(170), 출력 버퍼(180), 패드(190), 승압 전압 발생 회로(200), 파워 업 회로(300), 초기 승압 전압 발생 회로(400)를 구비한다.
제어 신호 발생부(100)는 외부로부터 명령어들을 인가받아 칼럼 디코더(140), 로우 디코더(150), 초기 승압 전압 발생 회로(400)에 각종 제어 신호(절전 모드 인에이블 신호 포함)를 출력하고, 칼럼 어드레스 래치(130), 로우 어드레스 래치(120)는 외부로부터 어드레스 신호를 인가받아 각각 로우 디코더(150)와 칼럼 디코더(140)에 전달한다. 칼럼 디코더(140)와 로우 디코더(150)는 각각 메모리 셀 어레이(160)에 연결되고, 메모리 셀 어레이(160)의 출력은 순차적으로 센스 증폭기(170), 출력 버퍼(180), 패드(190)로 전달된다.
승압 전압 발생 회로(200)는 외부 전원 전압(VDD)을 인가받아 승압 전압(Vpp)을 출력하고, 파워 업 회로(300)는 외부 전원 전압(VDD)과 내부 전원 전압(VINT)을 인가받아 파워 업 신호(/PWRUP)를 출력하며, 초기 승압 전압 발생 회로(400)는 외부 전원 전압(VDD), 파워 업 신호(/PWRUP), 승압 전압(Vpp)을 인가받아 초기 승압 전압(Vp)을 발생시킨 후에 승압 전압 발생 회로(200)에 인가되어 전하 펌핑된 후에 로우 디코더(150), 메모리 셀 어레이(160), 센스 증폭기(170), 출력 버퍼(180)에 각각 인가된다.
도 8에 나타낸 본 발명의 반도체 장치의 승압 전압 발생기를 이용한 반도체 메모리 장치 각 블록들의 기능을 설명하면 다음과 같다.
제어 신호 발생부(100)는 외부로부터 인가되는 명령 신호들을 조합하여 절전 모드 인에이블 신호(DPDE)를 발생하고, 칼럼 어드레스 래치(130) 또는 로우 어드레스 래치(120)는 칼럼 어드레스 또는 로우 어드레스를 래치하여 내부 어드레스를 출 력하고, 칼럼 디코더(140)와 로우 디코더(150)는 내부 어드레스를 디코딩하여 복수의 워드 및 비트 라인을 억세스하게 하며, 메모리 셀 어레이(160)는 복수개의 워드 라인과 복수개의 비트 라인사이에 연결된 복수개의 메모리 셀에 데이터를 라이트 또는 리드하게 한다. 센스 증폭기(170)는 비트 라인으로 차지(Charge)된 작은 전압 신호를 외부로 전달할 구동 능력을 갖도록 전원 전압(VDD) 레벨로 증폭하고, 출력 버퍼(180)는 비트 라인의 정보를 패드(190)를 통해 반도체 메모리 외부로 전달한다.
승압 전압 발생 회로(200), 파워 업 회로(300), 초기 승압 전압 발생 회로(400)의 기능은 도 8의 본 발명의 반도체 장치의 승압 전압 발생기에서의 동작과 대동소이하므로 여기에서는 설명을 생략한다.
도 8을 참조하여 본 발명의 반도체 장치의 승압 전압 발생기를 이용한 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
제어 신호 발생부(100)는 외부로부터 인가되는 명령 신호들(/CS, /RAS, /CAS, /WE)을 조합하여 반도체 메모리 장치의 저전력 절전 모드 인에이블 신호(DPDE)를 발생시킨다.
파워 업 회로(300)의 파워 업 신호(/PWRUP) 출력, 승압 전압 발생 회로(200)의 승압 전압(Vpp) 출력, 초기 승압 전압 발생 회로(400)의 외부 전원 전압(VDD)과 승압 전압 발생단(VPP)의 연결 제어 및 절전 모드가 불필요한 경우에 외부 전원 전압(VDD) 레벨로 초기 승압 전압(Vp)의 출력하고, 절전 모드가 필요한 경우에 외부 전원 전압(VDD)의 레벨을 감소시켜 절전용 초기 승압 전압(Vp)을 출력하는 동작은 도 8의 본 발명의 반도체 장치의 승압 전압 발생기에서의 동작과 대동소이하므로 여기에서는 설명을 생략한다.
다만, 초기 승압 전압 발생 회로(400)에서 생성된 초기 승압 전압(Vp)을 승압 전압 발생 회로(200)에서 인가받아 기준 전압 레벨에 도달할 때까지 전하를 펌핑시켜 외부 전원 전압(VDD)보다 높은 승압 전압(Vpp)을 발생시킨다.
이 승압 전압(Vpp)을 본 발명의 반도체 메모리 장치의 내부 블록인 로우 디코더(150), 메모리 셀 어레이(160), 센스 증폭기(170), 출력 버퍼(180)에서 인가받아 활용을 하는데, 먼저 로우 디코더(150)의 워드 라인 드라이버 회로에서 워드 라인 전압을 고전압으로 함에 따라 NMOS 셀 트랜지스터의 문턱 전압의 손실이 존재하여도 비트 라인선의 하이 레벨의 데이터 전압인 외부 전원 전압(VDD)을 셀에 라이트할 수 있으며 리드 시에는 충분한 데이터 전압을 비트 라인에 전달할 수 있도록 해 준다.
또한, 센스 증폭기(170)의 비트 라인 격리화(Isolation) 회로에서 모스 트랜지스터를 이용하여 트랜지스터의 게이트 전압을 충분히 고전압으로 하면 문턱 전압의 손실 없이 메모리 셀 어레이(160)로 외부 전원 전압(VDD)을 전송할 수가 있다.
한편, 전원 전압이 5V에서 3.3V 이하로 저전압화됨에 따라 출력 버퍼(180)에서 출력 트랜지스터의 부하 구동 능력이 저하되는데, 출력 트랜지스터에는 특히 큰 전류가 흐르기 때문에 출력단의 과전류로 인한 칩 파괴 현상인 래치 업(Latch up) 현상이 일어나기 쉬워 CMOS 회로 대신 NMOS 회로를 사용한다. 이때 문턱 전압의 손실이 부하의 충전 속도를 저하시키고 불충분한 하이 레벨의 출력 전압을 초래하므 로 NMOS의 게이트에 상기 승압 전압(Vpp)을 인가받아 부하를 충분한 하이 레벨의 출력 전압까지 고속으로 구동할 수 있게 한다.
이와 같이 본 발명의 반도체 장치의 승압 전압 발생기 및 이를 이용한 반도체 메모리 장치는 저전력의 절전 모드가 필요한 휴대용 전자 기기의 반도체 장치에서 내부 전원 전압을 의도적으로 강하시키기 위한 절전 모드 인에이블 신호(DPDE)와 안정된 내부 전원 전압의 확보 여부를 통지하는 파워 업 신호(/PWRUP)를 이용하여 외부 전원 전압(VDD)과 승압 전압 발생단(VPP)의 연결을 제어함으로써 직류의 누수 전류 없이 저전력의 절전 모드의 진입과 해제를 모두 제어할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 저전력의 절전 모드가 필요한 휴대용 전자 기기의 반도체 메모리 장치에서 절전 모드의 진입과 해제를 모두 제어함으로써 직류의 누수 전류가 흐를 가능성을 예방하여 오동작을 방지하고, 정상적으로 감소된 초기 승압 전압이 출력되어 저전력의 절전 모드를 수행할 수 있다.

Claims (11)

  1. 외부 전원 전압으로부터 생성된 내부 전원 전압에 따라 증가하다가 상기 내부 전원 전압이 소정 전압에 도달하면 천이되는 파워 업 신호를 수신하고 상기 파워 업 신호의 레벨을 쉬프팅하여 레벨 쉬프팅된 파워 업 신호를 발생하는 레벨 쉬프터;
    정상 동작시에 초기 승압 노드로 전송된 상기 외부 전원 전압을 상기 레벨 쉬프팅된 파워 업 신호에 응답하여 승압 전압 발생단으로 전송하고, 절전 모드 동작시에 상기 외부 전원 전압이 상기 초기 승압 노드로 전송되는 것을 차단하고 상기 초기 승압 노드의 전압 레벨을 강하시키는 초기 승압 전압 발생부;
    상기 정상 동작시에는 상기 파워 업 신호의 제어에 의해 전하를 펌핑하여 승압 전압을 출력하고 상기 절전 모드 동작시에는 디스에이블되는 승압 전압 발생 회로를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
  2. 제1항에 있어서,
    상기 초기 승압 전압 발생부는
    상기 정상 동작시에 상기 레벨 쉬프트된 파워 업 신호에 응답하여 턴 온되어 상기 초기 승압 노드의 전압을 상기 승압 전압 발생단으로 전송하는 제1 전송 수단;
    절전 모드 인에이블 신호에 응답하여 상기 정상 동작시에는 상기 초기 승압 노드로 상기 외부 전원 전압을 전송하고 상기 절전 모드 동작시에는 상기 초기 승압 노드의 전압 레벨을 강하시키는 제2 전송 수단을 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
  3. 제2항에 있어서,
    상기 제2 전송 수단은
    절전 모드 인에이블 신호에 응답하여 상기 정상 동작시에는 턴 온되어 상기 초기 승압 노드로 상기 외부 전원 전압을 전송하고 상기 절전 모드 동작시에는 턴 오프되어 상기 외부 전원 전압이 상기 초기 승압 노드로 전송되는 것을 차단하는 제1 전송 게이트;
    상기 초기 승압 노드와 접지 전압 사이에 연결되고 상기 절전 모드 동작시에 상기 절전 모드 인에이블 신호에 응답하여 턴 온되어 상기 초기 승압 노드의 전압 을 방전시키는 제2 전송 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
  4. 제1항에 있어서,
    상기 레벨 쉬프터는
    소오스에 상기 승압 전압이 공통으로 인가되는 제1 및 제2 PMOS 트랜지스터들;
    소오스가 접지되어 접지 전압이 공통으로 인가되는 제1 및 제2 NMOS 트랜지스터들;
    상기 제1 및 제2 PMOS 트랜지스터들 각각의 드레인에 드레인이 연결되고 상기 제1 및 제2 NMOS 트랜지스터들 각각의 드레인에 소오스가 연결되며 게이트에 공통으로 상기 외부 전원 전압이 인가되는 제3 및 제4 NMOS 트랜지스터들;
    상기 파워 업 신호를 인가받아 레벨을 반전시켜 상기 제2 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하고,
    상기 제2 PMOS 트랜지스터의 게이트를 상기 제1 PMOS 트랜지스터의 드레인에 연결하고, 상기 제1 PMOS 트랜지스터의 게이트를 상기 제2 PMOS 트랜지스터의 드레인에 연결하여,
    상기 제2 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 접점에서 상기 상기 레벨 쉬프팅된 파워 업 신호를 출력하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
  5. 제1항에 있어서,
    상기 초기 승압 전압 발생부는
    상기 반도체 메모리 장치의 상기 절전 모드가 필요한 시점에서 상기 외부 전원 전압으로부터 생성된 내부 전원 전압이 상기 제1 목표 레벨 이하로 감소함에 따라 상기 파워 업 신호의 값이 하이 레벨로 천이되는 시점이 상기 절전 모드가 진입되는 시점인 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
  6. 제1항에 있어서,
    상기 초기 승압 전압 발생부는
    상기 반도체 메모리 장치의 상기 절전 모드가 불필요한 시점이 되면 상기 절전 모드 인에이블 신호가 로우 레벨로 천이됨에 따라 상기 파워 업 신호가 상기 내부 전원 전압에 따라 증가되다가,
    상기 내부 전원 전압이 상기 제1 목표 레벨 이상이 되면 상기 파워 업 신호가 다시 로우 레벨로 천이되는 시점이 상기 절전 모드가 해제되는 시점인 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
  7. 제1항에 있어서,
    상기 승압 전압 발생 회로는
    상기 파워 업 신호를 인가받아 상기 파워 업 신호가 로우 레벨인 경우에 상기 초기 승압 전압과 소정의 기준 전압의 레벨을 비교하여 상기 초기 승압 전압이 제2 목표 레벨에 미치는지를 검출한 후에 상기 제2 목표 레벨에 미치지 않은 경우에는 전하를 펌핑하여 승압 전압을 출력하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
  8. 외부 전원 전압으로부터 생성된 내부 전원 전압의 증가에 따라 증가하다가 상기 내부 전원 전압이 소정 전압에 도달하면 천이되는 파워 업 신호를 출력하는 파워 업 회로;
    상기 파워 업 신호를 인가받아 레벨을 쉬프팅하고 정상 동작시에는 레벨 쉬프팅된 파워 업 신호에 응답하여 초기 승압 노드의 상기 외부 전원 전압을 승압 전압 발생단으로 전송하고 절전 모드 동작시에는 상기 외부 전원 전압이 상기 초기 승압 노드로 전송되는 것을 차단하고 상기 초기 승압 노드의 전압 레벨을 강하시키는 초기 승압 전압 발생 회로;
    상기 정상 동작시에는 상기 파워 업 신호의 제어에 의해 전하를 펌핑하여 승압 전압을 출력하고 상기 절전 모드 동작시에는 디스에이블되는 승압 전압 발생 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 반도체 메모리 장치는
    내부 어드레스를 디코딩한 후에 상기 승압 전압을 인가받아 복수개의 워드 라인을 활성화시키는 로우 디코더;
    상기 승압 전압을 인가받아 비트 라인으로 충전된 작은 전압 신호를 외부로 전달할 구동 능력을 갖도록 상기 외부 전원 전압 레벨로 증폭시키는 센스 증폭기;
    상기 승압 전압을 인가받아 상기 비트 라인의 정보를 증폭시켜 반도체 메모리 외부로 전달하는 출력 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 파워 업 회로는
    상기 외부 전원 전압을 인가받아 소정의 시점부터 일정한 레벨의 바이어스 전압을 출력하는 바이어스 전압 공급부;
    상기 내부 전원 전압과 상기 바이어스 전압을 인가받아 전압 레벨의 차이에 따른 차동 증폭된 전압을 출력하는 차동 증폭 회로부;
    상기 바이어스 전압을 게이트에 인가받고 소오스가 접지되어 상기 소정의 시점에 상기 차동 증폭 회로부의 출력을 로우 레벨로 초기화하여 상기 파워 업 신호를 로우 레벨로 천이시키는 초기화 트랜지스터;
    상기 차동 증폭된 전압을 반전시킨 후에 증폭시켜 상기 파워 업 신호를 출력하는 인버터;
    상기 인버터의 출력 신호를 인가받아 소정 시간동안 지연시킨 후에 상기 차동 증폭 회로부의 스위칭 동작을 제어하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 승압 전압 발생 회로는
    상기 승압 전압을 인가받아 상기 파워 업 신호의 제어에 의해 상기 승압 전압과 상기 기준 전압의 레벨을 비교하여 상기 궤환된 승압 전압이 제1 목표 레벨에 미치는지를 검출하여 검출 신호를 출력하는 승압 전압 레벨 검출부;
    상기 검출 신호를 인가받아 상기 검출 신호의 제어에 의해 펄스 신호를 주기 적으로 발생시키는 오실레이터;
    상기 펄스 신호를 인가받아 전하를 펌핑하여 상기 승압 전압을 발생시킨 후에 상기 승압 전압이 상기 제1 목표 레벨에 도달할 때까지 상기 승압 전압 레벨 검출부로 다시 궤환시키는 전하 펌프부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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