JP2011061343A - 駆動装置、及び表示装置 - Google Patents

Abstract

【課題】並列接続された複数の出力アンプ回路において所望の駆動能力を実現することができる駆動装置、及び表示装置を提供すること。
【解決手段】本発明に係る駆動装置（ソースドライバ１）は、並列接続された複数の出力アンプ回路１０と、複数の出力アンプ回路１０に、バイアス電圧供給源２５からバイアス電圧を供給するバイアス配線（幹バイアス配線２２）と、複数の出力アンプ回路１０に、電源電圧供給源３５から電源電圧を供給する電源配線３１と、複数の出力アンプ回路１０に供給される電源電圧とバイアス電圧との差が所望となるように、バイアス電圧にオフセット電圧を重畳する補正手段（バッファ２６）とを備えた。
【選択図】図４

Description

本発明は、複数の出力アンプ回路を備える駆動装置、及び駆動装置を搭載した表示装置に関する。

半導体集積回路装置に配設された回路に発生する電源電圧降下の影響をなくし、回路の動作不具合や動作速度低下を抑制する方法が特許文献１に提案されている。図７に、特許文献１に開示された半導体集積回路装置の回路構成図を示す。半導体集積回路装置２００には、電源端子１１２、グランド端子（グランドパッド）１１４、及び負電源端子１１６が設けられている。電源端子１１２には、外部の電源が接続され電源電圧（Ｖｄｄ）が供給される。グランド端子１１４は、グランド（０Ｖ）に接続される。負電源端子１１６には、外部の負電源が接続され負電源電圧（−Ｖｄｄ）が供給される。このように、電源及びグランド間の電圧と同じ大きさの電圧が、グランドとの間に発生するように負電源が設けられている。

また、電源端子１１２には電源配線１１８が接続され、グランド端子１１４にはグランド配線１２０が接続されている。電源配線１１８とグランド配線１２０との間には、電源及びグランドに近い順に第１回路３０１から第ｆ回路３０ｆまでの複数の回路が並列接続されている。

さらに、複数の回路のうち、グランドから最も離れた領域に配置された第ｆ回路３０ｆの、グランド配線１２０側のノードＧｆと負電源端子１１６との間には電流発生部として電流源１２２が配置されている。すなわち、電流源１２２は、グランド配線１２０にグランド電位（０Ｖ）を供給するグランド端子（グランドパッド）１１４から最も離れた配線部分に設けられており、グランド配線１２０に流れる電流の方向がグランドから負電源（電流源１２２）方向となるように電流を発生する。

負電源に接続された電流源１２２を配置することにより、グランド配線１２０を流れる電流の方向はグランドからノードＧｆへの方向となり、グランド配線１２０上のノードの電位は、グランドから離れるに従って（Ｇ１、Ｇ２・・・Ｇｆの順に）低くなり、ノードＧｆで最も低くなる。また、電源配線１１８上のノードの電位は、電源から離れるに従って（Ｖ１、Ｖ２・・・Ｖｆの順に）低くなるため、各回路３０１〜３０ｆにおける電源側ノードとグランド側ノード間で十分な電位差を確保でき、電源（グランド）から離れた位置に配置された回路であっても電圧レベルが低下せず、電源電圧降下及びグランド電圧上昇の影響を受けない、安定した回路となる。

特開２００５−１５０２１５号公報 第１図、２図、第１９段落

近年、テレビやパソコン用ディスプレイに使用される液晶表示装置は、大画面化、高精細化、多機能化等が進んでいる。これに伴って、液晶表示パネルを駆動するソースドライバ（駆動装置）の出力数が増大し、その構成が複雑化してきている。

ソースドライバに配設された電源配線、及びグランド配線の引き回しによって高抵抗化が生じると、電源電圧供給源から離れた位置に配置される回路において、供給電圧の電圧降下が発生する。また、消費電力の節約や、回路の高速化を目的とした低電源電圧化を実施すると、電源電圧供給源から離れた位置に配置される回路において、供給電圧の電圧降下が発生する。供給電圧の電圧降下は、回路の動作不具合、動作速度低下、各出力アンプ回路間のスルーレート（駆動能力）のばらつきなどの原因となり、表示画質不良等が発生する。

多出力化に対応した最近のソースドライバにおいては、液晶表示パネルの長尺方向に出力アンプ回路を１０００個近く並べたレイアウトのものもある。このような構成においては、電源電圧供給源から離れた位置に配置される出力アンプ回路の供給電圧の電圧降下が特に深刻となる。

上記特許文献１の技術を適用した場合、上述したように、内部回路の電源電圧とＧＮＤとの電圧差を補正することが可能となる。しかしながら、上記特許文献１の技術においても、電源電圧供給源から離れた位置に配置される出力アンプ回路と、電源電圧供給源に近い位置に配置される出力アンプ回路とで駆動能力のばらつきが生じるという問題を解決することはできなかった。

本発明に係る駆動装置は、並列接続された複数の出力アンプ回路と、前記複数の出力アンプ回路に、バイアス電圧供給源からバイアス電圧を供給するバイアス配線と、前記複数の出力アンプ回路に、電源電圧供給源から電源電圧を供給する電源配線と、前記複数の出力アンプ回路に供給される前記電源電圧と前記バイアス電圧との差が所望となるように、前記バイアス電圧にオフセット電圧を重畳する補正手段とを備えたものである。

本発明に係る駆動装置によれば、複数の出力アンプ回路に供給される電源電圧とバイアス電圧との電圧差が所望となるように、バイアス電圧を補正する補正手段を設けたので、並列接続された複数の出力アンプ回路において所望の駆動能力を実現することができる。

本発明に係る表示装置は、上記駆動装置を搭載したものである。

本発明によれば、並列接続された複数の出力アンプ回路において所望の駆動能力を実現することができる駆動装置、及び表示装置を提供することができるという優れた効果を有する。

アクティブマトリクス駆動方式の液晶表示装置の模式的平面図。 実施形態１に係るソースドライバの出力アンプ回路の一例を示す回路図。 （ａ）実施形態１に係るソースドライバにおいて、バイアス電圧を補正する補正手段を説明するための概略回路図。（ｂ）実施形態１に係るバイアス電圧修正の概念図。 実施形態１に係るソースドライバの電源電圧とバイアス電圧の電圧差を示す説明図。 （ａ）実施形態２に係るソースドライバにおいて、バイアス電圧を補正する補正手段を説明するための概略回路図。（ｂ）実施形態１に係るバイアス電圧修正の概念図。 実施形態２に係るオフセット信号のタイミングチャート図。 特許文献１に係る半導体集積回路装置の回路構成図。 比較例に係るソースドライバにおいて、バイアス電圧を補正する補正手段を説明するための概略回路図。 （ａ）理想的な電源電圧とバイアス電圧との電圧差の関係を示す相関図。（ｂ）比較例に係る電源電圧とバイアス電圧との電圧差の関係を示す相関図。 出力アンプ回路間の出力遅延のばらつきを説明するための概念図。 特許文献１に係る電源電圧とバイアス電圧との電圧差を示す説明図。

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。

［実施形態１］
表示装置として、アクティブマトリクス駆動方式の液晶表示装置を例にとり説明する。図１は、アクティブマトリクス駆動方式の液晶表示装置の模式的説明図である。同図において、表示領域５０の１画素に接続される主要な構成を等価回路図も模式的に図示する。

アクティブマトリクス駆動方式の液晶表示装置１００は、アレイ基板と対向基板間に液晶層が挟持された構造となっている。アレイ基板は、通常、表示領域５０に透明な画素電極５１及び薄膜トランジスタ（以降、「ＴＦＴ（Thin Film Transistor）」と称する）５２がマトリックス上に配置されている。対向基板には、面全体に１つの透明な共通電極５３が形成されている。液晶は、容量性を有し、画素電極５１と共通電極５３との間に液晶容量５４を成す。液晶の容量性を補助するために、補助容量５５をさらに備えることが多い。なお、共通電極５３は、アレイ基板上に配設されていてもよい。

ＴＦＴ５２のオン、オフは、走査信号により制御される。ＴＦＴ５２がオンのとき、映像データ信号に対応した諧調信号電圧が画素電極５１に印加され、各画素電極５１と、共通電極５３との間の電位差により液晶の透過率が変化する。液晶容量５４及び補助容量５５により、ＴＦＴ５２のオフ後も前述の電位差を一定期間保持することにより、画像が表示される。

アレイ基板上には、各画素電極５１に印加する複数のレベル電圧（諧調信号電圧）を送るソース線２（２_１、２_２、・・・２_ｎ）と、走査信号を送るゲート線４（４_１、４_２、・・・４_ｍ）とが格子状に配設されている。図１の例においては、ソース線２は、Ｙ方向に延在され、Ｘ方向に複数配設されている。一方、ゲート線４は、Ｘ方向に延在され、Ｙ方向に複数配設されている。ゲート線４及びソース線２は、互いの交差部に生じる容量や共通電極との間に挟まれる液晶容量５４等により、大きな容量性負荷となっている。

ソース線２は、表示領域５０の外側に区画される額縁領域に配設された駆動装置（ドライバＬＳＩ（Large Scale Integration））であるソースドライバ１まで延設されている。同様にして、ゲート線４は、額縁領域に配設された駆動装置であるゲートドライバ３まで延設されている。ソースドライバ１及びゲートドライバ３には、表示コントローラー（不図示）よりそれぞれ必要なクロックＣＬＫ、制御信号、電源電圧等が供給される。また、ソースドライバ１には、表示コントローラーより映像データが供給される。

１画素分のデータの書き換えは、１フレーム期間（１／６０秒）に行われる。各ゲート線において、１画素毎（ライン毎）に順次選択され、選択期間内に各ソース線より諧調信号電圧が供給される。ゲートドライバ３は、少なくとも２値の走査信号を供給すればよい。これに対して、ソースドライバ１は、ソース線２を諧調数に応じたレベルの諧調信号電圧で駆動する必要がある。このため、ソースドライバ１は、映像データを諧調信号電圧に変換するデコーダと、その諧調信号電圧をソース線２に増幅出力する出力アンプ回路を備えている。デコーダ及び出力アンプ回路は、複数のソース線２に対応して設けられている。

図２に、ソースドライバ１に配設された出力アンプ回路１０の回路図の一例を示す。前述したように、出力アンプ回路１０は、ソース線２それぞれに対応して配設されているが、図２においては、１つの出力アンプ回路１０を図示する。

出力アンプ回路１０は、電流源トランジスタＴ１、差動段として機能する入力差動段１１、カレントミラー回路１２、出力部１３を備える。また、出力アンプ回路１０には、電源配線３１を介して電源電圧が、バイアス供給線２１を介してバイアス電圧が供給されるように構成されている。また、Ｖｓｓ配線３２を介して接地電圧（Ｖｓｓ）が供給されるように構成されている。

実施形態１に係る電流源トランジスタＴ１として、Ｐ型のＭＯＳトランジスタを配置した。無論、Ｎ型としてもよい。電流源トランジスタＴ１のゲートには、バイアス供給線２１を介してバイアス電圧が供給されるように構成されている。電流源トランジスタＴ１のソースには、電源配線３１を介して電源電圧が供給されるように構成されている。電流源トランジスタＴ１のドレインは、入力差動段１１と接続されている。

入力差動段１１には、ペアトランジスタとして機能する第１導電型の第１の差動トランジスタ、及び第２の差動トランジスタが配置されている。本実施形態１においては、第１の差動トランジスタとしてＰ型のＭＯＳトランジスタ（以降、「第１の差動トランジスタＰ１」と云う）、第２の差動トランジスタとしてＰ型のＭＯＳトランジスタ（以降、「第２の差動トランジスタＰ２」と云う）を配置した。ペアトランジスタは、Ｐ型に限定されるものではなくＮ型としてもよい。

カレントミラー回路１２は、入力差動段１１と接続される中間段であり、能動負荷部として機能する。カレントミラー回路１２には、第２導電型の第１の中間トランジスタ、及び第２の中間トランジスタが配置されている。本実施形態１においては、第１の中間トランジスタとしてＮ型のＭＯＳトランジスタ（以降、「第１の中間トランジスタＮ１」と云う）、第２の中間トランジスタとしてＮ型のＭＯＳトランジスタ（以降、「第２の中間トランジスタＮ２」と云う）を配置した。カレントミラー構成の第１の中間トランジスタＮ１、第２の中間トランジスタＮ２は、差動対の能動負荷として機能し、入力される作動信号をシングルエンド信号に変換する。

出力部１３は、入力差動段１１とカレントミラー回路１２の間の接続点に接続されており、出力段１４と、位相補償容量Ｃ１を備える。位相補償容量Ｃ１は、出力段１４の前後に接続されている。

第１の差動トランジスタＰ１、第２の差動トランジスタＰ２は、ソースが共通接続されている。そして、この共通接続されたソースは、電流源トランジスタＴ１のドレインに接続されている。第１の差動トランジスタＰ１のドレインは、第１の中間トランジスタＮ１のドレインに接続されている。同様にして、第２の差動トランジスタＰ２のドレインは、第２の中間トランジスタＮ２のドレインに接続されている。

第１の差動トランジスタＰ１のゲート電極（制御端子）は、反転入力端子（−）に接続されている。また、第２の差動トランジスタＰ２のゲート電極（制御端子）は、非反転入力端子（＋）に接続されている。

第１の中間トランジスタＮ１、及び第２の中間トランジスタＮ２のソースはそれぞれ接地電位ＶＳＳに接続されている。また、第１の中間トランジスタＮ１、及び第２の中間トランジスタＮ２のゲートは、ノードａにより共通接続されている。ノードａは、第１の差動トランジスタＰ１のドレインと第１の中間トランジスタＮ１のドレイン間にあるノードｂと接続されている。

第２の差動ランジスタＰ２のドレインと、第２の中間トランジスタＮ２のドレイン間にあるノードｃは、出力部１３の出力段１４に接続されている。出力アンプ回路１０からの出力は、出力段１４からソース線２に送出される。

ここで、比較例に係るソースドライバについて説明する。図２に示した出力アンプ回路１０に供給するバイアス電圧の供給経路の比較例を図８に示す。バイアス電圧は、ソースドライバ内に配設されたバイアス電圧供給源２２５から、幹バイアス配線２２２及びバイアス供給線２２１を介して、各出力アンプ回路１０の電流源トランジスタＴ（不図示）のゲートに供給される。

バイアス電圧供給源２２５及び電源電圧供給源２３５は、図８に示すように、ソースドライバのほぼ中央領域に配設されている。幹バイアス配線２２２は、概ね中央に配設されたバイアス電圧供給源２２５からソースドライバの左右端部に向けて、図８中のＸ方向両側に延在されている。そして、幹バイアス配線２２２から、ソース線２０２に対応するバイアス供給線２２１が分岐されている。バイアス供給線２２１は、出力アンプ回路１０の数に対応して配設されている。

次に、ソースドライバの出力アンプ回路の駆動能力について説明する。並列接続された複数の出力アンプ回路に供給される電源電圧とバイアス電圧との電圧差は、図９（ａ）に示すように、電源電圧供給源やバイアス電圧供給源からの離間距離に関わらず、常に一定であることが望ましい。しかしながら、出力アンプ回路１０を駆動することによって大きく電流を消費するため、電流と電源の配線抵抗等との関係から、一時的に電源電圧の落ち込み（いわゆるＩＲドロップ）が発生する。これに対し、電流を消費しないバイアス電圧は、ほぼ一定の電位を示す。従って、現実的には、図９（ａ）のような電源電圧とバイアス電圧との電圧差の関係とはならず、図９（ｂ）に示すような電源電圧とバイアス電圧との電圧差の関係となる。図２のような出力アンプ回路１０の電流源トランジスタＴ１において、ソース−ゲート間電圧差（Ｖｇｓ）が落ち込むと、出力アンプ回路の駆動能力が著しく悪化する。この傾向は、消費電流が積算される電源電圧供給箇所から離れた出力アンプ回路ほど顕著となる。その結果、駆動能力が落ち込んだ出力アンプ回路の出力により、図１０のような出力遅延分布となる。そして、ソースドライバ内において、電源電圧供給源から離間した位置において、書き込み不良などの表示画質不良が発生する。

上記特許文献１においては、上述したように。内部回路３０１〜３０ｆの電源電圧とＧＮＤとの電圧差を補正することができる（図１１参照）。しかしながら、図１１に示すように、バイアス電圧と電源電圧との電圧差を補正することはできなかった。また、上記特許文献１においては、ＧＮＤ以下の別電源が必要であり、回路内に逆向きの電流源を配置する必要があった。

次に、本実施形態１の特徴部について説明する。図３（ａ）に、出力アンプ回路１０に供給するバイアス電圧の供給経路の一例を示す。バイアス電圧は、ソースドライバ１内に配設されたバイアス電圧供給源２５から、バイアス配線として機能する幹バイアス配線２２、同じくバイアス配線として機能するバイアス供給線２１を介して、各出力アンプ回路１０の電流源トランジスタＴ１のゲートに供給される。

バイアス電圧供給源２５は、図３（ａ）に示すように、ソースドライバ１のほぼ中央領域に配設されている。幹バイアス配線２２は、概ね中央に配設されたバイアス電圧供給源２５からソースドライバ１の左右端部に向けて、図３（ａ）中のＸ方向両側に延在されている。そして、幹バイアス配線２２から、ソース線２に対応するバイアス供給線２１が分岐されている。バイアス供給線２１は、出力アンプ回路１０の数に対応して配設されている。実施形態１においては、バイアス供給線２１に対して１つの出力アンプ回路１０を配設した例を示しているが、バイアス供給線２１の図３（ａ）中のＹ方向の上側と下側に、１つずつ出力アンプ回路を配設してもよい。また、バイアス供給線２１に直列に出力アンプ回路を接続したものであってもよい。

幹バイアス配線２２上には、複数のバッファ２６が配設されている。実施形態１においては、幹バイアス配線２２から５本のバイアス供給線２１が配設される毎にバッファ２６を配設した（図３（ａ）参照）。バッファ２６は、状態信号入力により、バイアス電圧にオフセット電圧を重畳する役割を担う。

図３（ｂ）に、バッファ２６によるバイアス電圧修正の概念図を示す。バッファ２６を通過したバイアス電圧は、図３（ｂ）に示すように、元のバイアス電圧よりも所定量オフセットされる。バッファ２６を設けることにより、ソースドライバ１内の出力アンプ回路１０に供給されるバイアス電圧を、電源電圧の変動量、及び変動タイミングに沿うように意図的（位置的、時間的）に補正する。

図４に、実施形態１に係るソースドライバ１の電源電圧とバイアス電圧との電圧差の関係を説明するための概念図を示す。電源電圧供給源３５は、実施形態１においては、バイアス電圧供給源２５の近傍に設けた。すなわち、ソースドライバ１の中央領域に電源電圧供給源３５を設けた。図４に示すように、出力アンプ回路を駆動することによって大きく電流を消費するため、電流と電源の配線抵抗等との関係から、一時的に電源電圧の落ち込み（いわゆるＩＲドロップ）が発生する。換言すると、電源電圧供給源３５から離間する位置に配設されているものほど、出力アンプ回路１０で消費される電流により電源電圧のドロップが生じる。これに対し、電流を消費しないバイアス電圧は、ほぼ一定の電位を示す。

そこで、電源電圧ドロップカーブに合わせるように、幹バイアス配線２２の途中にオフセットを持ったバッファ２６でバッファリングする。すなわち、電源電圧の変化に沿うように意図的にバッファ２６により、バイアス電圧をオフセットさせる。オフセット電圧量は、バッファ２６の設計によって任意に設定可能である。よって、補正されるバイアス電圧は、設計されたオフセット電圧の分、バッファ２６の数だけ階段状に補正される。これにより、電源電圧とバイアス電圧の電圧差が、電源電圧供給源３５、バイアス電圧供給源２５からの離間距離の異なる出力アンプ回路間において、駆動能力を平準化させることができる。

バッファ２６の挿入位置、及び挿入するバッファ数は、各出力アンプ回路の消費電力やソースドライバ内の電源配線抵抗、実際に使用されるときの動作使用、バッファ配置のレイアウト制約等の条件に応じて、適宜設計すればよい。バッファ数を増加することにより、より正確にバイアス電圧を制御することが可能となる。

本実施形態１によれば、バッファ２６を配設してバイアス電圧をオフセットさせることにより、出力アンプ回路駆動時に発生する電源電圧ドロップが発生しても、電源電圧とバイアス電圧との電圧差を維持することができる。その結果、並列接続された複数の出力アンプ回路間の駆動能力を平準化させることができる。

[実施形態２]
次に、上記実施形態とは異なる構造のソースドライバの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。

実施形態２に係るソースドライバは、以下の点を除く基本的な構成は、上記実施形態１と同様である。すなわち、実施形態２においては、バッファに対して、オフセット出力のオン、オフを外部信号にて制御させている点、この機能を有しないバッファを適用した実施形態１とは相違する。

図５（ａ）に、出力アンプ回路１０に供給するバイアス電圧の供給経路の一例を示す。バイアス電圧は、ソースドライバ１内に配設されたバイアス電圧供給源２５から、幹バイアス配線２２及びバイアス供給線２１を介して、各出力アンプ回路１０の電流源トランジスタＴ１のゲートに供給される。バイアス供給線２１の途上に、バッファ２６ａが複数配設されている。

各バッファ２６ａにおいては、バイアス電圧に重畳するオフセット出力のオン、オフのタイミングを制御するタイミング調整機能を備えている。具体的には、オフセット出力のオン、オフを外部信号にて制御させる制御配線２７が接続されている。制御配線２７は、ソースドライバ１の外部に接続されている。幹バイアス配線２２上には、複数のバッファ２６ａが配設されている。実施形態２においては、５本のバイアス供給線２１毎にバッファ２６ａを配設した。制御配線２７を介して送信された外部信号により、バッファ２６ａのオフセット出力のオン、オフが制御される。

図５（ｂ）に、バッファ２６ａに対して、オフセット出力のオン、オフを外部信号にて制御した場合のバイアス電圧の状態を模式的に図示した概念図を示す。図６に、バッファ２６ａに印加されるオフセット信号の動作例を示す。図６に示すように、出力アンプ回路の出力が変化するタイミング（駆動装置全体に電流が流れて、電源電圧供給箇所から離れた周辺で電源電圧が落ち込むタイミング）に合わせて、バイアス電圧をオフセットさせるように、バッファのオフセット出力をオンにする。バッファのオフセット出力のオン期間は、出力アンプ回路能力や接続している負荷のサイズに合わせて設定する。

バッファ２６ａを設けることにより、ソースドライバ１内の出力アンプ回路１０に供給されるバイアス電圧を、電源電圧の変動量、及び変動タイミングに沿うように意図的（位置的、時間的）に補正させることが可能となる。また、オフセット出力のオン、オフを外部信号にて制御可能な構成とすることにより、ソースドライバ１の消費電流の増加を必要最小限に抑制することができる。

ソースドライバ１内の出力アンプ回路１０が消費する電流は、大別して２種類ある。１つは、一般的に静消費電流と呼ばれるものである。静消費電流は、回路動作を行うために必要な消費電流であり、出力アンプ回路１０の駆動のオン、オフに関わらず所定量消費する電流である。出力アンプ回路１０が消費するもう１つの電流は、動消費電流と呼ばれるものである。動消費電流は、出力アンプ回路１０が駆動する際に流れる電流である。動消費電流は、出力アンプ回路の設計や出力アンプ回路に接続している負荷、出力アンプ回路の駆動条件によって決定される。平均動消費電流は、条件にもよるが、通常、静消費電流の数倍以上の電流を消費する。

実施形態２によれば、必要な期間のみバイアス電圧をオフセットさせているので、オフセット調整が不要な期間、すなわち、出力アンプ回路１０を駆動していない期間には、不要な消費電流が増加することを防止することができる。

実施形態２によれば、電源電圧とバイアス電圧の電圧差が出力アンプ回路間で生じないような補正手段を設けているので、複数配設された出力アンプ回路間の駆動能力を平準化させることができる。補正手段としてバッファを利用しているので、設計が容易であるというメリットを有する。また、バッファに対して、オフセット出力のオン、オフ機能を付加したため、消費電流の増加分を最小限に抑制することができる。

なお、上記実施形態１及び２においては、補正手段としてバッファを設ける例について説明したが、電源電圧とバイアス電圧の差が所望となるように補正する手段であればよく、バッファに限定されない。また、バイアス電圧供給源をソースドライバ中央に設ける例について述べたが、一例であって、その位置は特に限定されない。例えば、バイアス電圧供給源を、端部に設けるようにしてもよいし、駆動装置の外部に設けるようにしてもよい。電源電圧供給源においても同様に、端部に設けるようにしてもよいし、駆動装置の外部に設けるようにしてもよい。

また、表示装置の例として、液晶表示装置に適用した例を説明したが、ＥＬ表示装置等の他の表示装置にも好適に適用することができる。また、駆動装置は、半導体チップ等に回路を形成する場合の他、ＣＯＧ（Chip On Glass）技術を用いて、絶縁性基板上に直接駆動装置を形成してもよい。また、駆動装置の例として、ソースドライバの例を挙げたが、並列接続された複数の出力アンプ回路において、電源電圧とバイアス電圧の電圧差を制御したい用途に広く適用することができる。

また、上記実施形態においては、並列接続された複数の出力アンプ回路について駆動能力を平準化する例について述べたが、本発明は、並列接続された出力アンプ回路について、個々の出力アンプ回路に応じて所望の駆動能力に調整したい場合にも適用することができる。換言すると、上記実施形態においては、電源電圧とバイアス電圧の電圧差を複数の出力アンプ回路間において一定に保つように補正する例について説明したが、出力アンプ回路それぞれに応じて、電源電圧とバイアス電圧との電圧差が所望の値となるように調整したい場合にも適用可能である。補正手段により、電源電圧とバイアス電圧の電圧差が小さくなるように補正させることも可能である。また、補正手段を幹バイアス配線に設ける例について説明したが、バイアス供給線上に補正手段を設けてもよい。また、バイアス電圧に重畳するオフセット出力のオン、オフのタイミングを制御するタイミング調整機能としては、上記実施形態２の例に限定されず、本発明の趣旨を逸脱しない範囲において、種々の変形が可能である。

１ ソースドライバ
２ ソース線
３ ゲートドライバ
４ ゲート線
１０ 出力アンプ回路
１１ 入力差動段
１２ カレントミラー回路
１３ 出力部
１４ 出力段
２０ バイアス電圧供給源
２１ バイアス供給線
２２ 幹バイアス配線
２６ バッファ
３０ 電源電圧供給源
３１ 電源配線
３２ Ｖｓｓ配線
５０ 表示領域
５１ 画素電極
５２ 薄膜トランジスタ
５３ 共通電極
５４ 液晶容量
５５ 補助容量
Ｔ１ 電流源トランジスタ
Ｐ１ 第1の差動トランジスタ
Ｐ２ 第２の差動トランジスタ
Ｎ１ 第１の中間トランジスタ
Ｎ２ 第２の中間トランジスタ
１００ 液晶表示装置

Claims (6)

1. 並列接続された複数の出力アンプ回路と、
   前記複数の出力アンプ回路に、バイアス電圧供給源からバイアス電圧を供給するバイアス配線と、
   前記複数の出力アンプ回路に、電源電圧供給源から電源電圧を供給する電源配線と、
   前記複数の出力アンプ回路に供給される前記電源電圧と前記バイアス電圧との差が所望となるように、前記バイアス電圧にオフセット電圧を重畳する補正手段と
   を備えた駆動装置。
2. 前記補正手段は、状態信号入力により出力にオフセット電圧を重畳するバッファを前記バイアス配線の途上に挿入したものであることを特徴とする請求項１に記載の駆動装置。
3. 前記補正手段は、前記複数の出力アンプ回路における前記電源電圧と前記バイアス電圧の電圧差が一定となるように補正するものであることを特徴とする請求項１又は２に記載の駆動装置。
4. 前記補正手段は、前記バイアス電圧に重畳するオフセット電圧を重畳するタイミングを制御するタイミング調整機能を備えていることを特徴とする請求項１〜３のいずれか１項に記載の駆動装置。
5. 前記補正手段は、前記複数の出力アンプ回路の出力が変化するタイミングに合わせて前記バイアス電圧をオフセットさせることを特徴とする請求項１〜４のいずれか１項に記載の駆動装置。
6. 請求項１〜５のいずれか１項に記載の駆動装置を搭載した表示装置。

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