JP2006058360A - ソースドライバ、電気光学装置及び駆動方法 - Google Patents

Abstract

【課題】 チップ面積の縮小化に伴う低コスト化のみならずテストに費やすコストの低減も実現できるソースドライバ、電気光学装置及び駆動方法を提供する。
【解決手段】 ソースドライバ５２０は、各インピーダンス変換回路が、表示データに対応した階調電圧に基づいて複数のソース線の各ソース線を駆動する複数のインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎと、パワーセーブデータが保持される複数のパワーセーブデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇとを含む。各パワーセーブデータ保持回路が、インピーダンス変換回路毎に、又は１画素を構成するドット数のインピーダンス変換回路毎に設けられる。各インピーダンス変換回路は、負荷未接続時の位相余裕が負荷接続時の位相余裕より小さく、ソース線を駆動するボルテージフォロワ回路を含み、パワーセーブデータに基づいて、ボルテージフォロワ回路の動作電流が停止又は制限される。
【選択図】 図４

Description

本発明は、ソースドライバ、これを用いた電気光学装置及び駆動方法に関する。

従来より、携帯電話機等の電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。

そして、近年、携帯電話機等の携帯型の電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。

さて、アクティブマトリクス方式の液晶パネルでは、液晶パネルのソース線を駆動するソースドライバの中に、出力バッファとして機能するインピーダンス変換回路が設けられる。この場合、液晶パネルのソース線に接続されないインピーダンス変換回路は、その出力がハイインピーダンスになるように制御される。そして、この制御は、所与の数のソース線毎に分割されたブロックを単位で行われる。
特開２００２−３５１４１３号公報

一般に、インピーダンス変換回路は、ボルテージフォロワ接続された演算増幅器（ボルテージフォロワ回路）を含み、その出力を帰還させるパスに発振防止用のコンデンサを挿入して発振防止が図られる。

ところが、演算増幅器に発振防止用のコンデンサを設けると、回路規模を縮小させることが困難となる。特に、出力バッファとしてソースドライバに適用する場合、演算増幅器が例えば７２０本分のソース線毎に設けられることとなり、チップ面積が増大しコスト高を招く。

また演算増幅器は、例えば差動増幅器と出力回路とを含む。そして、差動増幅器の反応速度（応答速度）に比べて、出力回路の反応速度が非常に速い場合がある。この場合、出力回路は、負荷容量が増えると反応速度が遅くなる。その結果、差動増幅器の反応速度と出力回路の反応速度とが近づき、発振し易くなる。これは、液晶パネルのサイズが拡大すると演算増幅器の出力負荷も増大するため、発振に対する余裕が少なくなることを意味する。

更に出力負荷に合わせて発振防止用のコンデンサの容量値を変化させる必要があり、回路内にコンデンサを形成すると、コンデンサのトリミングを行うためにスイッチ素子等が新たに必要となる上に、コンデンサの特性自体も悪化させる。

以上のように、低コスト化及び液晶パネルのサイズの拡大化を考慮すると、ボルテージフォロワ回路は、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さいものを採用することが望ましい。こうすることで、発振防止用のコンデンサを不要にでき、且つ液晶パネルのサイズが拡大して出力の負荷が重くなるほど位相余裕が大きくなって、発振を抑えることができるようになる。

ところで、このようなインピーダンス変換回路を含むソースドライバの電気的特性や性能等を評価する場合、すべてのインピーダンス変換回路にテスト用負荷を接続してテストすることは困難である。これらインピーダンス変換回路は回路構成が同じで、例えば７２０個の回路について同じテストを繰り返すことはテスト時間を増大させるだけだからである。そのため、複数のインピーダンス変換回路の一部にのみテスト用負荷を接続してテストする。

ところが、この場合にはテスト非対象のインピーダンス変換回路が負荷未接続状態となり、上述のようにボルテージフォロワ回路の位相余裕が小さいと発振し易くなる。そして、このテスト非対象のインピーダンス変換回路が含むボルテージフォロワ回路が発振すると、電源を共通とするテスト対象のインピーダンス変換回路の正確な消費電流等を評価できなくなる。また、ブロック単位で出力をハイインピーダンス制御できたとしても、ブロック単位でテストする必要があるため、コスト的にも時間的にも効率的にテストすることが困難となる。

本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、チップ面積の縮小化に伴う低コスト化のみならずテストに費やすコストの低減も実現できるソースドライバ、電気光学装置及び駆動方法を提供することにある。

上記課題を解決するために本発明は、電気光学装置の複数のソース線を駆動するためのソースドライバであって、各インピーダンス変換回路が、表示データに対応した階調電圧に基づいて前記複数のソース線の各ソース線を駆動する複数のインピーダンス変換回路と、各パワーセーブデータ保持回路にパワーセーブデータが保持される複数のパワーセーブデータ保持回路とを含み、前記複数のパワーセーブデータ保持回路の各パワーセーブデータ保持回路が、前記複数のインピーダンス変換回路の各インピーダンス変換回路毎に、又は１画素を構成するドット数のインピーダンス変換回路毎に設けられ、前記複数のインピーダンス変換回路の各インピーダンス変換回路が、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さく、前記階調電圧に基づいてソース線を駆動するボルテージフォロワ回路を含み、当該インピーダンス変換回路に対応して設けられたパワーセーブデータ保持回路に保持されたパワーセーブデータに基づいて、当該インピーダンス変換回路のボルテージフォロワ回路の動作電流が停止又は制限されるソースドライバに関係する。

本発明においては、階調電圧に基づいてソース線を駆動するインピーダンス変換回路が含むボルテージフォロワ回路ついて、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さいものが採用される。そのため、いわゆる発振防止用のコンデンサを不要にでき、回路規模の大幅な削減や出力の高速化を実現し、且つ電気光学装置の表示サイズの拡大化にも適応できるようになる。

一般に、ソースドライバの電気的特性や性能を評価する際、テスト対象の一部のインピーダンス変換回路にのみテスト用負荷をつけ、テスト非対象のインピーダンス変換回路の出力は負荷が未接続状態となる。そのため、本発明に係るボルテージフォロワ回路を採用する場合、テスト非対象のインピーダンス変換回路のボルテージフォロワ回路が発振し易くなり、精度良く電気的特性等を評価できなくなる。

これに対して本発明では、インピーダンス変換回路毎に、或いは１画素を構成するドット数のインピーダンス変換回路毎に、パワーセーブデータを保持するパワーセーブデータ保持回路が設けられる。そして、このパワーセーブデータに基づいて、インピーダンス変換回路毎、或いは上記ドット数インピーダンス変換回路毎に、インピーダンス変換回路が含むボルテージフォロワ回路の動作電流を停止又は制限する。

本発明によれば、評価対象のインピーダンス変換回路のみをイネーブル状態に設定でき、テスト非対象のインピーダンス変換回路の発振による影響を受けなくすることができるようになる。この結果、発振防止用のコンデンサを不要にし、且つ精度の高い評価が可能なインピーダンス変換回路を含むソースドライバを提供できるようになる。即ち、チップ面積の縮小化に伴う低コスト化のみならずテストに費やすコストの低減も実現できるソースドライバを提供できる。

また本発明に係るソースドライバでは、前記複数のパワーセーブデータ保持回路は、各パワーセーブデータ保持回路が直列に接続されたシフトレジスタとして構成され、各パワーセーブデータ保持回路には、シフト動作によりパワーセーブデータが順次取り込まれてもよい。

本発明によれば、簡素な構成でパワーセーブデータを設定できるので、上記の効果を有するソースドライバを、更に低コストで提供できるようになる。

また本発明に係るソースドライバでは、前記複数のインピーダンス変換回路の各インピーダンス変換回路に対応した表示データと前記複数のパワーセーブデータ保持回路の各パワーセーブデータ保持回路に対応したパワーセーブデータとを記憶する表示データメモリを含み、前記表示データメモリから前記パワーセーブデータを読み出し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の各パワーセーブデータ保持回路に設定することができる。

本発明によれば、簡素な構成でパワーセーブデータを設定できるので、上記の効果を有するソースドライバを、更に低コストで提供できるようになる。

また本発明に係るソースドライバでは、前記複数のインピーダンス変換回路の中で指定された２つのインピーダンス変換回路によって特定されるインピーダンス変換回路群のインピーダンス変換動作をイネーブル状態に設定するためのパワーセーブデータを生成し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の少なくとも１つ又は前記表示データメモリに設定することができる。

また本発明に係るソースドライバでは、前記複数のインピーダンス変換回路のうち前記インピーダンス変換回路群を除くインピーダンス変換回路のボルテージフォロワ回路の動作電流が停止又は制限されるディセーブル状態に設定するためのパワーセーブデータを生成し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の少なくとも１つ又は前記表示データメモリに設定することができる。

また本発明に係るソースドライバでは、前記各インピーダンス変換回路は、更に、前記ボルテージフォロワ回路と前記インピーダンス変換回路の出力との間に直列に接続された抵抗回路とを含み、前記ボルテージフォロワ回路が、入力信号及び前記ボルテージフォロワ回路の出力信号の差分を増幅する差動部と、前記差動部の出力に基づいて前記ボルテージフォロワ回路の出力信号を出力する出力部とを含み、前記抵抗回路を介して、前記ソース線を駆動することができる。

本発明においては、無限大の入力インピーダンスに対して小さいインピーダンスに変換するために一般的に用いられるボルテージフォロワ回路の出力に抵抗回路を設け、該抵抗回路を介してソース線を駆動している。こうすることで、出力部のスルーレート（反応速度）を、抵抗回路の抵抗値とソース線の負荷容量とで調整できるようになる。従って、差動部の出力のスルーレートと該差動部にその出力を帰還させる出力部の出力のスルーレートとの関係で定まる発振を防止するためにインピーダンス変換回路に設けられる位相補償用コンデンサを不要にできる。

また本発明に係るソースドライバでは、前記差動部の出力のスルーレートが、前記出力部の出力のスルーレートと同じ又は前記出力部の出力のスルーレートより大きくてもよい。

本発明においては、負荷未接続時ではインピーダンス変換回路の位相余裕が小さく、負荷接続時には出力部の出力のスルーレートが小さくなってインピーダンス変換回路の位相余裕が大きくなる。従って、負荷未接続時において位相余裕を考慮することで、負荷接続時における発振を確実に防止できるようになる。

また本発明は、複数のソース線と、複数のゲート線と、各スイッチング素子が前記複数のゲート線の１つ及び前記複数のソース線の１つに接続される複数のスイッチング素子と、前記複数のゲート線を走査するゲートドライバと、前記複数のソース線を駆動する上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。

本発明によれば、チップ面積の縮小化に伴う低コスト化のみならずテストに費やすコストの低減も実現できるソースドライバを含む電気光学装置を提供でき、電気光学装置の低コスト化を図ることができる。

また本発明は、電気光学装置の複数のソース線を駆動するための駆動方法であって、表示データに対応した階調電圧に基づいて前記複数のソース線の１つを駆動するボルテージフォロワ回路毎に、又は１画素を構成するドット数のボルテージフォロワ回路毎に設けられたパワーセーブデータ保持回路にパワーセーブデータを保持し、当該ボルテージフォロワ回路に対応して設けられたパワーセーブデータ保持回路に保持されたパワーセーブデータに基づいて、前記ボルテージフォロワ回路の動作電流を停止又は制限し、前記ボルテージフォロワ回路は、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さい駆動方法に関係する。

また本発明に係る駆動方法では、それぞれがソース線を駆動する複数のボルテージフォロワ回路の中で指定された２つのボルテージフォロワ回路によって特定されるボルテージフォロワ回路群の動作をイネーブル状態に設定するためのパワーセーブデータを生成し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の少なくとも１つに設定することができる。

また本発明に係る駆動方法では、それぞれがソース線を駆動する複数のボルテージフォロワ回路の中で指定された２つのボルテージフォロワ回路によって特定されるボルテージフォロワ回路群の動作電流が停止又は制限されるディセーブル状態に設定するためのパワーセーブデータを生成し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の少なくとも１つに設定することができる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 電気光学装置
図１に、本実施形態のソースドライバを適用した電気光学装置を含む表示装置のブロック図の例を示す。図１では、電気光学装置として液晶パネルが採用される。図１では、この液晶パネルを含む表示装置を液晶装置という。

液晶装置（広義には表示装置）５１０は、液晶パネル（広義には電気光学装置）５１２、ソースドライバ（ソース線駆動回路）５２０、ゲートドライバ（ゲート線駆動回路）５３０、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで液晶パネル５１２は、複数のゲート線（広義には走査線）と、複数のソース線（広義にはデータ線）と、ゲート線及びソース線により特定される画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、液晶パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、ゲート線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極はゲート線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はソース線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ_ＫＬ（液晶素子）及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_ＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。

ソースドライバ５２０は、表示データ（画像データ）に基づいて液晶パネル５１２のソース線Ｓ_１〜Ｓ_Ｎを駆動する。一方、ゲートドライバ５３０は、液晶パネル５１２のゲート線Ｇ_１〜Ｇ_Ｍを順次走査する。

コントローラ５４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を制御できる。

より具体的には、コントローラ５４０又はホストは、ソースドライバ５２０に対しては、例えばソースドライバ５２０及びゲートドライバ５３０の動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。ソースドライバ５２０は、コントローラ５４０又はホストによって設定された内容に対応したゲートドライバ制御信号をゲートドライバ５３０に供給し、ゲートドライバ５３０は、このゲートドライバ制御信号に基づいて制御される。

電源回路５４２は、外部から供給される基準電圧に基づいて、液晶パネル５１２の駆動に必要な各種の電圧や、対向電極ＶＣＯＭの電圧を生成する。

なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、ソースドライバ５２０、ゲートドライバ５３０、コントローラ５４０、電源回路５４２の一部又は全部を液晶パネル５１２上に形成してもよい。

１．１ ソースドライバ
図２に、図１のソースドライバ５２０の構成例を示す。

ソースドライバ５２０は、表示データメモリとして表示データＲＡＭ（Random Access Memory）６００を含む。この表示データＲＡＭ６００には、静止画像又は動画像の表示データが格納される。表示データＲＡＭ６００は、少なくとも１フレーム分の表示データを記憶できる。例えばホストが、静止画像の表示データを、直接ソースドライバ５２０に転送する。また例えばコントローラ５４０が、動画像の表示データをソースドライバ５２０に転送する。

ソースドライバ５２０は、ホストとの間のインタフェースを行うためのシステムインタフェース回路６２０を含む。システムインタフェース回路６２０が、ホストとの間で送受信される信号のインタフェース処理を行うことで、ホストは、システムインタフェース回路６２０を介して、制御コマンド又は静止画像の表示データをソースドライバ５２０に設定したり、ソースドライバ５２０のステータスリードや表示データＲＡＭ６００の読み出しを行うことができるようになっている。

ソースドライバ５２０は、コントローラ５４０との間のインタフェースを行うためのＲＧＢインタフェース回路６２２を含む。ＲＧＢインタフェース回路６２２がコントローラ５４０との間で送受信される信号のインタフェース処理を行うことで、コントローラ５４０は、ＲＧＢインタフェース回路６２２を介して、動画像の表示データをソースドライバ５２０に設定することができるようになっている。

システムインタフェース回路６２０及びＲＧＢインタフェース回路６２２は、制御ロジック６２４に接続される。制御ロジック６２４は、ソースドライバ５２０全体の制御を司る回路ブロックである。制御ロジック６２４は、システムインタフェース回路６２０又はＲＧＢインタフェース回路６２２を介して入力された表示データを表示データＲＡＭ６００に書き込む制御を行う。

また制御ロジック６２４は、システムインタフェース回路６２０を介してホストから入力された制御コマンドをデコードし、そのデコード結果に対応した制御信号を出力してソースドライバ５２０の各部を制御する。制御コマンドが例えば表示データＲＡＭ６００からの読み出しを指示する場合、表示データＲＡＭ６００からの読み出し制御を行って読み出した表示データを、システムインタフェース回路６２０を介してホストに出力する処理を行う。また、制御ロジック６２４は、制御コマンドにより、後述するパワーセーブ（Power Save：以下、ＰＳと略す）データの設定を行うための制御も行う。

ソースドライバ５２０は、表示タイミング発生回路６４０、発振回路６４２を含む。表示タイミング発生回路６４０は、発振回路６４２が発生した表示用クロックから、表示データラッチ回路６０８、ラインアドレス回路６１０、駆動回路６５０、ゲートドライバ制御回路６３０へのタイミング信号を生成する。

ゲートドライバ制御回路６３０は、システムインタフェース回路６２０を介して入力されたホストからの制御コマンドに対応して、ゲートドライバ５３０を駆動するためのゲートドライバ制御信号（１水平走査期間周期のクロック信号ＣＰＶ、１垂直走査期間の開始を示すスタートパルス信号ＳＴＶ、リセット信号等）を出力する。

表示データＲＡＭ６００に記憶される表示データの記憶領域は、ロウアドレス及びカラムアドレスによって特定される。ロウアドレスは、ロウアドレス回路６０２によって指定される。カラムアドレスは、カラムアドレス回路６０４によって指定される。システムインタフェース回路６２０又はＲＧＢインタフェース回路６２２を介して入力された表示データは、Ｉ／Ｏバッファ回路６０６でバッファリングされた後に、ロウアドレス及びカラムアドレスによって特定される表示データＲＡＭ６００の記憶領域に書き込まれる。また、ロウアドレス及びカラムアドレスによって特定される表示データＲＡＭ６００の記憶領域から読み出された表示データは、Ｉ／Ｏバッファ回路６０６でバッファリングされた後にシステムインタフェース回路６２０を介して出力される。

ラインアドレス回路６１０は、ゲートドライバ制御回路６３０の１水平走査期間周期のクロック信号ＣＰＶに同期して、駆動回路６５０に出力する表示データを表示データＲＡＭ６００から読み出すためのラインアドレスを指定する。表示データＲＡＭ６００から読み出された表示データは、表示データラッチ回路６０８にラッチされた後に、駆動回路６５０に出力される。

駆動回路６５０は、ソース線への出力毎に設けられた複数の駆動出力回路を含む。各駆動出力回路は、インピーダンス変換回路を含む。インピーダンス変換回路は、ボルテージフォロワ回路を含み、表示データラッチ回路６０８からの表示データに対応した階調電圧に基づいてソース線を駆動する。ボルテージフォロワ回路は、その出力に負荷が未接続のときの位相余裕（Phase Margin）が該出力に負荷が接続されたときの位相余裕より小さい。

ソースドライバ５２０は、内部電源回路６６０を含む。内部電源回路６６０は、電源回路５４２から供給された電源電圧を用いて、液晶表示に必要な電圧を発生する。内部電源回路６６０は、基準電圧発生回路６６２を含む。基準電圧発生回路６６２は、高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを分圧した複数の階調電圧を発生する。例えば１ドット当たりの表示データが６ビットの場合、基準電圧発生回路６６２は６４（＝２^６）種類の階調電圧を発生する。各階調電圧は、表示データに対応付けられる。そして駆動回路６５０は、表示データラッチ回路６０８からのデジタルの表示データに基づいて、基準電圧発生回路６６２が発生した複数の階調電圧のいずれかを選択し、デジタルの表示データに対応するアナログの階調電圧を駆動出力回路に出力する。そして、駆動出力回路のインピーダンス変換回路が、この階調電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、駆動回路６５０は、ソース線毎に設けられたインピーダンス変換回路を含み、各インピーダンス変換回路のボルテージフォロワ回路が階調電圧をインピーダンス変換して、各ソース線に出力する。

１．２ ゲートドライバ
図３に、図１のゲートドライバ５３０の構成例を示す。

ゲートドライバ５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。

シフトレジスタ５３２は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、ゲートドライバ制御回路６３０からのクロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるスタートパルス信号ＳＴＶは、ゲートドライバ制御回路６３０からの垂直同期信号である。

レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、液晶パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。

２． 本実施形態のソースドライバ
２．１ 第１の構成例
図４に、本実施形態の第１の構成例におけるソースドライバの要部の構成図を示す。

図４では、図３の駆動回路６５０及び基準電圧発生回路６６２の構成例を示している。また１ドット当たりの表示データが６ビットであり、基準電圧発生回路６６２が階調電圧Ｖ０〜Ｖ６３を発生させるものとする。

即ち、基準電圧発生回路６６２は、ガンマ補正抵抗を含む。ガンマ補正抵抗は、高電位側電源電圧ＶＤＤと低電位側電源電圧ＶＳＳとの間の電圧を抵抗分割した分割電圧Ｖｉ（０≦ｉ≦６３、ｉは整数）を階調電圧Ｖｉとして抵抗分割ノードＲＤＮｉに出力する。階調電圧信号線ＧＶＬｉには、階調電圧Ｖｉが供給される。

駆動回路６５０は、ソース線への出力毎に設けられた駆動出力回路ＯＵＴ_１〜ＯＵＴ_Ｎを含む。各駆動出力回路は、インピーダンス変換回路を含む。インピーダンス変換回路は、ボルテージフォロワ回路を含む。ボルテージフォロワ回路は、その入力に供給された階調電圧に基づいてインピーダンス変換動作を行って、その出力に接続されるソース線を駆動する。このボルテージフォロワ回路は、差動部と出力部とを含む。差動部は、金属酸化膜半導体（Metal Oxide Semiconductor：以下ＭＯＳと略す）トランジスタにより構成された差動増幅回路を含む。差動増幅回路の動作電流を流すことで、インピーダンス変換動作を行うことができ、該動作電流を停止又は制限することでインピーダンス変換動作を停止させることができるようになっている。

駆動回路６５０は、第１〜第ＮのデコーダＤＥＣ１〜ＤＥＣ_Ｎを含む。第１〜第ＮのデコーダＤＥＣ_１〜ＤＥＣ_Ｎのそれぞれは、駆動出力回路（インピーダンス変換回路、ボルテージフォロワ回路）に対応して設けられている。各デコーダには、表示データＲＡＭ６００（より詳細には表示データラッチ回路６０８）からの表示データＤ０〜Ｄ５（その反転データＸＤ０〜ＸＤ５を含む）が入力される。また各デコーダには、基準電圧発生回路６６２からの階調電圧信号線ＧＶＬ０〜ＧＶＬ６３が接続される。そして、各デコーダは、表示データＤ０〜Ｄ５、ＸＤ０〜ＸＤ５に対応した階調電圧信号線を選択し、該信号線と駆動出力回路の入力とを電気的に接続する。こうすることで、各インピーダンス変換回路（各ボルテージフォロワ回路）の入力に、インピーダンス変換回路（ボルテージフォロワ回路）に対応して設けられたデコーダによって選択された階調電圧を供給できる。

各駆動出力回路は、インピーダンス変換回路の他に、ＰＳデータ保持回路を含む。即ち、ソースドライバ５２０は、各インピーダンス変換回路が表示データに対応して供給される階調電圧に基づいて複数のソース線Ｓ_１〜Ｓ_Ｎを駆動する複数のインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎと、複数のインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎのそれぞれに設けられ各ＰＳデータ保持回路にＰＳデータが保持される複数のＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇとを含む。

なお図４では、ＰＳデータ保持回路がインピーダンス変換回路（ボルテージフォロワ回路）毎に設けられているが、本発明はこれに限定されるものではない。例えばＰＳデータ保持回路が、１画素を構成するドット数のインピーダンス変換回路（ボルテージフォロワ回路）毎に設けられてもよい。この場合、１画素がＲＧＢの３ドットから構成される場合、１画素のＲ成分用、Ｇ成分用及びＢ成分用のインピーダンス変換回路（ボルテージフォロワ回路）毎に、１つのＰＳデータ保持回路が設けられる。

ここで、ＰＳデータ保持回路は、ＰＳデータを保持する。このＰＳデータは、インピーダンス変換回路（ボルテージフォロワ回路）のインピーダンス変換動作をイネーブル（enable）状態又はディセーブル（disable）状態にするためのデータである。

図５に、ＰＳデータの説明図を示す。

ここでは、ソースドライバ５２０のＮ本の出力を模式的に示している。

インピーダンス変換動作がイネーブル状態に設定されたインピーダンス変換回路は、階調電圧に基づいてソース線を駆動する。インピーダンス変換動作がディセーブル状態に設定されたインピーダンス変換回路は、例えば動作電流を停止又は制限してインピーダンス変換動作を停止し、その出力をハイインピーダンス状態に設定する。

従って、図５に示すようにソースドライバ５２０のＮ本の出力のうち例えば中央部分のみをイネーブル状態にし、両端部分をディセーブル状態にする場合、イネーブル状態にするインピーダンス変換回路に対応して設けられたＰＳデータ保持回路に保持されるＰＳデータを例えば「１」にし、ディセーブル状態にするインピーダンス変換回路に対応して設けられたＰＳデータ保持回路に保持されるＰＳデータを例えば「０」にする。各インピーダンス変換回路のボルテージフォロワ回路は、当該インピーダンス変換回路に対応して設けられたＰＳデータ保持回路に保持されたＰＳデータに基づいて、インピーダンス変換動作の停止制御が行われる。即ち、ＰＳデータが「１」に設定されたＰＳデータ保持回路に対応したインピーダンス変換回路では、パワーセーブ制御が解除され、ＰＳデータが「０」に設定されたＰＳデータ保持回路に対応したインピーダンス変換回路では、パワーセーブ制御が行われることを意味する。

こうすることで、１出力毎、又は１画素を構成するドット数分の出力毎に、細かくインピーダンス変換動作を停止させるインピーダンス変換回路を指定でき、細かいパワーセーブ制御を実現できる。

このようなインピーダンス変換動作の停止制御は、一般的に、例えば８画素を１ブロックとするブロックを単位で行うことが望ましい。ところが本実施形態では、ボルテージフォロワ回路が、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さい。そのため、その出力を帰還させるパスに発振防止用のコンデンサを不要にでき、且つ出力の反応速度を高速化できる反面、出力に負荷が未接続のときに最も発振し易くなる。従って、複数のインピーダンス変換回路のうち一部にテスト用負荷を接続してテストする場合、テスト非対象のインピーダンス変換回路のボルテージフォロワ回路が負荷未接続状態となり、テスト非対象のインピーダンス変換回路のボルテージフォロワ回路が発振する可能性が高い。該ボルテージフォロワ回路が発振した場合には、電源を共通とするテスト対象のインピーダンス変換回路の正確な消費電流等を評価できなくなる。

そこで図４に示すように、１出力毎、又は１画素を構成するドット数分の出力毎に、細かくインピーダンス変換動作を停止させるインピーダンス変換回路（ボルテージフォロワ回路）を指定できるようにする。これにより、テスト対象のインピーダンス変換回路のみをイネーブル状態に設定でき、テスト非対象のインピーダンス変換回路の発振による影響を受けなくすることができるようになる。この結果、発振防止用のコンデンサを不要にし、且つ精度の高い評価が可能なインピーダンス変換回路を含むソースドライバを提供できるようになる。即ち、チップ面積の縮小化に伴う低コスト化のみならずテストに費やすコストの低減も実現できるソースドライバを提供できる。

このようなＰＳデータは、例えば初期化処理において設定されることが望ましい。また、実際に液晶パネルを駆動している間にＰＳデータを変更する場合には、いわゆる非表示期間に変更されることが望ましい。

第１の構成例では、複数のＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇは、各ＰＳデータ保持回路が直列に接続されたシフトレジスタとして構成される。各ＰＳデータ保持回路には、シフト動作によりＰＳデータが順次取り込まれる。そして、複数のインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎの中で指定された２つのインピーダンス変換回路によって特定されるインピーダンス変換回路群のインピーダンス変換動作をイネーブル状態に設定するためのＰＳデータを生成し、該ＰＳデータを複数のパワーセーブデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇの少なくとも１つに設定する。

例えば図５において、インピーダンス変換回路ＩＰＣ_３、ＩＰＣ_１２１を指定した場合、インピーダンス変換回路ＩＰＣ_４〜ＩＰＣ_１２１をイネーブル状態に設定するためのＰＳデータが生成される。第１の構成例では、更にインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_３、ＩＰＣ_１２２〜ＩＰＣ_Ｎをディセーブル状態に設定するためのＰＳデータもまた生成され、シフトデータＳＤとしてシフト動作に供されるようになっている。

図６に、第１の構成例におけるＰＳデータの設定方法を実現するシフトデータ生成回路の構成例のブロック図を示す。

このシフトデータ生成回路４００は、例えば図２の制御ロジック６２４又は駆動回路６５０に含まれ、シフトレジスタを構成する複数のＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇに保持させるためのシフトデータＳＤを生成することができる。

シフトデータ生成回路４００は、コマンドデコーダ４０２、第１及び第２のパラメータ設定レジスタ４０４、４０６、カウンタ４０８、第１及び第２のコンパレータ４１０、４１２、リセットセットフリップフロップ（Flip-Flop：以下ＦＦと略す）４１４を含む。

コマンドデコーダ４０２は、ホストからの制御コマンドをデコードする。ホストからの制御コマンドは、図２のシステムインタフェース回路６２０を介して入力される。制御コマンドの１つに、第１の構成例におけるＰＳデータの設定を指定する制御コマンドとして予め設定された第１の設定コマンドが定義される場合、この第１の設定コマンドは２つのパラメータデータを有する。この２つのパラメータデータが、イネーブル状態に設定されるインピーダンス変換回路群を指定するためのデータとなる。また、この２つのパラメータデータは、連続して配列される一連のイネーブル状態のインピーダンス変換回路群と、連続して配列される一連のディセーブル状態のインピーダンス変換回路群との境界に位置するインピーダンス変換回路を指定するためのデータと言うことができる。

コマンドデコーダ４０２は、制御コマンドが第１の設定コマンドであると判別すると、該第１の設定コマンドに続いてホストから入力される２つのパラメータデータを、それぞれ第１及び第２のパラメータ設定レジスタ４０４、４０６に設定する。そしてコマンドデコーダ４０２は、イネーブル信号enableを出力してカウンタ４０８をイネーブル状態に設定する。

カウンタ４０８は、イネーブル状態において、クロック信号ＣＬＫに同期してカウント値をカウントアップする。このクロック信号ＣＬＫは、シフトレジスタを構成する複数のＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇのシフト動作を実現するためのシフトクロック信号ＳＣＬＫとなる。

第１のコンパレータ４１０は、第１のパラメータ設定レジスタ４０４の設定値とカウンタ４０８とのカウント値とを比較し、両者が一致したとき一致パルスＣＰ１を出力する。第２のコンパレータ４１２は、第２のパラメータ設定レジスタ４０６の設定値とカウンタ４０８とのカウント値とを比較し、両者が一致したとき一致パルスＣＰ２を出力する。

リセットセットＦＦ４１４は、クロック信号ＣＬＫに同期して、一致パルスＣＰ１によりセットされ、一致パルスＣＰ２によりリセットされる。リセットセットＦＦ４１４の出力端子Ｑから、シフトデータＳＤが出力される。

図７に、図６のシフトデータ生成回路の動作例のタイミング図を示す。

ここでは、インピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎのうちインピーダンス変換回路ＩＰＣ_４〜ＩＰＣ_１２１をイネーブル状態に設定する場合を示す。

コマンドデコーダ４０２が制御コマンドをデコードして該制御コマンドが第１の設定コマンドであると判別すると、該第１の設定コマンドに続いて入力される２つのパラメータデータ（インピーダンス変換回路ＩＰＣ_３を指定する「３」とインピーダンス変換回路ＩＰＣ_１２１を指定する「１２１」）を、それぞれ第１及び第２のパラメータ設定レジスタ４０４、４０６に設定し、イネーブル信号enableをアクティブにする（ＴＧ１）。

イネーブル信号enableがアクティブになると、カウンタ４０８はクロック信号ＣＬＫ（シフトクロック信号ＳＣＬＫ）に同期してカウント値をインクリメントしていく。そして、カウント値が「３」になったとき、第１のパラメータ設定レジスタ４０４の設定値と一致するため、第１のコンパレータ４１０は一致パルスＣＰ１を出力する（ＴＧ２）。これにより、例えば次のクロック信号ＣＬＫの立ち上がりで、リセットセットＦＦ４１４はセットされ、シフトデータＳＤがＨレベルに変化する（ＴＧ３）。

続いて、カウント値が「１２１」になったとき、第２のパラメータ設定レジスタ４０６の設定値と一致するため、第２のコンパレータ４１２は一致パルスＣＰ２を出力する（ＴＧ４）。これにより、例えば次のクロック信号ＣＬＫの立ち上がりで、リセットセットＦＦ４１４はリセットされ、シフトデータＳＤがＬレベルに変化する（ＴＧ５）。

こうして生成されたシフトデータＳＤは、図８に示すように例えばシフトクロック信号ＳＣＬＫの立ち下がりに同期して第１〜第ＮのＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇに順次設定されていく。

なおシフト動作又はシフト方向は、図４〜図８に示したものに限定されるものではない。シフト動作に関して、例えば第１〜第ＮのＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇを、シフトデータＳＤが供給されるデータバスに共通に接続する。各ＰＳデータ保持回路には、シフトクロック信号ＳＣＬＫに同期してシフト動作するシフトパルスを供給する。そして、各ＰＳデータ保持回路が、このシフトパルスに基づいて、データバス上のシフトデータＳＤを取り込むようにしてもよい。

なお図４の構成では、第１の設定コマンドにより起動されるシフト動作によりＰＳデータを設定する以外に、第２の設定コマンドにより直接各ＰＳデータ保持回路にＰＳデータを設定できるようにしてもよい。例えば図６のコマンドデコーダ４０２は、ホストからの制御コマンドが第２の設定コマンドであると判別すると、該第２の設定コマンドに続いてホストから入力されるパラメータデータを取り込む。このパラメータデータにより、第１〜第ＮのＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇのいずれか１つが特定される。更に、このパラメータデータに含まれるＰＳデータがデータバスＤに供給され、上記の特定されたＰＳデータ保持回路に、データバスＤ上のＰＳデータが設定される。第２の設定コマンドによれば、特定のＰＳデータ保持回路にのみ、直接ＰＳデータを設定できる。そのため、ＰＳデータの一部を変更するときにシフトデータを生成し直すことなくＰＳデータの設定処理を簡素化できる。

２．２ 第２の構成例
図９に、本実施形態の第２の構成例におけるソースドライバの要部の構成図を示す。なお、図９において図４と同一部分には同一符号を付し、適宜説明を省略する。

図９では、図３の駆動回路６５０、基準電圧発生回路６６２及び表示データＲＡＭ６００の構成例を示しているが、表示データラッチ回路６０８の図示を省略している。また図４と同様に、１ドット当たりの表示データが６ビットであり、基準電圧発生回路６６２が階調電圧Ｖ０〜Ｖ６３を発生させるものとする。

第２の構成例では、第１〜第ＮのＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇに設定するＰＳデータが、一旦表示データＲＡＭ６００に設定される。その後、制御ロジック６２４又は駆動回路６５０が、表示データＲＡＭ６００から読み出して第１〜第ＮのＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇに設定する制御を行う。

表示データＲＡＭ６００では、液晶パネル５１２の水平走査ラインの表示データが、同じロウアドレスで指定される記憶領域に格納される。そして、この場合、表示データＲＡＭ６００の所定の記憶領域は、表示データとＰＳデータの記憶領域として共用されることになる。ソースドライバ５２０の出力が２４０×３（１画素分のドット数）で、表示可能な最大画面サイズのライン数が３４０ラインであるものとすると、表示データＲＡＭ６００の最終ラインである３４０ライン目の表示データの記憶領域がＰＳデータの記憶領域と共用される。１つのボルテージフォロワ回路に必要なＰＳデータが１ビットで、１ドット当たりの表示データのビット数が６（Ｄ０〜Ｄ５）であるとすると、３４０ライン目の各表示データの最上位ビットであるデータＤ５の記憶領域に、ＰＳデータが保持される。

このとき、第１の構成例と同様に、複数のインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎの中で指定された２つのインピーダンス変換回路によって特定されるインピーダンス変換回路群のインピーダンス変換動作をイネーブル状態に設定するためのＰＳデータを生成し、該ＰＳデータを表示データＲＡＭ６００の上記の記憶領域に設定する。

例えば図５において、インピーダンス変換回路ＩＰＣ_３、ＩＰＣ_１２１を指定した場合、インピーダンス変換回路ＩＰＣ_４〜ＩＰＣ_１２１をイネーブル状態に設定するためのＰＳデータが生成される。第２の構成例では、更にインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_３、ＩＰＣ_１２２〜ＩＰＣ_Ｎをディセーブル状態に設定するためのＰＳデータもまた生成され、表示データＲＡＭ６００の上記の記憶領域に設定される。

図１０に、第２の構成例におけるＰＳデータの設定方法を実現するＰＳデータ設定回路の構成例のブロック図を示す。

このＰＳデータ設定回路４５０は、例えば図２の制御ロジック６２４又は駆動回路６５０に含まれる。

ＰＳデータ設定回路４５０は、コマンドデコーダ４５２、第３及び第４のパラメータ設定レジスタ４５４、４５６、ＲＡＭアクセス制御部４６０、ＰＳデータ生成部４７０を含む。ＲＡＭアクセス制御部４６０は、ロウアドレス制御部４６２、カラムアドレス制御部４６４を含む。ロウアドレス制御部４６２は、表示データＲＡＭ６００のロウアドレスを生成するためのロウアドレス制御信号をロウアドレス回路６０２に出力する。カラムアドレス制御部４６４は、表示データＲＡＭ６００のカラムアドレスを生成するためのカラムアドレス制御信号をカラムアドレス回路６０４に出力する。

コマンドデコーダ４５２は、ホストからの制御コマンドをデコードする。ホストからの制御コマンドは、図２のシステムインタフェース回路６２０を介して入力される。この制御コマンドの１つに、第２の構成例におけるＰＳデータの設定を指定する制御コマンドとして予め設定された第３の設定コマンドが定義される場合、この第３の設定コマンドは２つのパラメータデータを有する。この２つのパラメータデータが、イネーブル状態に設定されるインピーダンス変換回路を指定するためのデータであり、第１の構成例において第１及び第２のパラメータ設定レジスタ４０４、４０６に設定されるパラメータデータと同様のデータである。

コマンドデコーダ４５２は、制御コマンドが第３の設定コマンドであると判別すると、該第３の設定コマンドに続いてホストから入力される２つのパラメータデータを、それぞれ第３及び第４のパラメータ設定レジスタ４５４、４５６に設定する。そしてコマンドデコーダ４５２は、ＲＡＭアクセス制御部４６０に表示データＲＡＭ６００へのアクセス指示と、ＰＳデータ生成部４７０へのＰＳデータの生成指示を行う。

ＰＳデータ生成部４７０は、第３及び第４のパラメータ設定レジスタ４５４、４５６の設定値に基づいてＰＳデータを生成できるようになっている。例えばインピーダンス変換回路ＩＰＣ_１からインピーダンス変換回路ＩＰＣ_Ｎまで、順にＰＳデータを設定する場合に、第３のパラメータ設定レジスタ４５４の設定値に一致するインピーダンス変換回路まではＰＳデータが「０」、その後、第４のパラメータ設定レジスタ４５４の設定値に一致するまで同じＰＳデータ「１」を繰り返す。そして、第４のパラメータ設定レジスタ４５４の設定値に一致した後は、ＰＳデータを「０」に戻す。

ＲＡＭアクセス制御部４６０は、インピーダンス変換回路に対応するＰＳデータを書き込むためのアクセス制御信号、ロウアドレス制御信号、カラムアドレス制御信号や、インピーダンス変換回路に対応するＰＳデータを読み出すためのアクセス制御信号、ロウアドレス制御信号を出力する。

図１１に、図１０に示すＰＳデータ設定回路４５０の動作例のフロー図を示す。

まずコマンドデコーダ４５２が、ホストからの制御コマンドをデコードし、第３の設定コマンドであると判別したとき（ステップＳ１０：Ｙ）、該第３の設定コマンドに続いてホストから入力される２つのパラメータデータを、第３及び第４のパラメータ設定レジスタ４５４、４５６に取り込む（ステップＳ１１）。

続いて、コマンドデコーダ４５２は、ＰＳデータ生成部４７０にＰＳデータの生成を指示する。ＰＳデータ生成部４７０は、第３及び第４のパラメータ設定レジスタ４５４、４５６の設定値に基づいて、例えば上述のようにＰＳデータを生成する（ステップＳ１２）。

そしてコマンドデコーダ４５２は、ＲＡＭアクセス制御部４６０に、表示データＲＡＭ６００へのＰＳデータの書き込みを指示する。これにより、ＰＳデータが表示データＲＡＭ６００に書き込まれる（ステップＳ１３）。

その後、コマンドデコーダ４５２は、ステップＳ１３で書き込んだ表示データＲＡＭ６００のＰＳデータを読み出す指示を、ＲＡＭアクセス制御部４６０に対して行い、表示データＲＡＭ６００から読み出したＰＳデータを、各ＰＳデータ保持回路に設定し（ステップＳ１４）、一連の処理を終了する（エンド）。

ステップＳ１０において、ホストからの制御コマンドが第３の設定コマンドではないと判別されたとき（ステップＳ１０：Ｎ）、コマンドデコーダ４５２は、該制御コマンドが表示データＲＡＭ６００のＰＳデータを第１〜第ＮのＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇに設定する制御コマンドとして予め定められた第４の設定コマンドであるか否かを判別する（ステップＳ１５）。

そしてコマンドデコーダ４５２が第４の設定コマンドであると判別したとき（ステップＳ１５：Ｙ）、ステップＳ１４に進む。一方、コマンドデコーダ４５２が第４の設定コマンドではないと判別したとき（ステップＳ１５：Ｎ）、一連の処理を終了する（エンド）。

なお第２の構成例では、ＰＳデータを表示データと同様の経路でホスト等から設定できるようにしたため、ホストは表示データと同じようにＰＳデータを表示データＲＡＭ６００に書き込むことができる。このときホストが第４の設定コマンドを入力することで、表示データＲＡＭ６００に３４０ライン目の最上位ビットのデータがＰＳデータであると判断でき、該データをＰＳデータとして第１〜第ＮのＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇに取り込ませる。

図１２に、図１１のステップＳ１３の処理例のフロー図を示す。

コマンドデコーダ４５２によりＰＳデータの書き込み指示を受けたＲＡＭアクセス制御部４６０は、ロウアドレス制御部４６２においてロウアドレス制御信号を出力する。これを受けたロウアドレス回路６０２は、図９の３４０ライン目の表示データの記憶領域を特定するためのロウアドレスを生成する（ステップＳ２０）。

続いてＲＡＭアクセス制御部４６０は、カラムアドレス制御部４６４においてカラムアドレス制御信号を出力する。これを受けたカラムアドレス回路６０４は、図９の３４０ライン目の各カラムの表示データの記憶領域を特定するためのカラムアドレスを生成する（ステップＳ２１）。そして、ＲＡＭアクセス制御部４６０は、書き込み用のアクセス制御信号を出力して、ステップＳ２０により指定されたロウアドレスとステップＳ２１により指定されたカラムアドレスとにより特定される記憶領域にＰＳデータを書き込む制御を行う（ステップＳ２２）。

ＰＳデータ生成部４７０によって生成されたすべてのＰＳデータの書き込みが終了しないとき（ステップＳ２３：Ｎ）、ステップＳ２１に戻ってカラムアドレスを更新するためのカラムアドレス制御信号を出力する。

こうしてＰＳデータの書き込みが終了すると（ステップＳ２３：Ｙ）、一連の処理を終了する（エンド）。

図１３に、図１１のステップＳ１４の処理例のフロー図を示す。

コマンドデコーダ４５２によりＰＳデータの設定指示を受けたＲＡＭアクセス制御部４６０は、ロウアドレス制御部４６２においてロウアドレス制御信号を出力する。そしてロウアドレス回路６０２は、図９の３４０ライン目の表示データの記憶領域を特定するためのロウアドレスを生成する（ステップＳ３０）。

続いてＲＡＭアクセス制御部４６０は、読み出し用のアクセス制御信号を出力して、ステップＳ３０により指定されたロウアドレスにより特定される記憶領域にＰＳデータを読み出す制御を行う（ステップＳ３１）。

最後に、コマンドデコーダ４５２は、ステップＳ３１で読み出したＰＳデータを取り込むための指示信号を、第１〜第ＮのＰＳデータ保持回路ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇに出力し（ステップＳ３２）、一連の処理を終了する（エンド）。

なおステップＳ３０では、ロウアドレスを指定するものとして説明したが、図２のラインアドレス回路６１０により、３４０ライン目のラインアドレスを生成するようにしてもよい。この場合、例えば図１０のＲＡＭアクセス制御部４６０がラインアドレス制御部を含み、ラインアドレス制御部が、ラインアドレス回路６１０に対し、３４０ライン目のラインアドレスを生成するためのラインアドレス制御信号を出力する。

３． インピーダンス変換回路
本実施形態におけるインピーダンス変換回路は、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さいボルテージフォロワ回路を含む。以下、このようなインピーダンス変換回路について詳細に説明する。

図１４に、本実施形態におけるインピーダンス変換回路の構成例のブロック図を示す。図１４に示す構成のインピーダンス変換回路が、図４又は図９に示す各駆動出力回路に含まれる。

インピーダンス変換回路ＩＰＣは、ボルテージフォロワ回路ＶＦと抵抗回路ＲＣとを含み、容量性の負荷ＬＤを駆動する。ボルテージフォロワ回路ＶＦは、入力信号Ｖｉｎ（ＶＩ）をインピーダンス変換する。抵抗回路ＲＣは、ボルテージフォロワ回路ＶＦとインピーダンス変換回路ＩＰＣの出力との間に直列に接続される。そして、ボルテージフォロワ回路ＶＦが、入力信号Ｖｉｎ（ＶＩ）及びボルテージフォロワ回路ＶＦの出力信号Ｖｏｕｔの差分を増幅する差動部ＤＩＦと、差動部ＤＩＦの出力に基づいてボルテージフォロワ回路の出力信号Ｖｏｕｔを出力する出力部ＯＣとを含む。

そしてインピーダンス変換回路ＩＰＣが、抵抗回路ＲＣを介して、インピーダンス変換回路の出力に接続される負荷ＬＤを駆動する。このように、一般的に無限大の入力インピーダンスに対して小さいインピーダンスに変換するために用いられるボルテージフォロワ回路ＶＦの出力に抵抗回路ＲＣを設け、該抵抗回路ＲＣを介して負荷ＬＤを駆動している。こうすることで、出力部ＯＣのスルーレート（反応速度）を、抵抗回路ＲＣの抵抗値と負荷ＬＤの負荷容量とで調整できるようになる。従って、差動部ＤＩＦの出力のスルーレートと該差動部ＤＩＦにその出力を帰還させる出力部ＯＣの出力のスルーレートとの関係で定まる発振を防止するためにボルテージフォロワ回路ＶＦ（インピーダンス変換回路ＩＰＣ）に設けられる位相補償用コンデンサを不要にできる。

図１５に、差動部ＤＩＦ及び出力部ＯＣの出力のスルーレートと発振との関係の説明図を示す。ここでは、差動部ＤＩＦ及び出力部ＯＣの出力のスルーレートと位相余裕との関係に着目して図示している。

インピーダンス変換回路ＩＰＣ（ボルテージフォロワ回路ＶＦ）は位相余裕が０になったときに発振する。位相余裕が大きいほど発振し難くなり、位相余裕が小さいほど発振し易くなる。位相余裕は、ボルテージフォロワ回路ＶＦのように出力部ＯＣの出力を差動部ＤＩＦの入力に帰還させる場合、差動部ＤＩＦの出力のスルーレート（差動部ＤＩＦの反応速度）と出力部ＯＣの出力のスルーレート（出力部ＯＣの反応速度）とにより決まる。

ここで差動部ＤＩＦの出力のスルーレートは、差動部ＤＩＦへの入力のステップ変化に対する、差動部ＤＩＦの出力の単位時間当たりの変化量である。図１４においては、例えば入力信号Ｖｉｎ（ＶＩ）が入力されてから、出力部ＯＣの出力から帰還された出力信号Ｖｏｕｔと該入力信号Ｖｉｎ（ＶＩ）との差分を増幅して変化した差動部ＤＩＦの出力の単位時間当たりの変化量に相当する。

また差動部ＤＩＦの出力のスルーレートは、差動部ＤＩＦの反応速度に置き換えて考えることも可能である。この場合、差動部ＤＩＦの反応速度は、差動部ＤＩＦへの入力の変化に対して差動部ＤＩＦの出力が変化するまでの時間に相当する。図１４においては、例えば入力信号Ｖｉｎ（ＶＩ）が入力されてから、出力部ＯＣの出力から帰還された出力信号Ｖｏｕｔと該入力信号Ｖｉｎ（ＶＩ）との差分を増幅し差動部ＤＩＦの出力を変化させるまでの時間に相当する。スルーレートが大きいほど反応速度が速く、スルーレートが小さいほど反応速度が遅い。このような差動部ＤＩＦの反応速度は、例えば差動部ＤＩＦの電流源の電流値によって定まる。

また出力部ＯＣの出力のスルーレートは、出力部ＯＣへの入力のステップ変化に対する、出力の単位時間当たりの変化量である。図１４においては、例えば差動部ＤＩＦの出力が変化してから、該差動部ＤＩＦの出力の変化に追従して出力信号Ｖｏｕｔが変化するまでの時間に相当する。

また出力部ＯＣの出力のスルーレートは、出力部ＯＣの反応速度に置き換えて考えることも可能である。この場合、出力部ＯＣの反応速度は、出力部ＯＣへの入力の変化に対して出力部ＯＣの出力が変化するまでの時間に相当する。図１４においては、例えば差動部ＤＩＦの出力が変化してから、該差動部ＤＩＦの出力の変化に追従して出力信号Ｖｏｕｔが変化するまでの時間に相当する。このような出力部ＯＣの反応速度は、例えば出力部ＯＣの電流駆動能力、出力部ＯＣの出力に接続される負荷によって定まる。

そして、出力信号Ｖｏｕｔの安定性に着目すると、差動部ＤＩＦの出力のスルーレートが出力部ＯＣの出力のスルーレートに近づくと発振し易くなり、位相余裕が小さくなることを意味する。従って、差動部ＤＩＦの出力のスルーレートが出力部ＯＣの出力のスルーレートより小さい（差動部ＤＩＦの反応速度が出力部ＯＣの反応速度より遅い）場合、負荷ＬＤが接続されない負荷未接続時では位相余裕が大きく、負荷接続時には出力部ＯＣの出力のスルーレートが小さくなって位相余裕がより大きくなる。即ち、図１６に示すように、負荷ＬＤの負荷容量が大きくなると、位相余裕に対応する発振余裕度が小さくなり、Ｑ１点において発振する。この場合、負荷未接続時において十分な発振余裕度があれば、負荷容量を考慮することで負荷接続時における発振を防止できる。

また、差動部ＤＩＦの出力のスルーレートが出力部ＯＣの出力のスルーレートより大きい場合（差動部ＤＩＦの反応速度が出力部ＯＣの反応速度より速い）場合、負荷未接続時では位相余裕が小さく、負荷接続時には出力部ＯＣの出力のスルーレートが小さく（出力部ＯＣの反応速度がより遅く）なり位相余裕が大きくなる。また、差動部ＤＩＦの出力のスルーレートと出力部ＯＣの出力のスルーレートが同じ（同等）の場合、即ち差動部ＤＩＦの反応速度が出力部ＯＣの反応速度と同じ（ほぼ同等）の場合、負荷未接続時では位相余裕が小さく、負荷接続時には出力部ＯＣの出力のスルーレートが小さくなって位相余裕が大きくなる。このため、図１７に示すように、負荷ＬＤの負荷容量が大きくなると、発振余裕度が大きくなり、Ｑ２点において発振する。しかしながら、負荷未接続時においてＱ２点より発振余裕度が大きくなるようにすることで、負荷接続時における発振を確実に防止できるようになる。本実施形態におけるボルテージフォロワ回路ＶＦは、その出力の負荷未接続時の方が、負荷接続時より発振余裕度が小さく、負荷が重くなるほど発振余裕度が大きくなる。

３．１ 抵抗回路
図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）に、抵抗回路ＲＣの構成例を示す。

抵抗回路ＲＣは、図１８（Ａ）に示すように可変抵抗素子５０を含むことができる。この場合、抵抗回路ＲＣの抵抗値と負荷ＬＤの負荷容量値とによって、出力部ＯＣの出力のスルーレート（出力部ＯＣの反応速度）を調整できるようになる。なお、コントローラ５４０やホストによってその値が設定される抵抗値設定レジスタ５２を設けることが望ましい。そして、抵抗値設定レジスタ５２の設定内容に応じて、可変抵抗素子５０の抵抗値を設定できることが望ましい。

また抵抗回路ＲＣは、図１８（Ｂ）に示すようにアナログスイッチ素子ＡＳＷにより構成してもよい。アナログスイッチ素子ＡＳＷは、ｐ型ＭＯＳトランジスタのソース及びドレインとｎ型ＭＯＳトランジスタのソース及びドレインがそれぞれ接続される。そして、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを同時にオンさせることで、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタのオン抵抗によって、抵抗回路ＲＣの抵抗値を定める。

より具体的には、抵抗回路ＲＣは、各アナログスイッチ素子が並列に接続された複数のアナログスイッチ素子を含むことができる。図１８（Ｂ）では、３つのアナログスイッチ素子ＡＳＷ１〜ＡＳＷ３が並列に接続されているが、２つ又は４つ以上を並列に接続させてもよい。図１８（Ｂ）では、各アナログスイッチ素子を構成するトランジスタのサイズをそれぞれ変更することで、各アナログスイッチ素子の抵抗値を異ならせることが望ましい。こうすることで、アナログスイッチ素子ＡＳＷ１〜ＡＳＷ３のうち少なくとも１つをオンさせて、抵抗回路ＲＣによって実現できる抵抗値のバリエーションを増やすことが可能となる。

なお、コントローラ５４０やホストによってその値が設定される抵抗値設定レジスタ５４を設けることが望ましい。そして、抵抗値設定レジスタ５４の設定内容に応じて、アナログスイッチ素子ＡＳＷ１〜ＡＳＷ３のオン又はオフを設定できることが望ましい。

更に抵抗回路ＲＣは、図１８（Ｃ）に示すように、各アナログスイッチ素子が並列に接続された複数のアナログスイッチ素子を１単位として、複数単位を直列に接続するようにしてもよい。この場合、コントローラ５４０やホストによってその値が設定される抵抗値設定レジスタ５６を設けることが望ましい。そして、抵抗値設定レジスタ５６の設定内容に応じて、アナログスイッチ素子のオン又はオフを設定できることが望ましい。

そして、図１８（Ａ）〜図１８（Ｃ）のような抵抗回路ＲＣを採用する場合、負荷ＬＤの容量が大きくなるほど抵抗回路ＲＣの抵抗値を小さく設定し、負荷ＬＤの容量が小さくなるほど抵抗回路ＲＣの抵抗値を大きく設定することが望ましい。抵抗回路ＲＣの抵抗値と負荷容量値との積に基づいて負荷への充電時間が決まるため、ある一定以上の発振余裕度を持たせるとゲインが小さくなってしまうからである。

３．２ ボルテージフォロワ回路
本実施形態では、上述のように差動部ＤＩＦの出力のスルーレートと出力部ＯＣの出力のスルーレートとの相対的な関係で、回路の安定性を決めることができる。図１５に示すように、差動部ＤＩＦの出力のスルーレートが、出力部ＯＣの出力のスルーレートと同じ（同等）又は出力部ＯＣの出力のスルーレートより大きいことが望ましい。

以下に示す構成のボルテージフォロワ回路を採用することで、差動部ＤＩＦの出力のスルーレートを大きくすると共に、位相補償用コンデンサを不要とする構成を実現できる。

図１９に、本実施形態におけるボルテージフォロワ回路ＶＦの構成例を示す。

このボルテージフォロワ回路ＶＦの差動部ＤＩＦは、ｐ型（例えば第１の導電型）差動増幅回路１００と、ｎ型（例えば第２の導電型）差動増幅回路１１０とを含む。またボルテージフォロワ回路ＶＦの出力部ＯＣは、出力回路１２０を含む。ｐ型差動増幅回路１００、ｎ型差動増幅回路１１０、及び出力回路１２０は、高電位側の電源電圧ＶＤＤ（広義には第１の電源電圧）と低電位側の電源電圧ＶＳＳ（広義には第２の電源電圧）との間の電圧を動作電圧とする。

ｐ型差動増幅回路１００は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分を増幅する。ｐ型差動増幅回路１００は、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）を有し、出力ノードＮＤ１及び反転出力ノードＮＸＤ１の間に入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分に対応した電圧を出力する。

このｐ型差動増幅回路１００は、第１のカレントミラー回路ＣＭ１と、ｐ型（第１の導電型）の第１の差動トランジスタ対を有する。第１の差動トランジスタ対は、ｐ型ＭＯＳトランジスタ（以下、ＭＯＳトランジスタを単にトランジスタと略す）ＰＴ１、ＰＴ２を含む。ｐ型トランジスタＰＴ１、ＰＴ２の各トランジスタのソースが第１の電流源ＣＳ１に接続されると共に、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが各トランジスタのゲートに供給される。ｐ型トランジスタＰＴ１、ＰＴ２のドレイン電流は、第１のカレントミラー回路ＣＭ１によって生成される。ｐ型トランジスタＰＴ１のゲートに入力信号Ｖｉｎが供給される。ｐ型トランジスタＰＴ２のゲートに出力信号Ｖｏｕｔが供給される。ｐ型トランジスタＰＴ１のドレインが、出力ノードＮＤ１（第１の出力ノード）になる。ｐ型トランジスタＰＴ２のドレインが、反転出力ノードＮＸＤ１（第１の反転出力ノード）になる。

ｎ型差動増幅回路１１０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分を増幅する。ｎ型差動増幅回路１１０は、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）を有し、出力ノードＮＤ２及び反転出力ノードＮＸＤ２の間に入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの差分に対応した電圧を出力する。

このｎ型差動増幅回路１１０は、第２のカレントミラー回路ＣＭ２と、ｎ型（第２の導電型）の第２の差動トランジスタ対を含む。第２の差動トランジスタ対は、ｎ型トランジスタＮＴ３、ＮＴ４を含む。ｎ型トランジスタＮＴ３、ＮＴ４の各トランジスタのソースが第２の電流源ＣＳ２に接続されると共に、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが各トランジスタのゲートに供給される。ｎ型トランジスタＮＴ３、ＮＴ４のドレイン電流は、第２のカレントミラー回路ＣＭ２によって生成される。ｎ型トランジスタＮＴ３のゲートに入力信号Ｖｉｎが供給される。ｎ型トランジスタＮＴ４のゲートに出力信号Ｖｏｕｔが供給される。ｎ型トランジスタＮＴ３のドレインが、出力ノードＮＤ２（第２の出力ノード）になる。ｎ型トランジスタＮＴ４のドレインが、反転出力ノードＮＸＤ２（第２の反転出力ノード）になる。

出力回路１２０は、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）の電圧とｎ型差動増幅回路１１０の出力ノードＮＤ２（第２の出力ノード）の電圧とに基づいて、出力信号Ｖｏｕｔを生成する。

この出力回路１２０は、ｎ型（第２の導電型）の第１の駆動トランジスタＮＴＯ１とｐ型（第１の導電型）の第２の駆動トランジスタＰＴＯ１とを含む。第１の駆動トランジスタＮＴＯ１のゲート（電圧）は、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）の電圧に基づいて制御される。第２の駆動トランジスタＰＴＯ１のゲート（電圧）は、ｎ型差動増幅回路１１０の出力ノード（ＮＤ２）（第２の出力ノード）の電圧に基づいて制御される。第２の駆動トランジスタＰＴＯ１のドレインは、第１の駆動トランジスタＮＴＯ１のドレインに接続される。そして出力回路１２０は、第１の駆動トランジスタＮＴＯ１のドレインの電圧（第２の駆動トランジスタＰＴＯ１のドレインの電圧）を、出力信号Ｖｏｕｔとして出力する。

更に本実施形態におけるボルテージフォロワ回路ＶＦは、第１及び第２の補助回路１３０、１４０を含むことで、入力不感帯をなくし、且つ貫通電流を抑えると共に、第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ２のゲート電圧を高速に充電できるので差動部ＤＩＦの高速化を実現する。この結果、動作電圧の範囲を不要に広げることなく、貫通電流を抑えて低消費電力化と高速化とを実現する。

ここで、第１の補助回路１３０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて、ｐ型差動増幅回路１００の出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）のうち少なくとも一方を駆動する。また第２の補助回路１４０は、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて、ｎ型差動増幅回路１１０の出力ノードＮＤ２（第２の出力ノード）及び第２の反転出力ノード（ＮＸＤ２）のうち少なくとも一方を駆動する。

そして、ｐ型トランジスタＰＴ１（第１の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに供給されるトランジスタ）のゲート・ソース間（ゲートとソースとの間）の電圧の絶対値がｐ型トランジスタＰＴ１の閾値電圧の絶対値より小さいとき、第１の補助回路１３０が、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動することで、第１の駆動トランジスタＮＴＯ１のゲート電圧を制御する。

更に、ｎ型トランジスタＮＴ３（第２の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに供給されるトランジスタ）のゲート・ソース間の電圧の絶対値がｎ型トランジスタＮＴ３の閾値電圧の絶対値より小さいとき、第２の補助回路１４０が、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動することで、第２の駆動トランジスタＰＴＯ１のゲート電圧を制御する。

図２０に、図１９に示すボルテージフォロワ回路ＶＦの動作説明図を示す。

ここで、高電位側の電源電圧をＶＤＤ、低電位側の電源電圧をＶＳＳ、入力信号の電圧をＶｉｎ、ｐ型トランジスタＰＴ１の閾値電圧をＶｔｈｐ、ｎ型トランジスタＮＴ３の閾値電圧Ｖｔｈｎとする。

ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜では、ｐ型トランジスタがオフ、ｎ型トランジスタがオンとなる。ここでｐ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｐ型トランジスタがオフとは、カットオフ領域であることを意味する。同様にｎ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｎ型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜では、ｐ型差動増幅回路１００は動作せず（オフ）、ｎ型差動増幅回路１１０は動作する（オン）。そこで第１の補助回路１３０の動作をオン（出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動させ）し、第２の補助回路１４０の動作をオフ（出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ１（第２の反転出力ノード）を駆動させない）する。このように、ｐ型差動増幅回路１００が動作しない範囲で、第１の補助回路１３０によりｐ型差動増幅回路１００の出力ノードＮＤ１（反転出力ノードＮＸＤ１）を駆動することで、ｐ型差動増幅回路１００の第１の差動トランジスタ対の入力不感帯の範囲の入力信号Ｖｉｎに対しても、出力ノードＮＤ１の電圧を不定状態にすることがなくなる。

ＶＤＤ−｜Ｖｔｈｐ｜≧Ｖｉｎ≧Ｖｔｈｎ＋ＶＳＳでは、ｐ型トランジスタがオン、ｎ型トランジスタがオンとなる。ここでｐ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｐ型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、ｐ型差動増幅回路１００は動作し（オン）、ｎ型差動増幅回路１１０も動作する（オン）。この場合、第１の補助回路１３０の動作をオン又はオフし、第２の補助回路１４０の動作をオン又はオフする。即ち、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０が動作するため、出力ノードＮＤ１、ＮＤ２が不定状態にならず、出力回路１２０により出力信号Ｖｏｕｔを出力する。従って、第１及び第２補助回路１３０、１４０を動作させてもよいし、動作させなくてもよい。図２０では、動作をオンさせている。

Ｖｔｈｎ＋ＶＳＳ＞Ｖｉｎ≧ＶＳＳでは、ｐ型トランジスタがオン、ｎ型トランジスタがオフとなる。ここでｎ型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、ｎ型トランジスタがオフとは、カットオフ領域であることを意味する。従って、ｎ型差動増幅回路１１０は動作せず（オフ）、ｐ型差動増幅回路１００は動作する（オン）。そこで第２の補助回路１４０の動作をオン（出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動させ）し、第１の補助回路１３０の動作をオフする。このように、ｎ型差動増幅回路１１０が動作しない範囲で、第２の補助回路１４０によりｎ型差動増幅回路１１０の出力ノードＮＤ２（反転出力ノードＮＸＤ２）を駆動することで、ｎ型差動増幅回路１１０の第２の差動トランジスタ対の入力不感帯の範囲の入力信号Ｖｉｎに対しても、出力ノードＮＤ２の電圧を不定状態にすることがなくなる。

以上のように第１及び第２の補助回路１３０、１４０により、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のゲート電圧が制御できるようになり、入力信号Ｖｉｎが入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。しかも、入力信号Ｖｉｎの入力不感帯を無くすことで、ｐ型トランジスタの閾値電圧Ｖｔｈｐ及びｎ型トランジスタの閾値電圧Ｖｔｈｎのばらつきを考慮してオフセットを設ける必要がなくなる。そのため、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳとの間の電圧を振幅として、ボルテージフォロワ回路ＶＦを形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。

そして、第１及び第２の補助回路１３０、１４０によって出力ノードＮＤ１、ＮＤ２が駆動されるため、差動部ＤＩＦの反応速度の高速化を実現すると共に、位相補償用コンデンサを不要とすることができるようになる。また出力部ＯＣの第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ１の電流駆動能力を共に低下させることで出力部ＯＣの反応速度の低速化を実現できる。

以下では、本実施形態におけるボルテージフォロワ回路ＶＦの詳細な構成例について説明する。

図１９において、ｐ型差動増幅回路１００は、第１の電流源ＣＳ１と、上述の第１の差動トランジスタ対と、第１のカレントミラー回路ＣＭ１とを含む。第１の電流源ＣＳ１の一端に、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第１の電流源ＣＳ１の他端に、上述の第１の差動トランジスタ対を構成するｐ型トランジスタＰＴ１、ＰＴ２のソースが接続される。

第１のカレントミラー回路ＣＭ１は、ゲート同士が互いに接続されたｎ型（第２の導電型）の第１のトランジスタ対を含む。この第１のトランジスタ対は、ｎ型トランジスタＮＴ１、ＮＴ２を含む。ｎ型トランジスタＮＴ１、ＮＴ２の各トランジスタのソースに低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。ｎ型トランジスタＮＴ１のドレインが出力ノードＮＤ１（第１の出力ノード）に接続される。ｎ型トランジスタＮＴ２のドレインが反転出力ノードＮＸＤ１（第１の反転出力ノード）に接続される。ｎ型トランジスタＮＴ２（第１の差動トランジスタ対を構成するトランジスタのうち反転出力ノードＮＸＤ１に接続されるトランジスタ）のドレイン及びゲートが接続される。

またｎ型差動増幅回路１１０は、第２の電流源ＣＳ２と、上述の第２の差動トランジスタ対と、第２のカレントミラー回路ＣＭ２とを含む。第２の電流源ＣＳ２の一端に、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第２の電流源ＣＳ２の他端に、上述の第２の差動トランジスタ対を構成するｎ型トランジスタＮＴ３、ＮＴ４のソースが接続される。

第２のカレントミラー回路ＣＭ２は、ゲート同士が互いに接続されたｐ型（第１の導電型）の第２のトランジスタ対を含む。この第２のトランジスタ対は、ｐ型トランジスタＰＴ３、ＰＴ４を含む。ｐ型トランジスタＰＴ３、ＰＴ４の各トランジスタのソースに高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。ｐ型トランジスタＰＴ３のドレインが出力ノードＮＤ２（第２の出力ノード）に接続される。ｐ型トランジスタＰＴ４のドレインが反転出力ノードＮＸＤ２（第２の反転出力ノード）に接続される。ｐ型トランジスタＰＴ４（第２のトランジスタ対を構成するトランジスタのうち反転出力ノードＮＸＤ２に接続されるトランジスタ）のドレイン及びゲートが接続される。

また第１の補助回路１３０は、ｐ型（第１の導電型）の第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２と、第１の電流制御回路１３２とを含むことができる。第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２の各トランジスタのソースに、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第１の電流駆動トランジスタＰＡ１のドレインは、出力ノードＮＤ１（第１の出力ノード）に接続される。第２の電流駆動トランジスタＰＡ２のドレインは、反転出力ノードＮＸＤ１（第１の反転出力ノード）に接続される。

そして、第１の電流制御回路１３２が、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２のゲート電圧を制御する。より具体的には、第１の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに供給されるｐ型トランジスタＰＴ１のゲート・ソース間の電圧（の絶対値）が該トランジスタの閾値電圧（の絶対値）より小さいとき、第１の電流制御回路１３２が、出力ノードＮＤ１（第１の出力ノード）及び反転出力ノードＮＸＤ１（第１の反転出力ノード）の少なくとも一方を駆動するように第１及び第２の電流駆動トランジスタＰＡ１、ＰＡ２のゲート電圧を制御する。

また第２の補助回路１４０は、ｎ型（第２の導電型）の第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４と、第２の電流制御回路１４２とを含むことができる。第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４の各トランジスタのソースに、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第３の電流駆動トランジスタＮＡ３のドレインは、出力ノードＮＤ２（第２の出力ノード）に接続される。第４の電流駆動トランジスタＮＡ４のドレインは、反転出力ノードＮＸＤ２（第２の反転出力ノード）に接続される。

そして、第２の電流制御回路１４２が、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔに基づいて第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４のゲート電圧を制御する。より具体的には、第２の差動トランジスタ対を構成するトランジスタのうち入力信号Ｖｉｎがゲートに供給されるｎ型トランジスタＮＴ３のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、第２の電流制御回路１４２が、出力ノードＮＤ２（第２の出力ノード）及び反転出力ノードＮＸＤ２（第２の反転出力ノード）の少なくとも一方を駆動するように第３及び第４の電流駆動トランジスタＮＡ３、ＮＡ４のゲート電圧を制御する。

図１９において、差動部ＤＩＦの反応速度は、入力信号Ｖｉｎが変化してから、第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ１のゲート電圧が変化して所定レベルにまで達するまでの時間に相当する。また出力部ＯＣの反応速度は、第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ１のゲート電圧が変化してから、出力信号Ｖｏｕｔが変化して所定レベルにまで達するまでの時間に相当する。

図２１に、第１の電流制御回路１３２の構成例を示す。但し、図１９に示すボルテージフォロワ回路ＶＦと同一部分には同一符号を付し、適宜説明を省略する。

第１の電流制御回路１３２は、第３の電流源ＣＳ３と、ｎ型（第２の導電型）の第３の差動トランジスタ対と、ｐ型（第１の導電型）の第５及び第６の電流駆動トランジスタＰＳ５、ＰＳ６とを含む。

第３の電流源ＣＳ３の一端に、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。

第３の差動トランジスタ対は、ｎ型トランジスタＮＳ５、ＮＳ６を含む。ｎ型トランジスタＮＳ５、ＮＳ６の各トランジスタのソースが、第３の電流源ＣＳ３の他端に接続される。ｎ型トランジスタＮＳ５のゲートに、入力信号Ｖｉｎが供給される。ｎ型トランジスタＮＳ６のゲートに、出力信号Ｖｏｕｔが供給される。

第５及び第６の電流駆動トランジスタＰＳ５、ＰＳ６の各トランジスタのソースに、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。第５の電流駆動トランジスタＰＳ５のドレインが、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ５のドレインに接続される。第６の電流駆動トランジスタＰＳ６のドレインが、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ６のドレインに接続される。第５の電流駆動トランジスタＰＳ５のゲート及びドレインが接続される。第６の電流駆動トランジスタＰＳ６のゲート及びドレインが接続される。

そして、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ５（第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Ｖｉｎが供給されるトランジスタ）のドレイン（或いは第５の電流駆動トランジスタＰＳ５のドレイン）が、第２の電流駆動トランジスタＰＡ２のゲートに接続される。また、第３の差動トランジスタ対を構成するｎ型トランジスタＮＳ６（第３の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Ｖｏｕｔが供給されるトランジスタ）のドレイン（或いは第６の電流駆動トランジスタＰＳ６のドレイン）が、第１の電流駆動トランジスタＰＡ１のゲートに接続される。

即ち、第１及び第６の電流駆動トランジスタＰＡ１、ＰＳ６は、カレントミラー回路を構成する。同様に、第２及び第５の電流駆動トランジスタＰＡ２、ＰＳ５は、カレントミラー回路を構成する。

図２２に、第２の電流制御回路１４２の構成例を示す。但し、図１９に示すボルテージフォロワ回路ＶＦと同一部分には同一符号を付し、適宜説明を省略する。

第２の電流制御回路１４２は、第４の電流源ＣＳ４と、ｐ型（第１の導電型）の第４の差動トランジスタ対と、ｎ型（第２の導電型）の第７及び第８の電流駆動トランジスタＮＳ７、ＮＳ８とを含む。

第４の電流源ＣＳ４の一端に、高電位側の電源電圧ＶＤＤ（第１の電源電圧）が供給される。

第４の差動トランジスタ対は、ｐ型トランジスタＰＳ７、ＰＳ８を含む。ｐ型トランジスタＰＳ７、ＰＳ８の各トランジスタのソースが、第４の電流源ＣＳ４の他端に接続される。ｐ型トランジスタＰＳ７のゲートに、入力信号Ｖｉｎが供給される。ｐ型トランジスタＰＳ８のゲートに、出力信号Ｖｏｕｔが供給される。

第７及び第８の電流駆動トランジスタＮＳ７、ＮＳ８の各トランジスタのソースに、低電位側の電源電圧ＶＳＳ（第２の電源電圧）が供給される。第７の電流駆動トランジスタＮＳ７のドレインが、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ７のドレインに接続される。第８の電流駆動トランジスタＮＳ８のドレインが、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ８のドレインに接続される。第７の電流駆動トランジスタＮＳ７のゲート及びドレインが接続される。第８の電流駆動トランジスタＮＳ８のゲート及びドレインが接続される。

そして、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ７（第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Ｖｉｎが供給されるトランジスタ）のドレイン（或いは第７の電流駆動トランジスタＮＳ７のドレイン）が、第４の電流駆動トランジスタＮＡ４のゲートに接続される。また、第４の差動トランジスタ対を構成するｐ型トランジスタＰＳ８（第４の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Ｖｏｕｔが供給されるトランジスタ）のドレイン（或いは第８の電流駆動トランジスタＮＳ８のドレイン）が、第３の電流駆動トランジスタＮＡ３のゲートに接続される。

即ち、第３及び第８の電流駆動トランジスタＮＡ３、ＮＳ８は、カレントミラー回路を構成する。同様に、第４及び第７の電流駆動トランジスタＮＡ４、ＮＳ７は、カレントミラー回路を構成する。

次に、第１の補助回路１３０が図２１に示す第１の電流制御回路１３２を有し、第２の補助回路１４０が図２２に示す構成の第２の電流制御回路１４２を有するものとして、図１９に示す構成のボルテージフォロワ回路ＶＦの動作について説明する。

まず、Ｖｔｈｎ＋ＶＳＳ≧Ｖｉｎ＞ＶＳＳのとき、ｐ型差動増幅回路１００は、ｐ型トランジスタＰＴ１がオンとなって適正な動作を行うが、ｎ型差動増幅回路１１０は、ｎ型トランジスタＮＴ３が動作しないため、ｎ型差動増幅回路１１０の各ノードの電圧は不定となる。

ここで第２の補助回路１４０に着目すると、ｐ型トランジスタＰＳ７がオンしてインピーダンスが小さくなるため、第４の電流駆動トランジスタＮＡ４のゲート電圧が上がる。この結果、第４の電流駆動トランジスタＮＡ４のインピーダンスが小さくなる。即ち、第４の電流駆動トランジスタＮＡ４が反転出力ノードＮＸＤ２を駆動して電流を引き込み、反転出力ノードＮＸＤ２の電位が低くなる。この結果、ｐ型トランジスタＰＴ３のインピーダンスが小さくなって、出力ノードＮＤ２の電位が上がる。そして、出力回路１２０の第２の駆動トランジスタＰＴＯ１のインピーダンスが大きくなって、出力信号Ｖｏｕｔの電位が下がる。これにより、ｐ型トランジスタＰＳ８のインピーダンスが小さくなって、第３の電流駆動トランジスタＮＡ３のゲート電圧が上昇する。従って、第３の電流駆動トランジスタＮＡ３のインピーダンスが小さくなり、出力ノードＮＤ２の電位が下がる。

こうして、ｐ型トランジスタＰＴ３のインピーダンスを小さくして出力ノードＮＤ２の電位を上げた結果がフィードバックされ、第３の電流駆動トランジスタＮＡ３のインピーダンスを小さくして出力ノードＮＤ２の電位を下げる。この結果、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になり、第２の駆動トランジスタＰＴＯ１のゲート電圧が最適なところに確定する。

次に、ＶＤＤ≧Ｖｉｎ＞ＶＤＤ−｜Ｖｔｈｐ｜のとき、上述の場合と逆に動作する。即ち、ｎ型差動増幅回路１１０は、ｎ型トランジスタＮＴ３がオンとなって適正な動作を行うが、ｐ型差動増幅回路１００は、ｐ型トランジスタＰＴ１が動作しないため、ｐ型差動増幅回路１００の各ノードの電圧は不定となる。

ここで第１の補助回路１３０に着目すると、ｎ型トランジスタＮＳ５がオンしてインピーダンスが小さくなるため、第２の電流駆動トランジスタＰＡ２のゲート電圧が下がる。この結果、第２の電流駆動トランジスタＰＡ２のインピーダンスが小さくなる。即ち、第２の電流駆動トランジスタＰＡ２が反転出力ノードＮＸＤ１を駆動して電流を供給し、反転出力ノードＮＸＤ１の電位が高くなる。この結果、ｎ型トランジスタＮＴ２のインピーダンスが小さくなって、出力ノードＮＤ１の電位が下がる。そして、出力回路１２０の第１の駆動トランジスタＮＴＯ１のインピーダンスが大きくなって、出力信号Ｖｏｕｔの電位が上がる。これにより、ｎ型トランジスタＮＳ６のインピーダンスが小さくなって、第１の電流駆動トランジスタＰＡ１のゲート電圧が下がる。従って、第１の電流駆動トランジスタＰＡ１のインピーダンスが小さくなり、出力ノードＮＤ１の電位が上がる。

こうして、ｎ型トランジスタＮＴ２のインピーダンスを小さくして出力ノードＮＤ１の電位を下げた結果がフィードバックされ、第１の電流駆動トランジスタＰＡ１のインピーダンスを小さくして出力ノードＮＤ１の電位を上げる。この結果、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になり、第１の駆動トランジスタＮＴＯ１のゲート電圧が最適なところに確定する。

なおＶＤＤ−｜Ｖｔｈｐ｜≧Ｖｉｎ≧Ｖｔｈｎ＋ＶＳＳでは、ｐ型差動増幅回路１００及びｎ型差動増幅回路１１０が動作し、出力ノードＮＤ１、ＮＤ２の電位が確定するため、第１及び第２の補助回路１３０、１４０を動作させなくても、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧がほぼ等しくなる平衡状態になる。

図２３に、ｐ型差動増幅回路１００及び第１の補助回路１３０のノードの電圧変化についてのシミュレーション結果を示す。図２４に、ｎ型差動増幅回路１１０及び第２の補助回路１４０のノードの電圧変化についてのシミュレーション結果を示す。更に図２５に、出力ノードＮＤ１、ＮＤ２の電圧変化についてのシミュレーション結果を示す。

図２３において、ノードＳＧ１は、第１の電流駆動トランジスタＰＡ１のゲートである。ノードＳＧ２は、第２の電流駆動トランジスタＰＡ２のゲートである。ノードＳＧ３は、第１の差動トランジスタ対を構成するｐ型トランジスタＰＴ１、ＰＴ２のソースである。

図２４において、ノードＳＧ４は、第４の電流駆動トランジスタＮＡ４のゲートである。ノードＳＧ５は、第３の電流駆動トランジスタＮＡ３のゲートである。ノードＳＧ６は、第２の差動トランジスタ対を構成するｎ型トランジスタＮＴ３、ＮＴ４のソースである。

図２３〜図２５に示すように、０．５ボルト付近の入力信号Ｖｉｎが入力された場合であっても、出力ノードＮＤ１が不定状態とならず、出力回路１２０を構成する第１の駆動トランジスタＮＴＯ１のゲート電圧を制御している。

図２６に、図１９〜図２１に示す構成のボルテージフォロワ回路ＶＦを有するインピーダンス変換回路ＩＰＣの負荷未接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す。ここでは、動作温度Ｔ１、Ｔ２、Ｔ３（Ｔ１＞Ｔ２＞Ｔ３）の各動作温度ごとに、抵抗回路ＲＣの抵抗値に応じて、位相余裕及びゲインが変化する様子を示している。このように、インピーダンス変換回路ＩＰＣでは、抵抗回路ＲＣの抵抗値を変更することで、負荷未接続時の位相余裕を決めることができる。

図２７に、図１９〜図２１に示す構成のボルテージフォロワ回路ＶＦを有するインピーダンス変換回路ＩＰＣの負荷接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す。ここでは、抵抗回路ＲＣの抵抗値を固定して、動作温度Ｔ１、Ｔ２、Ｔ３（Ｔ１＞Ｔ２＞Ｔ３）の各動作温度ごとに、負荷ＬＤの負荷容量に応じて、位相余裕及びゲインが変化する様子を示している。このように、インピーダンス変換回路ＩＰＣでは、負荷ＬＤの負荷容量が大きくなるほど、位相余裕が大きくなる。

以上説明したように、本実施形態のボルテージフォロワ回路ＶＦを有するインピーダンス変換回路ＩＰＣによれば、入力不感帯をなくし、いわゆるrail-to-railで動作し、且つ出力回路１２０の貫通電流を確実に抑える制御が可能となる。これにより、大幅に低消費電力化を実現するインピーダンス変換回路を提供できる。更にＡＢ級動作が可能となるため、液晶の印加電圧を反転させる極性反転駆動において、極性に関わらずデータ線を安定して駆動できるようになる。

そして、第１及び第２の補助回路１３０、１４０によって出力ノードＮＤ１、ＮＤ２が駆動されるため、差動部ＤＩＦの反応速度の高速化を実現すると共に、位相補償用コンデンサを不要とすることができるようになる。また出力部ＯＣの第１及び第２の駆動トランジスタＰＴＯ１、ＮＴＯ１の電流駆動能力を共に低下させることで出力部ＯＣの反応速度の低速化を実現できる。このため、パネルサイズの拡大により負荷容量が異なる種々の表示パネルに対し、同一のインピーダンス変換回路を用いて駆動できるという効果が得られる。

更に、出力信号Ｖｏｕｔを帰還させるボルテージフォロワ回路では、出力を安定させるために発振を防止させる必要があり、差動増幅回路と出力回路との間に位相補償容量を接続して、位相余裕を持たせることが一般的に行われる。この場合、ボルテージフォロワ回路の能力を示すスルーレートＳは、消費電流をＩ、位相補償用コンデンサの容量値をＣとすると、Ｉ／Ｃに比例することが知られている。従って、ボルテージフォロワ回路のスルーレートを大きくするためには、容量値Ｃを小さくするか、消費電流Ｉを大きくするしかない。

これに対して本実施形態では、上述のように位相補償用コンデンサを不要としているため、上述のスルーレートの式に制限されることはない。従って、消費電流Ｉを大きくすることなく、スルーレートを大きくできる。

３．３ 電流値の調整
本実施形態におけるボルテージフォロワ回路ＶＦでは、ｐ型差動増幅回路１００、ｎ型差動増幅回路１１０、第１の補助回路１３０、及び第２の補助回路１４０の電流源の動作時の電流値を工夫することで、更に回路の安定性を向上させることができる。

図２８に、本実施形態におけるボルテージフォロワ回路ＶＦの他の構成例の回路図を示す。図２８では、各電流源をトランジスタで構成している。この場合、各トランジスタのゲート電圧を制御することで、電流源の無駄な電流消費を削減できる。

ボルテージフォロワ回路ＶＦの安定性を向上させるためには、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のドレイン電流を等しくすることが有効である。第１の駆動トランジスタＮＴＯ１のドレイン電流は、ｐ型差動増幅回路１００の第１の電流源ＣＳ１の動作時の電流値Ｉ１と、第１の補助回路１３０の第３の電流源ＣＳ３の動作時の電流値Ｉ３とにより定まる。第２の駆動トランジスタＰＴＯ１のドレイン電流は、ｎ型差動増幅回路１１０の第２の電流源ＣＳ２の動作時の電流値Ｉ２と、第２の補助回路１４０の第４の電流源ＣＳ４の動作時の電流値Ｉ４とにより定まる。

ここで、電流値Ｉ１と電流値Ｉ３とが等しくないものとする。例えば電流値Ｉ１を１０、電流値Ｉ３を５とする。同様に、電流値Ｉ２と電流値Ｉ４とが等しくないものとする。例えば電流値Ｉ２を１０、電流値Ｉ４を５とする。

入力信号Ｖｉｎの電圧が、ｐ型差動増幅回路１００と第１の補助回路１３０が動作する範囲の場合、第１の駆動トランジスタＮＴＯ１のドレイン電流は例えば１５（＝Ｉ１＋Ｉ３＝１０＋５）に相当する分が流れる。同様に、入力信号Ｖｉｎの電圧が、ｎ型差動増幅回路１１０と第２の補助回路１４０が動作する範囲の場合、第２の駆動トランジスタＰＴＯ１のドレイン電流は例えば１５（＝Ｉ２＋Ｉ４＝１０＋５）に相当する分が流れる。

これに対して、例えば入力信号Ｖｉｎの電圧が低くなってｎ型トランジスタが動作しなくなると、ｎ型差動増幅回路１１０と第１の補助回路１３０が動作しなくなる。従って、第２及び第３の電流源ＣＳ２、ＣＳ３が流れなくなる（Ｉ２＝０、Ｉ３＝０）。そのため、第１の駆動トランジスタＮＴＯ１のドレイン電流は例えば１０（＝Ｉ１）に相当する分が流れ、第２の駆動トランジスタＰＴＯ１のドレイン電流は例えば５（＝Ｉ４）に相当する分が流れる。例えば入力信号Ｖｉｎの電圧が高くなってｐ型トランジスタが動作しなくなる場合も同様である。

このように、出力回路１２０を構成する第１及び第２の駆動トランジスタＮＴＯ１、ＰＴＯ１のドレイン電流が異なり、出力信号Ｖｏｕｔの立ち上がり又は立ち下がりが異なると、出力が安定する時間が異なることとなり、発振し易くなる。

そこで、本実施形態におけるボルテージフォロワ回路ＶＦでは、第１及び第３の電流源ＣＳ１、ＣＳ３の動作時の電流値が等しく（Ｉ１＝Ｉ３）、且つ第２及び第４の電流源ＣＳ２、ＣＳ４の動作時の電流値が等しい（Ｉ２＝Ｉ４）ことが望ましい。これは、第１〜第４の電流源ＣＳ１〜ＣＳ４を構成するトランジスタのチャネル長Ｌを共通にし、第１及び第３の電流源ＣＳ１、ＣＳ３を構成するトランジスタのチャネル幅を等しくし、且つ第２及び第４の電流源ＣＳ２、ＣＳ４を構成するトランジスタのチャネル幅を等しくすることで実現できる。

更に、第１〜第４の電流源ＣＳ１〜ＣＳ４の各電流源の動作時の電流値が等しいこと（Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４）が望ましい。この場合、設計が容易になるからである。

また第３及び第４の電流源ＣＳ３、ＣＳ４の動作時の電流値の少なくとも一方を削減することで、より低消費電力化を図ることができる。この場合、第１〜第４の電流駆動トランジスタＰＡ１、ＰＡ２、ＮＡ３、ＮＡ４の各トランジスタの電流駆動能力を低下させることなく、第３及び第４の電流源ＣＳ３、ＣＳ４の動作時の電流値の少なくとも一方を削減する必要がある。

図２９に、第４の電流源ＣＳ４の動作時の電流値を削減する構成例の説明図を示す。但し、図１９、図２２、図２８と同一部分には同一符号を付し、適宜説明を省略する。

図２９では、第４の電流源ＣＳ４の動作時の電流値を削減するために、第３及び第８の電流駆動トランジスタＮＡ３、ＮＳ８がカレントミラー回路を構成することを利用する。第３の電流駆動トランジスタＮＡ３のチャネル長をＬ、チャネル幅をＷＡ３、第３の電流駆動トランジスタＮＡ３のドレイン電流をＩ_ＮＡ３とし、第８の電流駆動トランジスタＮＳ８のチャネル長をＬ、チャネル幅をＷＳ８、第８の電流駆動トランジスタＮＳ８のドレイン電流をＩ_ＮＳ８とする。このとき、Ｉ_ＮＡ３＝（ＷＡ３／ＷＳ８）×Ｉ_ＮＳ８と表わすことができる。ここで、（ＷＡ３／ＷＳ８）は、第８の電流駆動トランジスタＮＳ８の電流駆動能力に対する第３の電流駆動トランジスタＮＡ３の電流駆動能力の比を意味する。従って、（ＷＡ３／ＷＳ８）を１より大きくすることで、第３の電流駆動トランジスタＮＡ３の電流駆動能力を低下させることなくドレイン電流Ｉ_ＮＳ８を小さくでき、第４の電流源ＣＳ４の動作時の電流値Ｉ４も小さくできる。

なお図２９において、第４及び第７の電流駆動トランジスタＮＡ４、ＮＳ７がカレントミラー回路を構成することを利用してもよい。

また同様に、第３の電流源ＣＳ３の動作時の電流値を削減することが望ましい。この場合、第１及び第６の電流駆動トランジスタＰＡ１、ＰＳ６がカレントミラー回路を構成することを利用したり、第２及び第５の電流駆動トランジスタＰＡ２、ＰＳ５がカレントミラー回路を構成することを利用したりする。

以上のように、第６の電流駆動トランジスタＰＳ６の電流駆動能力に対する第１の電流駆動トランジスタＰＡ１の電流駆動能力の比、第５の電流駆動トランジスタＰＳ５の電流駆動能力に対する第２の電流駆動トランジスタＰＡ２の電流駆動能力の比、第８の電流駆動トランジスタＮＳ８の電流駆動能力に対する第３の電流駆動トランジスタＮＡ３の電流駆動能力の比、及び第７の電流駆動トランジスタＮＳ７の電流駆動能力に対する第４の電流駆動トランジスタＮＡ４の電流駆動能力の比のうち少なくとも１つを、１より大きくする。こうすることで、第３及び第４の電流源ＣＳ３、ＣＳ４のうち少なくとも１つの動作時の電流値を削減できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば表示パネルとして液晶表示パネルに適用する場合について説明したが、これに限定されるものではない。また各トランジスタをＭＯＳトランジスタとして説明したが、これに限定されるものではない。

またボルテージフォロワ回路、該ボルテージフォロワ回路を構成するｐ型差動増幅回路、ｎ型差動増幅回路、出力回路、第１の補助回路、第２の補助回路の構成も、上述の実施形態で説明した構成に限定されず、これらの均等な種々の構成を採用できる。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態におけるソースドライバが適用された電気光学装置の構成の概要を示すブロック図。 本実施形態におけるソースドライバの構成例のブロック図。 本実施形態におけるゲートドライバの構成例のブロック図。 本実施形態の第１の構成例におけるソースドライバの要部の構成図。 第１の構成例におけるＰＳデータの設定方法の一例の説明図。 第１の構成例におけるＰＳデータの設定方法を実現する回路の構成例の図。 図６の動作例のタイミング図。 図６のＰＳデータの取り込み例のタイミング図。 本実施形態の第２の構成例におけるソースドライバの要部の構成図。 第２の構成例におけるＰＳデータの設定方法を実現する回路の構成例のブロック図。 図１０の回路の動作例のフロー図。 図１１の動作を説明するためのフロー図。 図１１の動作を説明するためのフロー図。 本実施形態におけるインピーダンス変換回路の構成例のブロック図。 図１４の差動部及び出力部の出力のスルーレートと発振との関係の説明図。 負荷容量に対する発振余裕度の変化例を示す説明図。 負荷容量に対する発振余裕度の変化の他の例を示す説明図。 図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）は、抵抗回路の構成例を示す図。 図１４のボルテージフォロワ回路の構成例を示す図。 図１９に示すボルテージフォロワ回路の動作説明図。 第１の電流制御回路の構成例の回路図。 第２の電流制御回路の構成例の回路図。 ｐ型差動増幅回路及び第１の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。 ｎ型差動増幅回路及び第２の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。 出力ノードの電圧変化についてのシミュレーション結果を示す図。 演算増幅回路の負荷未接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す図。 演算増幅回路の負荷接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す図。 図１４のボルテージフォロワ回路の他の構成例の回路図。 第４の電流源の動作時の電流値を削減する構成例の説明図。

符号の説明

５２０ ソースドライバ、 ６００ 表示データＲＡＭ、 ６０２ ロウアドレス回路、
６０４ カラムアドレス回路、 ６０６ Ｉ／Ｏバッファ回路、
６０８ 表示データラッチ回路、 ６１０ ラインアドレス回路、
６２０ システムインタフェース回路、 ６２２ ＲＧＢインタフェース回路、
６２４ 制御ロジック、 ６３０ ゲートドライバ制御回路、
６４０ 表示タイミング発生回路、 ６４２ 発振回路、 ６５０ 駆動回路、
６６０ 内部電源回路、 ６６２ 基準電圧発生回路、
ＤＥＣ_１〜ＤＥＣ_Ｎ 第１〜第Ｎのデコーダ、 Ｄ０〜Ｄ５ 表示データ、
ＧＶＬ０〜ＧＶＬ６３ 階調電圧信号線、 ＯＵＴ_１〜ＯＵＴ_Ｎ 駆動出力回路、
ＰＳ_１ｒｅｇ〜ＰＳ_Ｎｒｅｇ 第１〜第ＮのＰＳデータ保持回路、
ＳＣＬＫ シフトクロック、 ＳＤ シフトデータ、 Ｓ_１〜Ｓ_Ｎ ソース線、
Ｖ０〜Ｖ６３ 階調データ、 ＸＤ０〜ＸＤ５ 反転データ

Claims (11)

1. 電気光学装置の複数のソース線を駆動するためのソースドライバであって、
   各インピーダンス変換回路が、表示データに対応した階調電圧に基づいて前記複数のソース線の各ソース線を駆動する複数のインピーダンス変換回路と、
   各パワーセーブデータ保持回路にパワーセーブデータが保持される複数のパワーセーブデータ保持回路とを含み、
   前記複数のパワーセーブデータ保持回路の各パワーセーブデータ保持回路が、
   前記複数のインピーダンス変換回路の各インピーダンス変換回路毎に、又は１画素を構成するドット数のインピーダンス変換回路毎に設けられ、
   前記複数のインピーダンス変換回路の各インピーダンス変換回路が、
   その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さく、前記階調電圧に基づいてソース線を駆動するボルテージフォロワ回路を含み、
   当該インピーダンス変換回路に対応して設けられたパワーセーブデータ保持回路に保持されたパワーセーブデータに基づいて、当該インピーダンス変換回路のボルテージフォロワ回路の動作電流が停止又は制限されることを特徴とするソースドライバ。
2. 請求項１において、
   前記複数のパワーセーブデータ保持回路は、
   各パワーセーブデータ保持回路が直列に接続されたシフトレジスタとして構成され、
   各パワーセーブデータ保持回路には、シフト動作によりパワーセーブデータが順次取り込まれることを特徴とするソースドライバ。
3. 請求項１において、
   前記複数のインピーダンス変換回路の各インピーダンス変換回路に対応した表示データと前記複数のパワーセーブデータ保持回路の各パワーセーブデータ保持回路に対応したパワーセーブデータとを記憶する表示データメモリを含み、
   前記表示データメモリから前記パワーセーブデータを読み出し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の各パワーセーブデータ保持回路に設定することを特徴とするソースドライバ。
4. 請求項２又は３において、
   前記複数のインピーダンス変換回路の中で指定された２つのインピーダンス変換回路によって特定されるインピーダンス変換回路群のインピーダンス変換動作をイネーブル状態に設定するためのパワーセーブデータを生成し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の少なくとも１つ又は前記表示データメモリに設定することを特徴とするソースドライバ。
5. 請求項４において、
   前記複数のインピーダンス変換回路のうち前記インピーダンス変換回路群を除くインピーダンス変換回路のボルテージフォロワ回路の動作電流が停止又は制限されるディセーブル状態に設定するためのパワーセーブデータを生成し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の少なくとも１つ又は前記表示データメモリに設定することを特徴とするソースドライバ。
6. 請求項１乃至５のいずれかにおいて、
   前記各インピーダンス変換回路は、更に、
   前記ボルテージフォロワ回路と前記インピーダンス変換回路の出力との間に直列に接続された抵抗回路とを含み、
   前記ボルテージフォロワ回路が、
   入力信号及び前記ボルテージフォロワ回路の出力信号の差分を増幅する差動部と、
   前記差動部の出力に基づいて前記ボルテージフォロワ回路の出力信号を出力する出力部とを含み、
   前記抵抗回路を介して、前記ソース線を駆動することを特徴とするソースドライバ。
7. 請求項６において、
   前記差動部の出力のスルーレートが、
   前記出力部の出力のスルーレートと同じ又は前記出力部の出力のスルーレートより大きいことを特徴とするソースドライバ。
8. 複数のソース線と、
   複数のゲート線と、
   各スイッチング素子が前記複数のゲート線の１つ及び前記複数のソース線の１つに接続される複数のスイッチング素子と、
   前記複数のゲート線を走査するゲートドライバと、
   前記複数のソース線を駆動する請求項１乃至７のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
9. 電気光学装置の複数のソース線を駆動するための駆動方法であって、
   表示データに対応した階調電圧に基づいて前記複数のソース線の１つを駆動するボルテージフォロワ回路毎に、又は１画素を構成するドット数のボルテージフォロワ回路毎に設けられたパワーセーブデータ保持回路にパワーセーブデータを保持し、
   当該ボルテージフォロワ回路に対応して設けられたパワーセーブデータ保持回路に保持されたパワーセーブデータに基づいて、前記ボルテージフォロワ回路の動作電流を停止又は制限し、
   前記ボルテージフォロワ回路は、
   その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さいことを特徴とする駆動方法。
10. 請求項９において、
    それぞれがソース線を駆動する複数のボルテージフォロワ回路の中で指定された２つのボルテージフォロワ回路によって特定されるボルテージフォロワ回路群の動作をイネーブル状態に設定するためのパワーセーブデータを生成し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の少なくとも１つに設定することを特徴とする駆動方法。
11. 請求項１０において、
    それぞれがソース線を駆動する複数のボルテージフォロワ回路の中で指定された２つのボルテージフォロワ回路によって特定されるボルテージフォロワ回路群の動作電流が停止又は制限されるディセーブル状態に設定するためのパワーセーブデータを生成し、該パワーセーブデータを前記複数のパワーセーブデータ保持回路の少なくとも１つに設定することを特徴とする駆動方法。

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