JP2003022056A - 駆動回路及び液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】高位側電源電位、低位側電源電位に動作範囲が
及ぶ第１、第２のバッファ回路の切替えを駆動切替範囲
で確実に行えるようにした駆動回路並びに該駆動回路の
提供。 【解決手段】入力信号電圧が入力される一の入力端子に
入力端が共通に接続され、出力端が一の出力端子に共通
に接続され、高位側電源電位、低位側電源電位に動作範
囲が及ぶ第１、第２のバッファ回路１１３、１１４と、
ガンマ特性の標準時及び変調時に対して、第１、第２の
バッファ回路がともに動作可能とされる範囲内の電圧に
対応した、正極性、負極性の基準データを記憶保持する
記憶部３と、極性信号ＰＯＬに基づき記憶部３ａ、３ｂ
を選択し、変調を特定する変調情報に基づき、標準又は
変調に対応した基準データを選択出力する選択部４と、
入力されたデータと前記選択部から出力される基準デー
タとを比較する比較部５と、を備え、第１、第２のバッ
ファ回路は、比較部５の比較結果信号と制御信号に基づ
き、その動作と停止が制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動回路に関し、
特に、容量負荷の駆動に好適な駆動回路に関する。

【０００２】

【従来の技術】この発明に関連する技術の刊行物とし
て、 （１）文献（H.Tsuchi,N.Ikeda,H.Hayama,"A New Low P
ower TFT-LCD Dirverfor Portable Devices," SID 00
DIGEST PP146〜149）、 （２）特開２０００−３３８４６１号公報 等が参照される。

【０００３】図２４は、液晶表示装置の映像デジタルデ
ータを駆動する駆動回路の構成の一例を示す図である
（文献（１）のＦｉｇｕｒｅ１．参照）。

【０００４】図２４に示すバッファは、アナログバッフ
ァ単体ではフルレンジ出力できない場合でも、二つのア
ナログバッファ回路（単に、「バッファ回路」という）
を切替え、フルレンジ出力を可能としたものである。な
おフルレンジ出力とは駆動回路の電源電圧範囲のほぼ全
領域での出力を意味する。図２４を参照すると、第１の
バッファ回路１０１０は、入力端子１００１に固定端が
接続され、第１、第２の切替用端子を有する第１の切替
スイッチ１０４１と、第１の切替スイッチ１０４１の切
替用の第１端子と高位側電源ＶＤＤとの間に直列形態に
接続されてなる第１の定電流源１０１３と、第１のスイ
ッチ１０４１の第１端子にソースが接続され、ゲートと
ドレインが接続されているＰチャネルＭＯＳトランジス
タ１０１１と、ＰチャネルＭＯＳトランジスタ１０１１
のドレインと低位側電圧源ＶＳＳ間に接続されている第
２の定電流源１０１４と、出力端子１００２に固定端が
接続され第１、第２の切替用端子を有する第２の切替ス
イッチ１０４２と、第２の切替スイッチ１０４２の切替
用の第１端子と高位側電源ＶＤＤとの間に直列形態に接
続されている第３の定電流源１０１５と、第２の切替ス
イッチ１０４２の第１端子にソースが接続され、Ｐチャ
ネルＭＯＳトランジスタ１０１１のゲートにゲートが接
続され、ドレインが低位側電圧源ＶＳＳに接続されてい
るＰチャネルＭＯＳトランジスタ１０１２と、を備えて
いる。

【０００５】第２のバッファ回路１０２０は、入力端子
１００１に固定端が接続された第１の切替スイッチ１０
４１の切替用の第２端子と低位側電源ＶＳＳとの間に直
列形態に接続されてなる第４の定電流源１０２３と、第
１のスイッチ１０４１の第２端子にソースが接続され、
ゲートとドレインが接続されているＮチャネルＭＯＳト
ランジスタ１０２１と、ＮチャネルＭＯＳトランジスタ
１０２１のドレインと高位側電源ＶＤＤ間に接続されて
いる第５の定電流源１０２４と、出力端子１００２に固
定端が接続された第２の切替スイッチ１０４２の切替用
の第２端子と低位側電源ＶＳＳとの間に直列形態に接続
されている第６の定電流源１０２５と、第２の切替スイ
ッチ１０４２の第２端子にソースが接続され、Ｎチャネ
ルＭＯＳトランジスタ１０２１のゲートにゲートが接続
され、ドレインが高位側電圧源ＶＤＤに接続されている
ＮチャネルＭＯＳトランジスタ１０２２と、を備えてい
る。

【０００６】さらに出力端子１００２と高位側電源ＶＤ
Ｄ間のスイッチ１０３１と、出力端子１００２と低位側
電源ＶＳＳ間のスイッチ１０３２とからなり、出力端子
１００２を予備放電、予備充電する予備充放電回路１０
３０（プリチャージ回路）を備えている。

【０００７】図２５は、６ビットデジタルデータドライ
バの構成を示しており（文献（１）のＦｉｇｕｒｅ３．
参照）、シフトレジスタ１１００、データレジスタ１１
１０、ラッチ１１２０、レベルシフト回路１１３０、Ｒ
−ＤＡＣ１１６０（基準電圧発生回路１１５０とＲＯＭ
デコーダ１１４０）、ニュー（Ｎｅｗ）バッファ１１７
０を備えている。ニューバッファ１１７０は図２４の構
成からなる。アナログ電圧は、ＲＯＭデコーダ１１４０
からニューバッファ１１７０に供給され、ＲＧＢ各６ビ
ットのデータの上位各１ビット（Ｄ００，Ｄ１０，Ｄ２
０）がＲＯＭデコーダ１１４０からニューバッファ１１
７０に供給され、この１ビットに基づき、プリチャージ
回路１０３０は、データ線を適切な電源電圧（ＶＤＤ、
ＶＳＳ）を供給し、スイッチ１０４１、１０４２を選択
し、バッファの回路１０１０又は回路１０２０を選択す
る。

【０００８】図２４に示した駆動回路は、コモン反転駆
動方式（対向電極Ｖcomの電圧を反転する駆動方式）の
液晶表示回路に適用すると、低消費電力となり、例えば
携帯電話端末などモバイル端末の液晶表示装置の駆動回
路として好適である。また、フルレンジ出力の駆動回路
を用いることにより電源電圧を下げて更に低消費電力化
を行うことができる。すなわち、図２４の駆動回路は、
第１のバッファ回路１０１０、第２のバッファ回路１０
２０を切り替えて、フルレンジ出力を行うことのできる
駆動回路である。

【０００９】第１のバッファ回路１０１０、第２のバッ
ファ回路１０２０は、それぞれ、トランジスタの閾値電
圧Ｖｔｈによって、動作範囲に制約が存在しており、バ
ッファ回路１０１０とバッファ回路１０２０の切替は、
バッファ回路１０１０とバッファ回路１０２０がともに
動作する電圧範囲内（Vlim1〜Vlim2）で、駆動切替を行
わなければならない。

【００１０】周囲温度等、条件が一定の場合、映像デジ
タルデータに応じて、バッファ回路１０１０とバッファ
回路１０２０を切替えて駆動を行うことができる。

【００１１】以下では、本発明の理解のために、図６を
参照して、液晶表示パネルのデータ線の駆動用に図２４
に示した駆動回路を用いた場合のバッファ回路１０１
０、１０２０の切替えについて説明しておく。

【００１２】図６（Ａ）は、コモン反転駆動（液晶表示
装置の対向電極の電位Ｖcomを高位側電源電圧と低位側
電源電圧に切り替える）における液晶ガンマ特性(階調
と信号電圧)と、駆動回路の動作範囲（標準）を説明す
るための図である。なお同図を含む以下の同様の図にお
いて、階調は映像デジタルデータと１対１に関連付けら
れており、極性に対応した２つのアナログ電圧をもつも
のとする。図６（Ｂ）は、コモン反転駆動における液晶
ガンマ特性と駆動回路の動作範囲（ガンマ変調時）を説
明するための図である。

【００１３】第１アナログバッファ（図２４のバッファ
回路１０１０に対応）の動作範囲は、電圧２Ｖ〜５Ｖ
（階調２４〜６３）、第２アナログバッファ（図２４の
バッファ回路１０２０）の動作範囲は、電圧０Ｖ〜３Ｖ
（階調２４〜６３）であり、駆動切替可能範囲は電圧２
Ｖ〜３Ｖであり、例えば映像デジタルデータの上位１ビ
ットを用いて階調３２で、第１アナログバッファと第２
アナログバッファの動作を切替えても、切替時の電圧
（映像デジタルデータに対応した入力電圧）は、正極
性、負極性それぞれで第１アナログバッファと第２アナ
ログバッファとがともに動作可能な範囲内にあるため、
階調に対応したアナログ電圧を出力することができる。

【００１４】よって、図６（Ａ）に示すような、液晶の
ガンマ特性（階調、電圧の特性）である場合、映像デジ
タルデータの上位１ビットにより３２階調を境に、第１
アナログバッファと第２アナログバッファを切替えるこ
とができる。

【００１５】しかしながら、図６（Ｂ）を示すように、
ガンマ特性を変調する場合、正極性の特性（実線）にお
いて３２階調の電圧は、第１アナログバッファ（図２４
のバッファ回路１０１０に対応）の動作範囲外であり、
負極性の特性（破線）において３２階調の電圧は、第２
アナログバッファ（図２４のバッファ回路１０２０に対
応）の動作範囲外であり、３２階調で、切替ることがで
きなくなる。すなわち、第１アナログバッファの動作範
囲は、電圧２Ｖ〜５Ｖ（階調４８〜６３）、第２アナロ
グバッファの動作範囲は、電圧０Ｖ〜３Ｖ（階調４８〜
６３）であり、３２階調で第１アナログバッファと第２
アナログバッファを切替えると、正極性では階調３２〜
４８の間で第１アナログバッファの出力は電圧Ｖｌｉｍ
１に固定され、負極性では階調３２〜４８の間で第２ア
ナログバッファの出力は電圧Ｖｌｉｍ２に固定される。
すなわち階調３２〜４８の間では、当該階調に対応する
映像デジタル信号が入力されても、階調に対応したアナ
ログ電圧が出力されず、いわゆる階調に飛びが生じる。
なお図６（Ｂ）では正極性と負極性でほぼ同様のガンマ
特性の変調を行う場合の例を示しているが、極性により
異なる変調も起こりうることは容易に理解できる。

【００１６】モバイル端末等では、広い温度動作条件で
の動作に対応するために、温度に対してのガンマ特性の
変調により表示品質を維持したり、電源電圧を変調する
等して電力消費を抑える等、様々な変調が必要とされ
る。この場合、映像デジタルデータ（階調データ）に応
じた固定切替はできない、という問題点がある。

【００１７】

【発明が解決しようとする課題】したがって、この発明
が解決しようとする課題は、動作範囲として、少なくと
も高位側電位の範囲を有する第１のバッファ回路と少な
くとも低位側電位の範囲を有する第２のバッファ回路と
を駆動切替範囲で確実に行えるようにした駆動回路並び
に該駆動回路を備えた液晶表示装置を提供することにあ
る。

【００１８】

【課題を解決するための手段】上記課題を解決するため
の手段を提供する本発明は、その一つのアスペクトによ
れば、出力負荷を駆動する駆動回路において、入力信号
電圧が入力される一の入力端子に入力端が共通に接続さ
れ、出力端子に出力端が共通に接続される二つのバッフ
ァ回路であって、動作範囲として、少なくとも高位側電
位の範囲を有する第１のバッファ回路と、少なくとも低
位側電位の範囲を有する第２のバッファ回路と、を備
え、前記第１のバッファ回路と前記第２のバッファ回路
の切替えを判断するための基準データであって、前記第
１のバッファ回路と前記第２のバッファ回路がともに動
作可能とされる範囲内の電圧に対応した基準データを記
憶保持する記憶部と、入力されたデータ信号と基準デー
タとを比較する比較部と、が付加され、前記第１のバッ
ファ回路と前記第２バッファ回路は、前記比較部の比較
結果信号と制御信号に基づき、その動作と停止が制御さ
れる。

【００１９】本発明は、その別のアスペクトによれば、
入力信号電圧が入力される一の入力端子に入力端が共通
に接続され、出力端が一の出力端子に共通に接続される
二つのバッファ回路であって、高位側電源電位にその動
作範囲が及び第１のバッファ回路と、低位側電源電位に
その動作範囲が及び第２のバッファ回路と、を備え、入
力されるデジタルデータと信号電圧との関係に対応し
て、低位側電源電位からの特性を規定する正極性、高位
側電源電位からの特性を規定する負極性のそれぞれにつ
いて、前記第１のバッファ回路と前記第２のバッファ回
路の切替えを判断するための基準データであって、前記
第１のバッファ回路と前記第２のバッファ回路がともに
動作可能とされる駆動切替可能範囲内の電圧に対応し
た、正極性、負極性の基準データを記憶保持する記憶部
を備え、極性を特定する極性信号を入力し、前記極性信
号の値に基づき正極性又は負極性の基準データを選択す
る選択部と、入力されたデジタルデータと、前記選択部
から出力される基準データとを比較する比較部と、をさ
らに備え、前記第１のバッファ回路と前記第２バッファ
回路は、前記比較部の比較結果信号と制御信号に基づ
き、その動作と停止が制御される。

【００２０】さらに別のアスペクトによれば、本発明に
係る駆動回路は、入力信号電圧が入力される一の入力端
子に入力端が共通に接続され、出力端子に出力端が共通
に接続される二つのバッファ回路であって、動作範囲と
して、少なくとも高位側電位の範囲を有する第１のバッ
ファ回路と、少なくとも低位側電位の範囲を有する第２
のバッファ回路と、を備え、前記第１のバッファ回路と
前記第２のバッファ回路がともに動作可能とされる電圧
範囲に対応した基準電圧を発生する基準電圧発生手段
と、前記基準電圧発生手段から出力される基準電圧と、
前記入力信号電圧とを比較する比較部と、を備え、前記
第１のバッファ回路と前記第２バッファ回路は、前記比
較部の比較結果信号と制御信号に基づき、その動作と停
止が制御される。

【００２１】本発明において、前記制御信号が、動作を
指示している場合において、前記比較部の比較結果信号
が、前記入力信号電圧が前記基準電圧と等しいもしくは
前記基準電圧より高いことを示す値の場合、前記第１の
バッファ回路を動作状態とし、前記第２バッファ回路を
停止させ、前記比較部の比較結果信号が、前記入力信号
電圧が前記基準電圧よりも低いことを示す値の場合、前
記第２バッファ回路を動作状態とし、前記第１のバッフ
ァ回路を停止させる、構成とされている。

【００２２】さらに別のアスペクトによれば、液晶表示
装置は、第１、第２の参照電圧間に直列形態に接続され
ている複数の抵抗を備え、各タップから階調電圧を生成
する階調発生手段と、デジタルデータ信号を入力し前記
階調発生手段の出力電圧から対応する電圧を選択出力す
るデコード回路を備え、上記した本発明に係る駆動回路
は前記デコード回路の出力を入力し、出力負荷をなすデ
ータ線を駆動する。

【００２３】

【発明の実施の形態】発明の実施の形態について説明す
る。本発明は、個々のアナログバッファでは、フルレン
ジ出力できなくても、二つのバッファを切替え、フルレ
ンジ出力が可能な駆動回路において、さまざまな変調に
対しても、二つのバッファの最適な方を選択して、常に
正常な駆動を可能としている。すなわち、様々な条件の
変調を複数のステップに分け、各変調ステップごとに、
二つのバッファを、切替える階調に対応したデジタルデ
ータを記憶したデーブルを設けておき、このテーブルの
データを基準データとし、映像デジタルデータと比較
し、比較結果に基づき、最適なバッファを選択する。

【００２４】様々な条件の変調に対して、二つのバッフ
ァの切替可能範囲内にある電圧を基準電圧とし、選択さ
れた階調電圧と基準電圧を比較し、その大小に応じて二
つのバッファのうち最適な一方を選択する。

【００２５】本発明に係る駆動回路は、その一実施の形
態において、容量負荷等の出力負荷を駆動する駆動回路
において、入力信号電圧（Ｖｉｎ）が入力される一の入
力端子（１）に入力端が共通に接続され、出力端子
（２）に出力端が共通に接続される二つのアナログバッ
ファ回路であって、動作範囲として、少なくとも高位側
電位の範囲を有する第１のバッファ回路（１３）と、少
なくとも低位側電位の範囲を有する第２のバッファ回路
（１４）と、を備え、第１、第２のバッファ回路（１
３、１４）の切替えを判断するための基準データであっ
て、第１、第２のバッファ回路（１３、１４）がともに
動作可能とされる範囲内の電圧に対応した基準データを
記憶保持する記憶部（３）と、入力されたデータ信号
と、基準データとを比較する比較部（５）と、が付加さ
れている。第１、第２のバッファ回路（１３、１４）
は、比較部（５）の比較結果信号（ＰＮ）と制御信号に
基づき、その動作と停止が制御される構成とされてい
る。

【００２６】あるいは、本発明は、その好ましい一実施
の形態において、入力信号電圧が入力される一の入力端
子に入力端が共通に接続され、出力端が一の出力端子に
共通に接続される二つのバッファ回路であって、高位側
電源電位にその動作範囲が及ぶ第１のバッファ回路（１
３）と、低位側電源電位にその動作範囲が及ぶ第２のバ
ッファ回路（１４）とを備え、階調と信号電圧に関する
特性の標準状態及び変調時のそれぞれに対して、前記第
１のバッファ回路と前記第２のバッファ回路がともに動
作可能とされる範囲内の入力信号電圧に対応した基準デ
ータを記憶保持する記憶部（３）と、変調を特定する変
調情報に基づき、標準又は変調に対応した基準データを
選択出力する選択部（４）と、入力されたデータと前記
選択部から出力される基準データとを比較する比較部
（５）と、前記比較部の比較結果信号と制御信号に基づ
き、前記第１のバッファ回路と前記第２バッファ回路
は、動作と停止を制御する構成とされている。

【００２７】記憶部（３）は、入力されるデジタルデー
タ（映像デジタルデータ）と信号電圧との関係に対応し
て、低位側電源電位からの特性を規定する正極性、高位
側電源電位からの特性を規定する負極性のそれぞれにつ
いて、第１、第２のバッファ回路の切替えを判断するた
めの基準データであって、第１、第２のバッファ回路が
ともに動作可能とされる駆動切替可能範囲内（図４参
照）の電圧に対応した、正極性、負極性の基準データを
記憶保持する記憶部（３ａ、３ｂ）を備えている。

【００２８】選択部（４）は、極性を特定する極性信号
（ＰＯＬ）を入力し、前記極性信号の値に基づき正極性
又は負極性の基準データを選択する。

【００２９】記憶部（３ａ）は、好ましくは、階調と信
号電圧に関するガンマ特性の標準時及び変調時のそれぞ
れに対して、前記第１のバッファ回路と前記第２のバッ
ファ回路がともに動作可能とされる範囲内の入力信号電
圧に対応した、正極性の基準データを記憶保持する。

【００３０】記憶部（３ｂ）は、好ましくは、階調と信
号電圧に関するガンマ特性の標準時及び変調時のそれぞ
れに対して、前記第１のバッファ回路と前記第２のバッ
ファ回路がともに動作可能とされる駆動切替可能範囲内
の電圧に対応した、負極性の基準データを記憶保持す
る。

【００３１】選択部（４）は、極性を特定する極性信号
（ＰＯＬ）に基づき、記憶部（３ａ、３ｂ）の一方を選
択し、変調を特定する変調情報に基づき、標準又は変調
に対応した基準データを選択出力する。

【００３２】記憶部（３ａ）に、ガンマ特性の変調種別
に応じて規定される正極性の基準データを複数記憶保持
しておき、記憶部（３ｂ）に、変調種別に応じて規定さ
れる負極性の基準データを複数記憶保持しておき、選択
部（４）において、極性信号に基づき、記憶部（３ａ、
３ｂ）の一方を選択し、変調情報に基づき、変調種別に
応じた基準データを選択出力するようにしてもよい。

【００３３】制御信号が、動作を指示している場合にお
いて、比較部（５）の比較結果信号が、前記入力された
データが前記基準データに等しいもしくは前記基準デー
タより大であることを示す値の場合、第１のバッファ回
路（１３）を動作状態とし、第２バッファ回路（１４）
を停止させ、比較部の比較結果信号が、前記入力された
データが前記基準データより小であることを示す場合、
第２バッファ回路（１４）を動作状態とし、第１のバッ
ファ回路（１３）を停止させる。

【００３４】本発明の実施の形態において、極性信号
（ＰＯＬ）は、液晶表示装置の対向電極の共通電位（Ｖ
com）の反転駆動における極性を示す論理値とされてい
る。

【００３５】この実施の形態において、記憶部（３）
と、選択部（４）とが、駆動回路の外部に設けられてお
り、前記駆動回路とは電気的に接続される構成とされて
いてもよい。なお、記憶部（３）はレジスタのほか、Ｒ
ＯＭあるいは、書き込み可能なＥＥＰＲＯＭ等不揮発性
に半導体記憶装置であってよい。

【００３６】図３を参照すると、この実施の形態におい
て、第１、第２の参照電圧間に直列形態に接続されてい
る複数の抵抗（Ｒ０、Ｒ１、…、Ｒｎ）を備え、各タッ
プから階調電圧を生成する階調発生手段（２００）と、
デジタルデータ信号を入力し前記階調発生手段（２０
０）の出力電圧から対応する電圧を選択出力するデコー
ド回路（３００）を備え、本発明に係る駆動回路は、デ
コード回路（３００）の出力を入力し、出力負荷を駆動
する。記憶部（３）、選択部（４）を、駆動回路の複数
個に対して、共通に一つ備え、駆動回路は、好ましく
は、比較部（５）を内蔵している。

【００３７】本発明は、別の実施の形態において、図７
を参照すると、入力信号電圧Ｖｉｎが入力される一の入
力端子（１）に入力端が共通に接続され、出力端子
（２）に出力端が共通に接続される二つのアナログバッ
ファ回路であって、動作範囲として、少なくとも高位側
電位の範囲を有する第１のバッファ回路（１３）と、少
なくとも低位側電位の範囲を有する第２のバッファ回路
（１４）と、を備え、第１、第２のバッファ回路と前記
第２のバッファ回路がともに動作可能とされる電圧範囲
に対応した基準電圧Ｖｉｎ２を発生する基準電圧発生手
段（１１）と、基準電圧発生手段（１１）から出力され
る基準電圧Ｖｉｎ２と、入力信号電圧Ｖｉｎ（＝Ｖｉｎ
１）とを比較する比較部（１２）と、を備え、第１、第
２のバッファ回路は、比較部（１２）の比較結果信号
（ＶＯ）と制御信号に基づき、その動作と停止が制御さ
れる。制御信号が、動作を指示している場合において、
比較部（１２）の比較結果信号（ＶＯ）が、入力信号電
圧Ｖｉｎが基準電圧以上であることを示す値の場合、第
１のバッファ回路（１３）を動作状態とし、第２バッフ
ァ回路（１４）を停止させ、比較部（１２）の比較結果
信号が、入力信号電圧Ｖｉｎが基準電圧Ｖｉｎ２よりも
低いことを示す値の場合、第２バッファ回路（１４）を
動作状態とし、第１のバッファ回路（１３）を停止させ
る、構成とされている。

【００３８】この実施の形態においては、比較器（１
２）の比較結果信号（ＶＯ）と制御信号とを入力とし、
前記制御信号がアクティブのときに、前記比較結果信号
の論理演算結果を、前記第１のバッファ回路に出力する
第１の論理回路（図１６の２２）と、比較器（１２）の
比較結果信号（ＶＯ）を反転した信号と制御信号とを入
力とし、制御信号がアクティブのときに、前記比較結果
信号の反転信号の論理演算結果を、前記第２バッファ回
路に出力する第２の論理回路（図１６の２３）と、を備
えた構成としてもよい。

【００３９】この実施の形態において、液晶表示装置
は、図９を参照すると、第１、第２の参照電圧間に直列
形態に接続されている複数の抵抗（Ｒ０、Ｒ１、…、Ｒ
ｎ）を備え各タップから階調電圧を生成する階調発生手
段（２００）と、デジタルデータ信号を入力し階調発生
手段（２００）の出力電圧から対応する電圧を選択出力
するデコード回路（３００）を備え、本発明に係る駆動
回路は、デコード回路（３００）の出力を入力し、出力
負荷を駆動する。基準電圧発生手段（１１）を、駆動回
路の複数個に対して共通に一つ備え、駆動回路は、好ま
しくは、比較器（１２）を内蔵している。

【００４０】この実施の形態において、比較器（１２）
は、図１０を参照すると、入力信号電圧Ｖｉｎ（＝Ｖｉ
ｎ１）と基準電圧Ｖｉｎ２を差動入力する差動増幅回路
と、前記差動増幅回路の出力にスイッチを介して接続さ
れる保持回路と、を備えている。保持回路は、差動増幅
回路の一の出力端にスイッチ（１１３）を介して接続さ
れるフリップフロップ回路からなる。フリップフロップ
は、スイッチ（１１３）に入力端が接続されている第１
のインバータ（１１１）と、第１のインバータの出力端
に入力端が接続されている第２のインバータ（１１２）
と、前記第２のインバータの出力端と前記第１のインバ
ータの入力端との間に接続されているスイッチ（１１
４）を備え、第２のインバータ（１１２）の信号が比較
結果信号（ＶＯ）として出力され、差動増幅回路が動作
時、スイッチ（１１３）をオン状態とし、前記差動増幅
回路の出力を受けてラッチする際に、スイッチ（１１
３）をオフし、スイッチ（１１４）をオンする。

【００４１】差動増幅回路は、差動対に駆動する電流源
（１０５）と電源間に設けられるスイッチ（１０８）
と、差動対の出力を受ける出力段トランジスタ（１０
６）の電源パスに挿入されているスイッチ（１０９）
と、を備え、比較動作時にのみこれらのスイッチがオン
され、低消費電力化が図られている。

【００４２】差動増幅回路が動作時、スイッチ（１０
８、１０９、１１３）をオン状態とし、差動増幅回路の
出力を受けてラッチする際に、スイッチ（１０８、１０
９、１１３）をオフし、スイッチ（１１４）をオンする
制御が行われる。

【００４３】この実施の形態において、比較器のフリッ
プフロップは、図１２を参照すると、スイッチ（１１
３）を介して、差動増幅回路の前記出力段トランジスタ
の出力端に接続される第１のクロックドインバータ（１
１１）と、第１のクロックドインバータの出力端に入力
端が接続されている第２のクロックドインバータ（１１
２）と、を備え、第２のクロックドインバータ（１１
２）の出力端が前記第１のクロックドインバータ（１１
１）の入力端に接続され、第２のクロックドインバータ
の出力端の信号（ＶＯ）、及び／又は前記第１のクロッ
クドインバータの出力端の信号が、比較結果信号として
出力され、差動増幅回路が動作時、（１０８、１０９、
１１３）をすべてオン状態とし、前記差動増幅回路の出
力を受けてラッチする際に、（１０８、１０９、１１
３）をオフする制御が行われる、構成とされている。第
２のクロックドインバータ（１１２）の出力端の負荷容
量（Ｃ２）の容量値が、前記第１のクロックドインバー
タ（１１）の出力端の負荷容量（Ｃ１）の容量値よりも
大とされている。

【００４４】この実施の形態において、図１７、図１８
を参照すると、第１のバッファ回路（１３）は、低位側
電源（ＶＳＳ）と出力端子（２）に接続されるソースフ
ォロワ構成のトランジスタ（４１２）と、入力信号電圧
を入力し前記ソースフォロワ構成のトランジスタ（４１
２）にゲートバイアス電圧を供給する第１のゲートバイ
アス制御手段（トランジスタ４１１、電流源４１４、４
１３、スイッチ５５１、５５２）と、出力端子（２）を
充電する手段（５５０）と、を備えている。

【００４５】第２のバッファ回路（１４）は、高位側電
源（ＶＤＤ）と出力端子（２）に接続されるソースフォ
ロワ構成のトランジスタ（４２２）と、入力信号電圧を
入力し前記ソースフォロワ構成のトランジスタにゲート
バイアス電圧を供給する第２のゲートバイアス制御手段
（トランジスタ４２１、電流源４２４、４２３、スイッ
チ５６１、５６１）と、出力端子（２）を放電する手段
（５６０）と、を備えている。

【００４６】この実施の形態において、図１９、図２０
を参照すると、第１のバッファ回路（１３）は、Ｎチャ
ネルＭＯＳトランジスタ対（３１３、３１４）からなる
差動対を備え、入力端子（１）が非反転入力端に接続さ
れ、出力端子（２）が反転入力端に接続されてなる差動
増幅回路よりなる第１のボルテージフォロワ回路で構成
され、第２のバッファ回路（１４）は、ＰチャネルのＭ
ＯＳトランジスタ対（３２３、３２４）からなる差動対
を備え、入力端子（１）が非反転入力端に接続され、出
力端子（２）が反転入力端に接続されてなる差動増幅回
路よりなる第２のボルテージフォロワ回路で構成されて
いる。出力端子（２）を充電、放電する手段（１５）を
備えている。

【００４７】より詳細には、第１のバッファ回路（１
３）は、ＮチャネルＭＯＳトランジスタ対（３１３、３
１４）からなる差動対と、前記差動対の出力と高位側電
源間に接続される負荷回路（３１１、３１２）と、前記
差動対を駆動する電流源（３１５）と、前記電流源と低
電位電源間の電流パスをオン及びオフ制御する第１のス
イッチ（５１１）と、を備えた差動段と、前記差動対の
出力を入力とし、出力が前記出力端子に接続されている
ＭＯＳトランジスタ（３１６）と、出力端子（２）と低
位側電源間に接続されている電流源（３１７）及びスイ
ッチ（５１２）と、を有する出力段と、を備え、差動対
のＭＯＳトランジスタ対（３１３、３１４）のゲートに
は入力端子（１）と出力端子（２）が接続されている。
第２のバッファ回路（１４）は、ＰチャネルＭＯＳトラ
ンジスタ対からなる差動対（３２３、３２４）と、前記
差動対の出力と低位側電源間に接続される負荷回路（３
２１、３２２）と、前記差動対を駆動する電流（３２
５）源と、電流源と高電位電源間の電流パスをオン及び
オフ制御するスイッチ（５２１）と、を備えた差動段
と、差動対の出力を入力とし、出力が前記出力端子に接
続されているＭＯＳトランジスタ（３２６）と、出力端
子（２）と低位側電源間に接続されている電流源（３２
７）及びスイッチ（５２２）と、を有する出力段と、を
備え、前記差動対のＭＯＳトランジスタ対（３２３、３
２４）のゲートには前記入力端子（１）と前記出力端子
（２）が接続されている。

【００４８】この実施の形態において、図２１、図２２
を参照すると、第１のバッファ回路（１３）は、Ｎチャ
ネルＭＯＳトランジスタ対（３１３、３１４）からなる
差動対を備え、入力端子（１）が非反転入力端に接続さ
れ、前記出力端子（２）が反転入力端に接続されてなる
差動増幅回路よりなる第２のボルテージフォロワ回路
と、低位側電源と出力端子に接続されるソースフォロワ
構成のトランジスタ（４１２）と、入力信号電圧を入力
し前記ソースフォロワ構成のトランジスタにゲートバイ
アス電圧を供給する第１のゲートバイアス制御手段（ト
ランジスタ４１１、電流源４１４、４１３、スイッチ５
５１、５５２）とを備えている。第２のバッファ回路
（１４）は、ＰチャネルのＭＯＳトランジスタ対（３２
３、３２４）からなる差動対を備え、段前記入力端子が
非反転入力端に接続され、前記出力端子が反転入力端に
接続されてなる差動増幅回路よりなる第２のボルテージ
フォロワ回路よりなり、高位側電源と前記出力端子に接
続されるソースフォロワ構成のトランジスタ（４２２）
と、入力信号電圧を入力し前記ソースフォロワ構成のト
ランジスタにゲートバイアス電圧を供給する第２のゲー
トバイアス制御手段（トランジスタ４２１、電流源４２
４、４２３、スイッチ５６１、５６１）と、を備えてい
る。

【００４９】この実施の形態において、基準電圧発生手
段（１１）は、第１、第２の参照電圧の間に接続されて
いる複数の抵抗素子（Ｒ１、Ｒ２）と、スイッチ（１２
０）を備え、スイッチ（１２０）がオン状態のとき、抵
抗の接続点から、第１、第２のバッファ回路の動作範囲
の重なりで規定される駆動切替範囲内の電圧が基準電圧
として出力される。なお複数の抵抗素子（Ｒ１、Ｒ２）
としては、ダイオード接続したトランジスタ等を用いて
もよい。

【００５０】

【実施例】上記した実施の形態についてさらに詳細に説
明すべく、本発明の実施例について図面を参照して以下
に説明する。図１は、本発明に係る駆動回路の一実施例
の構成を示す図である。図１を参照すると、この実施例
の駆動回路は、階調と電圧特性の変調の種別毎（標準時
も含んでもよいことは勿論である）に、第１、第２のア
ナログバッファ回路１３、１４を切り替える階調に対応
する基準データ（正極性基準データ、負極性基準デー
タ）を格納する正極性基準データテーブル３ａ、負極性
基準データテーブル３ｂを備えたレジスタ３と、正極性
基準データテーブル３ａと負極性基準データテーブル３
ｂの出力を入力し、極性信号ＰＯＬに基づき、一方を選
択し、変調情報に基づき変調に対応した基準データを選
択出力する選択部４と、入力される映像デジタルデータ
と、選択部４の出力を比較する比較部５と、比較部５の
比較結果出力と、制御信号を入力し、動作、停止が制御
され、入力端子１に入力端が共通に接続され、出力端
が、出力端子２に共通に接続されている、正極性、負極
性駆動用の第１、第２のアナログバッファ回路１３、１
４と、を備えている。正極性基準データテーブル３ａ、
負極性基準データテーブル３ｂのデータは、映像デジタ
ルデータと、そのビット幅、２進表示形式は同一とされ
る。比較器５は、二つのデジタルデータの大小関係を比
較する公知のデジタルコンパレータよりなる。入力端子
１には比較部５に入力される映像デジタルデータに対応
したアナログ電圧が入力される。

【００５１】任意の変調ステップにおいて、変調ステッ
プに対応した基準データ（正極性、負極性）を、極性信
号ＰＯＬに応じて選択部４で選択し、選択された基準デ
ータと映像デジタルデータを比較部５で比較し、映像デ
ジタルデータに対応した階調が切替階調よりも、低位か
高位かを判別し、比較部５から出力される判別信号ＰＮ
により、第１、第２のアナログバッファ回路１３、１４
の一方を選択して駆動する。制御信号は、第１、第２の
アナログバッファ回路１３、１４の動作制御を行う。極
性信号ＰＯＬは、Ｖｃｏｍ反転駆動制御において、Ｖｃ
ｏｍ電圧が低位側電位（正極駆動）、高位側電位（負極
駆動）であるかによってＨｉｇｈ、Ｌｏｗレベルとされ
る。

【００５２】図２は、図１の回路の制御動作を示す図で
ある。制御信号がＬｏｗレベルのとき、第１、第２のア
ナログバッファ回路１３、１４は比較部５の出力ＰＮに
関係なく動作が停止（非活性化）される。制御信号がＨ
ｉｇｈレベルのとき、比較部５の出力ＰＮがＨｉｇｈレ
ベルのとき、第１のアナログバッファ回路１３が動作
し、第２のアナログバッファ回路１４が停止（非活性
化）される。

【００５３】制御信号がＨｉｇｈレベルのとき、比較部
５の出力ＰＮがＬｏｗレベルのとき、第２のアナログバ
ッファ回路１４が動作し、第１のアナログバッファ回路
１３が停止（非活性化）される。

【００５４】図３は、本発明の一実施例の駆動回路を、
多出力駆動回路に適用した構成を示す図である。この多
出力駆動回路は、例えば液晶表示装置のデータ線の駆動
に用いられる。図３を参照すると、この多出力駆動回路
は、参照電圧として例えば電源Ｖ１と電源Ｖ２間に複数
の抵抗素子Ｒ０〜Ｒｎが直列に接続されて抵抗ストリン
グを構成し、抵抗ストリングのタップから、極性に対応
したアナログ電圧を出力する階調電圧発生手段２００を
備えている。階調電圧発生手段２００からの階調電圧
（アナログ電圧）は、デコーダ３００に入力され、デコ
ーダ３００は、映像デジタル信号を入力し、映像デジタ
ル信号に対応する階調電圧を選択出力し、駆動回路１０
０に入力される。なお階調電圧発生手段２００は、電源
Ｖ１と電源Ｖ２がそれぞれ固定電圧とし、階調数の２倍
の抵抗ストリングのタップから極性に対応したアナログ
電圧を出力する構成でもよく、また電源Ｖ１と電源Ｖ２
を極性反転と同期して電位レベルを反転させ、階調数と
同数の抵抗ストリングのタップから極性に対応したアナ
ログ電圧を出力する構成としてもよい。

【００５５】駆動回路１００は、図１を参照して説明し
た前記実施例の構成からなり、第１、第２のアナログバ
ッファ回路１３、１４、比較部５を備え、レジスタ３と
比較部４は、駆動回路１００に共通に備えている。

【００５６】図４は、コモン反転駆動における液晶のガ
ンマ特性と駆動回路の動作範囲の一例を示す図である。
正極性動作時のガンマ特性を実線（極性信号ＰＯＬ＝
Ｈ）、負極性動作時のガンマ特性を破線（極性信号ＰＯ
Ｌ＝Ｌ）で表し、駆動切替電圧Ｖｃが駆動切替可能範囲
Ｖｌｉｍ１、Ｖｌｉｍ２の範囲内にあるように、正極性
基準データ、負極性基準データがレジスタ３に格納され
ている。すなわち、この実施例によれば、第１アナログ
バッファ回路１３と第２のアナログバッファ回路１４の
切替えは、変調の種別ごとに、駆動切替可能範囲Ｖｌｉ
ｍ１、Ｖｌｉｍ２内の電圧Ｖｃに対応する基準データを
設けている。図４の例（標準状態とする）では、駆動切
替電圧Ｖｃを正極性と負極性で共通とし、極性ごとに電
圧Ｖｃに最も近い階調Ｍ、Ｎ（正極性は階調Ｍ、負極性
は階調Ｎ）に対応するデジタルデータを標準状態の基準
データとして予め設定している。そして、入力される映
像デジタルデータが、基準データと等しいもしくは基準
データより大の値となるときに第１アナログバッファ回
路１３を動作させ、基準データより小の値となるときに
第２のアナログバッファ回路１４を動作させる。

【００５７】一方、比較例として、図６（Ａ）、（Ｂ）
を参照すると、第１アナログバッファ（図１のバッファ
回路１３に対応）と第２アナログバッファ（図１のバッ
ファ回路１４に対応）の動作切替えを、０〜６３階調の
うち、例えば映像デジタルデータの上位１ビットにより
階調３２で行う場合、図６（Ａ）では、階調３２に対応
する信号電圧（入力される階調電圧）は、第１アナログ
バッファ、第２アナログバッファの駆動切替可能範囲
（Ｖｌｉｍ１、Ｖｌｉｍ２）内で切替が可能であるが、
変調が行われた図６（Ｂ）では、階調３２に対応する信
号電圧は駆動切替可能範囲（Ｖｌｉｍ１、Ｖｌｉｍ２）
外となり、正極性では階調３２〜４８の間で第１アナロ
グバッファの出力は電圧Ｖｌｉｍ１に固定され、負極性
では階調３２〜４８の間で第２アナログバッファの出力
は電圧Ｖｌｉｍ２に固定される。すなわち階調３２〜４
８の間では、当該階調に対応する映像デジタル信号が入
力されても、階調に対応したアナログ電圧が出力され
ず、いわゆる階調に飛びが生じる。これに対して、本発
明によれば、第１アナログバッファと第２アナログバッ
ファの動作切替えを駆動切替可能範囲（Ｖｌｉｍ１、Ｖ
ｌｉｍ２）内の電圧で行っており、すなわち変調ごと
に、切替え時の階調データは可変される制御が行われ、
階調とび等は生じない。

【００５８】図５は、図４のガンマ特性をもつ変調ステ
ップ時におけるタイミングチャートを示す図である。図
５を参照すると、時刻（タイミング）ｔ１では、極性信
号ＰＯＬがＨｉｇｈレベルとなり、基準データは正極性
データＤＭ（階調Ｍに対応するデータ）となり、階調１
６に対する映像デジタルデータＤ１６と比較され、比較
部出力ＰＮはＨｉｇｈレベルからＬｏｗレベルとなり、
第１のアナログバッファ回路１３から第２のアナログバ
ッファ回路１４に切替えられ、第２のアナログバッファ
回路１４が動作する。

【００５９】時刻ｔ２では極性信号ＰＯＬがＬｏｗレベ
ルとなり、基準データは負極性データＤＮ（階調Ｎに対
応するデータ）となり、階調１６に対する映像デジタル
データＤ１６と比較され、比較部出力ＰＮはＨｉｇｈレ
ベルとなり、第１のアナログバッファ回路１３が選択さ
れる。

【００６０】時刻ｔ３において極性信号ＰＯＬがＨｉｇ
ｈレベルとなり、基準データは正極性データ（ＤＭ）と
なり、階調４０に対する映像デジタルデータＤ４０と比
較され、比較部出力ＰＮはＨｉｇｈレベルとなり、第１
のアナログバッファ回路１４が選択されて動作する。

【００６１】時刻ｔ４では極性信号ＰＯＬがＬｏｗレベ
ルとなり、基準データは負極性データ（ＤＮ）となり、
階調４０に対する映像デジタルデータＤ４０と比較さ
れ、比較部出力ＰＮはＨｉｇｈレベルとなり、第１のア
ナログバッファ回路１３が選択される。

【００６２】時刻ｔ５において極性信号ＰＯＬがＨｉｇ
ｈレベルとなり、基準データは正極性データ（ＤＭ）と
なり、階調６３に対する映像デジタルデータＤ６３と比
較され、比較部出力ＰＮはＨｉｇｈレベルとなり、第１
のアナログバッファ回路１４が選択されて動作する。

【００６３】時刻ｔ６では極性信号ＰＯＬがＬｏｗレベ
ルとなり、基準データは負極性データ（ＤＮ）となり、
階調６３に対する映像デジタルデータＤ６３と比較さ
れ、比較部出力ＰＮはＨｉｇｈレベルとなり、第１のア
ナログバッファ回路１３が選択される。

【００６４】図７は、本発明の別の実施例の構成を示す
図である。図７を参照すると、基準電圧発生手段１１
と、基準電圧発生手段１１の出力電圧と、入力信号電圧
Ｖｉｎ（＝Ｖｉｎ１）を比較する比較器１２と、比較器
１２の出力と、制御信号を入力し、動作、停止が制御さ
れ、入力端子１に入力端が共通に接続され、出力端が、
出力端子２に共通に接続されている、正極性、負極性駆
動用の第１、第２のアナログバッファ回路１３、１４
と、を備えている。

【００６５】基準電圧発生手段１１は、様々な変調ステ
ップ毎に、第１、第２のアナログバッファ１３、１４が
切替駆動できる基準電圧Ｖｃを生成する。すなわち、基
準電圧Ｖｃは第１、第２のアナログバッファ１３、１４
がともに動作可能な電圧範囲内に設ける。

【００６６】比較器１２では、映像デジタルデータによ
り選択された階調電圧Ｖｉｎを基準電圧Ｖｃと比較し、
その大小に応じて第１、第２のアナログバッファ１３、
１４の一方を選択して駆動する。制御信号は、基準電圧
発生手段１１、比較器１２、第１、第２のアナログバッ
ファ回路１３、１４の動作を制御し、必要時以外、動作
は停止される。なお、比較器１２の比較処理の遅延時間
分、入力信号電圧Ｖｉｎを遅延回路（図示されない）で
遅延させて第１、第２のアナログバッファ回路１３、１
４に供給する構成としてもよいことは勿論である。

【００６７】図８は、図７の構成の制御動作を示す図で
ある。制御信号がＬｏｗレベルのとき、第１、第２のア
ナログバッファ回路１３、１４は動作を停止（非活性
化）される。制御信号がＨｉｇｈレベルのとき、比較器
１２の出力がＨｉｇｈレベルのとき、第１のアナログバ
ッファ回路１３が動作し、第２のアナログバッファ回路
１４が停止（非活性化）される。

【００６８】制御信号がＨｉｇｈレベルのとき、比較部
１２の出力がＬｏｗレベルのとき、第２のアナログバッ
ファ回路１４が動作し、第１のアナログバッファ回路１
３が停止（非活性化）される。

【００６９】図９は、図７に示した駆動回路を多出力駆
動回路に適用した図である。多出力駆動回路は、例えば
液晶表示装置のデータ線の駆動に用いられる。図９を参
照すると、この多出力駆動回路は、参照電圧として例え
ば電源Ｖ１と電源Ｖ２間に抵抗Ｒ１〜Ｒｎが複数接続さ
れ抵抗ストリングを構成し、抵抗ストリングのタップか
ら、極性に対応したアナログ電圧を出力する階調電圧発
生手段２００を備えている。階調電圧発生手段２００か
らの階調電圧（アナログ電圧）は、デコーダ３００に入
力され、デコーダ３００は、映像デジタル信号を入力
し、映像デジタル信号に対応する階調電圧を選択出力
し、駆動回路１００に入力される。なお階調電圧発生手
段２００は、電源Ｖ１と電源Ｖ２がそれぞれ固定電圧と
し、階調数の２倍の抵抗ストリングのタップから極性に
対応したアナログ電圧を出力する構成でもよく、また電
源Ｖ１と電源Ｖ２を極性反転と同期して電位レベルを反
転させ、階調数と同数の抵抗ストリングのタップから極
性に対応したアナログ電圧を出力する構成としてもよ
い。駆動回路１００は、図７を参照して説明した前記実
施例の構成からなり、第１、第２のアナログバッファ回
路１３、１４、比較器１２を備え、基準電圧発生手段１
１は、駆動回路１００に共通に備えている。

【００７０】図１０は、図７に示した実施例における比
較器１２の構成の一例を示す図である。図１０を参照す
ると、この比較器１２は、ソースが共通接続され、定電
流源１０５の一端に接続され、差動対を構成するＰチャ
ネルＭＯＳトランジスタ１０３、１０４を備え、Ｐチャ
ネルＭＯＳトランジスタ１０３、１０４のゲートには、
階調電圧（入力信号電圧Ｖｉｎ）、基準電圧が入力さ
れ、ＰチャネルＭＯＳトランジスタ１０３、１０４のド
レインは、カレントミラー回路を構成するＮチャネルＭ
ＯＳトランジスタ１０１、１０２（トランジスタ１０２
が入力側、トランジスタ１０１が出力側）に接続されて
いる。定電流源１０５の他端はスイッチ１０８を介して
高位側電源ＶＤＤに接続されている。

【００７１】ＰチャネルＭＯＳトランジスタ１０３のド
レインは、ソースが低位側電源ＶＳＳに接続され、ドレ
インが、定電流源１０７の一端に接続されたＮチャネル
ＭＯＳトランジスタ１０６のゲートに接続されており、
定電流源１０７の他端はスイッチ１０９をを介して高位
側電源ＶＤＤに接続されている。

【００７２】ＮチャネルＭＯＳトランジスタ１０６のド
レインはスイッチ１１３の一端に接続され、スイッチ１
１３（トランスファスイッチ）の他端は、入力と出力を
互いに接続した二つのインバータよりなるフリップフロ
ップに接続されている。すなわち、スイッチ１１３（ト
ランスファスイッチ）の他端は、インバータ１１１の入
力端に接続され、インバータ１１１の出力端は、インバ
ータ１１２の入力端に接続され、インバータ１１２の出
力端は、スイッチ１１４を介してインバータ１１１の入
力端に接続されている。インバータ１１１、１１２の出
力端は、出力ＶＯＢ、ＶＯとして取り出される。

【００７３】図１１は、図１０にその回路構成を示した
比較器１２の動作を説明するタイミング図である。制御
信号により、スイッチ１０８、１０９、１１３がオン、
スイッチ１１４がオフのとき、差動増幅回路が活性化
し、比較結果が、フリップフロップに伝達される。

【００７４】図１０の比較器１２の回路動作について説
明する。はじめに、スイッチ１０８、１０９、スイッチ
１１３がオンとされ、スイッチ１１４がオフとされ、差
動回路が動作し、階調電圧と基準電圧の電圧比較が行わ
れる。階調電圧Ｖｉｎ１の方が基準電圧Ｖｉｎ２よりも
低いときは、トランジスタ１０３の方が、トランジスタ
１０４よりも、多くのドレイン電流が流れ、Ｎチャネル
ＭＯＳトランジスタ１０６のゲート電圧が増大し、トラ
ンジスタ１０５のドレインと定電流源１０７の接続点電
位が低電位レベルとなる。Ｖｉｎの方が基準電圧Ｖｉｎ
２よりも高いときは、トランジスタ１０４の方に多くの
ドレイン電流が流れ、ＮチャネルＭＯＳトランジスタ１
０６のゲート電圧が減少し、トランジスタ１０５のドレ
インと定電流源１０７の接続点電位が高電位レベルとな
る。差動回路の出力は、スイッチ１１３を介して、イン
バータ１１１に入力される（このときスイッチ１１４は
オフ）。

【００７５】スイッチ１１３がオフし（スイッチ１０
８、１０９もオフする）、スイッチ１１４がオンし、イ
ンバータ２段によるフリップフロップが構成され、イン
バータ１１１の入力データ（比較結果）がラッチされ、
ＶＯとして出力される。

【００７６】図１２は、本発明の一実施例の比較器１２
の別の構成を示す図である。この回路は、図１０の比較
器よりも低消費電力とされる。

【００７７】図１２において、差動回路の構成は、図１
１に示したものと同様である。フリップフロップにおい
て、インバータ１１１の電源パスの高位側電源ＶＤＤと
の間にスイッチ１１５Ｐ、低位側電源ＶＳSとの間にス
イッチ１１５Ｎが設けられており、インバータ１１２の
電源パスの高位側電源ＶＤＤの間にスイッチ１１６Ｐ、
低位側電源ＶＳＳとの間に１１６Ｎが設けられており、
図１１のスイッチ１１４が削除されている。インバータ
１１１の出力の寄生容量Ｃ１、インバータ１１２の出力
の寄生容量Ｃ２の蓄積電荷を利用して記憶動作をしてい
る。容量Ｃ２は容量Ｃ１よりも大とされる。インバータ
１１１による容量Ｃ１の充放電の期間は、インバータ１
１２による容量Ｃ２の充放電の期間よりも短時間とさ
れ、フリップフロップは安定動作する。

【００７８】図１３は、図１２の回路の動作を示すタイ
ミング図である。１出力期間の最初の期間で、スイッチ
１０８、１０９、１１３がオンし、差動回路の比較結果
がフリップフロップのインバータ１１１の入力端にまで
伝達され、その期間、スイッチ１１５Ｐ、１１５Ｎ、１
１６Ｐ、１１６Ｎはオフとされる。次に、スイッチ１０
８、１０９、１１３がオフし、スイッチ１１５Ｐ、１１
５Ｎ、１１６Ｐ、１１６Ｎはオンし、フリップフロップ
がデータを記憶する。

【００７９】なお、インバータ１１２の負荷容量Ｃ２と
インバータ１１１の負荷容量Ｃ１について、Ｃ２＞Ｃ１
とすることで、誤動作を防ぐことができる。すなわち、
インバータ１１１の出力負荷に充電、放電による信号の
立ち上り、立下り時間はインバータ１１２よりも短く設
定され、フリップフロップは安定動作する。

【００８０】スイッチ１１３がオンとされている時点
で、差動比較回路の出力が、容量Ｃ２を充電、又は放電
し、比較器の出力Ｖ０は、スイッチ１１３がオフする時
刻ｔ１の前に値を変化させている。なお図１２の比較器
は、定電流源１０５、１０７で制御される電流を十分小
さく抑えた場合、スイッチ１０８、１０９、１１３がオ
ンしている期間のインバータ１１１の入力電位変化が緩
やかとなる場合があるが、スイッチ１１５Ｐ、１１５
Ｎ、１１６Ｐ、１１６Ｎがオフとなっているためインバ
ータ１１１、１１２の貫通電流は生じない。そしてイン
バータ１１１の入力電位がＨｉｇｈ又はＬｏｗに安定後
にスイッチ１０８、１０９、１１３をオフし、スイッチ
１１５Ｐ、１１５Ｎ、１１６Ｐ、１１６Ｎをオンすれ
ば、インバータ１１１、１１２は速やかに動作し、貫通
電流による消費電力のロスなく比較器を動作させること
ができるため、低消費電力化が実現できる。また図１２
には記載されていないが、比較器の出力ＶＯが入力され
る回路の電源パスにスイッチを設け、スイッチ１１５
Ｐ、１１５Ｎ、１１６Ｐ、１１６Ｎと同期して制御すれ
ば更によい。一方、図１０の比較器では、定電流源１０
５、１０７で制御される電流を十分小さく抑えた場合、
インバータ１１１、１１２の貫通電流による消費電力の
ロスが増し、十分な低消費電力を実現できない。

【００８１】図１４は、図１２に示した回路構成のトラ
ンジスタレベルの構成の一例を示す図である。図１４を
参照すると、図１２の定電流源１０５、１０７は、ゲー
トにバイアス電圧ＢＩＡＳＰが供給されるＰチャネルＭ
ＯＳトランジスタで構成されており、図１２のスイッチ
１０８、１０９は、ゲートに制御信号ＳＣ１Ｂ（ＳＣ１
の反転信号）供給されるＰチャネルＭＯＳトランジスタ
で構成されている。

【００８２】また図１４を参照すると、図１２のスイッ
チ１１３は、ＣＭＯＳトランスファゲートよりなり、Ｐ
チャネルＭＯＳトランジスタ１１３Ｐのゲートには、制
御信号ＳＣ１Ｂが供給され、ＮチャネルＭＯＳトランジ
スタ１１３Ｎのゲートには、制御信号ＳＣ１が供給され
る。スイッチ１１３は制御信号ＳＣ１がＨｉｇｈのとき
オンする。

【００８３】インバータ１１１は、クロックドインバー
タよりなり、ゲートが共通接続され、ドレインが共通接
続され、ＣＭＯＳ（complementary MOS）インバータを
構成するＰチャネルＭＯＳトランジスタ１１１Ｐ及びＮ
チャネルＭＯＳトランジスタ１１１Ｎと、ソースが電源
ＶＤＤに接続され、ゲートが制御信号ＳＣ１に接続さ
れ、ドレインがＰチャネルＭＯＳトランジスタ１１１Ｐ
のソースに接続されたＰチャネルＭＯＳトランジスタ１
１５Ｐと、ゲートが制御信号ＳＣ１Ｂに接続され、ドレ
インがＮチャネルＭＯＳトランジスタ１１１Ｎのソース
に接続されたＮチャネルＭＯＳトランジスタ１１５Ｎか
らなる。

【００８４】インバータ１１２は、クロックドインバー
タよりなり、ゲートが共通接続され、ドレインが共通接
続され、ＣＭＯＳインバータを構成するＰチャネルＭＯ
Ｓトランジスタ１１２Ｐ及びＮチャネルＭＯＳトランジ
スタ１１２Ｎと、ソースが電源ＶＤＤに接続され、ゲー
トが制御信号ＳＣ１に接続され、ドレインがＰチャネル
ＭＯＳトランジスタ１１２Ｐのソースに接続されたＰチ
ャネルＭＯＳトランジスタ１１６Ｐと、ゲートが制御信
号ＳＣ１Ｂに接続され、ドレインがＮチャネルＭＯＳト
ランジスタ１１２Ｎのソースに接続されたＮチャネルＭ
ＯＳトランジスタ１１６Ｎからなる。

【００８５】図１５は、図１４に示した比較器のタイミ
ング動作を示す図である。一出力期間の最初の期間（ｔ
０〜ｔ１）において、制御信号ＳＣ１がＨｉｇｈレベル
（オン）とされ（ＳＣ１ＢはＬｏｗレベル）、つづいて
Ｌｏｗレベルとされる（ＳＣ１ＢはＨｉｇｈレベル）。
制御信号ＳＣ１がＨｉｇｈレベルで、差動回路が活性化
し、スイッチ１３はオンとされ、インバータ１１、１２
は非活性状態とされ、制御信号ＳＣ１がＬｏｗレベルで
スイッチ１３はオフし、インバータ１１、１２が活性化
する。

【００８６】図１６は、本発明の別の実施例の構成を示
す図である。図１６（ａ）を参照すると、この回路は、
基準電圧発生手段１１、比較器１２、第１のアナログバ
ッファ回路１３、第２のアナログバッファ回路１４、を
備え、比較器１２の出力ＶＯと制御信号ＳＣ０を入力と
するＮＡＮＤ回路２２と、比較器１２の出力ＶＯをイン
バータ２４で反転した信号と制御信号ＳＣ０を入力とす
るＮＡＮＤ回路２３を備え、ＮＡＮＤ回路２２、ＮＡＮ
Ｄ回路２３の出力が第１のアナログバッファ回路１３、
第２のアナログバッファ回路１４に制御信号として供給
される。

【００８７】なお、制御信号のＳＣ１は、図１４に示し
た比較器１２の動作を制御する信号である。

【００８８】図１６（ｂ）は、図の動作を説明するため
のタイミング図である。ＳＣ０は制御信号、ＶＯは比較
器１２の出力である。ＳＣ０がＬｏｗレベルのとき、Ｎ
ＡＮＤ２２，２３の出力はＨｉｇｈレベルであり、ＳＣ
０がＨｉｇｈレベルのとき、ＮＡＮＤ２２はＶＯの反転
信号を出力し，ＮＡＮＤ２３はＶＯを出力する。

【００８９】図１７は、図１に示した構成において、ア
ナログバッファ回路１３、１４の構成の一例を示す図で
ある。図１７を参照すると、第１のアナログバッファ回
路１３は、入力端子１と高位側電源ＶＤＤ間に直列に接
続された定電流源４１３、及びスイッチ５５１と、入力
端子１にソースが接続され、ゲートとドレインが接続さ
れたＰチャネルＭＯＳトランジスタ４１１と、Ｐチャネ
ルＭＯＳトランジスタ４１１のドレインと低位側電源Ｖ
ＳＳ間に直列に接続された定電流源４１４、及びスイッ
チ５５２と、出力端子２と高位側電源ＶＤＤ間に直列に
接続された定電流源４１５、及びスイッチ５５４と、出
力端子２にソースが接続され、ＰチャネルＭＯＳトラン
ジスタ４１１のゲートにゲートが共通接続され、ドレイ
ンがスイッチ５５３を介して低位側電源ＶＳＳに接続さ
れたＰチャネルＭＯＳトランジスタ４１２と、を備え、
電流源４１５とスイッチ５５４の直列回路と並列に、出
力端子２と高位側電源ＶＤＤ間にはスイッチ５５０が接
続されている。

【００９０】第２のアナログバッファ回路１４は、入力
端子１と低位側電源ＶＳＳ間に直列に接続された定電流
源４２３、及びスイッチ５６１と、入力端子１にソース
が接続され、ゲートとドレインが接続されたＮチャネル
ＭＯＳトランジスタ４２１と、ＮチャネルＭＯＳトラン
ジスタ４２１のドレインと高位側電源ＶＤＤ間に直列に
接続された定電流源４２４、及びスイッチ５６２と、出
力端子２と低位側電源ＶＳＳ間に直列に接続された定電
流源４２５、及びスイッチ５６４と、出力端子２にソー
スが接続され、ＮチャネルＭＯＳトランジスタ４２１の
ゲートにゲートが共通接続され、ドレインがスイッチ５
６３を介して高位側電源ＶＤＤに接続されたＮチャネル
ＭＯＳトランジスタ４２２とを備え、電流源４２５とス
イッチ５６４の直列回路と並列に、出力端子２と低位側
電源ＶＳＳ間にはスイッチ５６０が接続されている。

【００９１】第１のアナログバッファ回路１３の動作の
一例を以下に説明する。制御信号により、スイッチ５５
０がオンし、スイッチ５５１、５５２、５５３、５５４
がオフとされ、つづいてスイッチ５５１、５５２がオン
状態とされ、つづいてスイッチ５５０をオフ、スイッチ
５５３、５５４がオンとされる制御が行われる。

【００９２】スイッチ５５１、５５２がオンとされる
と、トランジスタ４１１の作用により、トランジスタ４
１１、４１２の共通ゲート電位ＶＧ１は入力信号電圧Ｖ
ｉｎからトランジスタ４１１のゲート・ソース間電圧Ｖ
ｇｓ１だけずれた電圧となり、 ＶＧ１＝Ｖｉｎ＋Ｖｇｓ１ …（１） で表される。なおゲート・ソース間電圧Ｖｇｓはソース
に対するゲートの電位で表す。

【００９３】このとき、トランジスタはドレイン・ソー
ス間電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓとの間に
固有のＶＩ特性を有し、トランジスタ４１１のゲート・
ソース間電圧Ｖｇｓ１は、トランジスタ４１１のＩｄｓ
−Ｖｇｓ特性と電流源４１４で制御される電流Ｉ１によ
って一意に定まる。

【００９４】トランジスタ４１１のドレイン・ソース間
電流がＩ１（電流源４１４の電流値）となる時のゲート
・ソース間電圧をＶｇｓ１（Ｉ１）とすると、トランジ
スタ１のゲート電圧Ｖ１は、 ＶＧ１＝Ｖｉｎ＋Ｖｇｓ１（Ｉ１） …（２） で安定となる。

【００９５】トランジスタ４１２のゲートに電圧ＶＧ１
が印加されると、出力電圧Ｖｏｕｔは電圧ＶＧ１からト
ランジスタ４１２のゲート・ソース間電圧Ｖｇｓ２だけ
ずれた電圧となり、 Ｖｏｕｔ＝ＶＧ１−Ｖｇｓ２ …（３） で表される。出力電圧Ｖｏｕｔはトランジスタ４１２の
ドレイン・ソース間電流がＩ３（電流源４１５の電流
値）と等しくなるところで安定する。このときのトラン
ジスタ４１２のゲート・ソース間電圧Ｖｇｓ２は、トラ
ンジスタ４１２のＩｄｓ−Ｖｇｓ特性と電流Ｉ３によ
り、Ｖｇｓ２（Ｉ３）となり、出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝ＶＧ１−Ｖｇｓ２（Ｉ３） …（４） で安定となる。

【００９６】上式（２）と（４）から、入力信号電圧Ｖ
ｉｎが一定のときの出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ１（Ｉ１）−Ｖｇｓ２（Ｉ３） …（５） となる。

【００９７】このとき、出力電圧範囲は、電源電圧ＶＤ
Ｄと電源電圧ＶＳＳの電圧範囲から少なくともトランジ
スタ４１２のゲート・ソース間電圧Ｖｇｓ２（Ｉ３）の
電圧差だけ狭い電圧範囲となる。ここでトランジスタ４
１１、４１２のそれぞれのゲート・ソース間電圧Ｖｇｓ
１（Ｉ１）、Ｖｇｓ２（Ｉ３）が等しくなるように電流
源４１４と４１５の電流Ｉ１、Ｉ３を制御すれば、式
（５）より出力電圧Ｖｏｕｔは入力信号電圧Ｖｉｎと等
しい電圧となる。また、トランジスタの特性変動が生じ
ても、 Ｖｇｓ１（Ｉ１）−Ｖｇｓ２（Ｉ３） が変化しないようなトランジスタ４１１、４１２の素子
サイズ及び電流Ｉ１，Ｉ３を設定することで、トランジ
スタの特性変動によらずに、高精度の電圧出力が可能で
ある。

【００９８】具体的には、トランジスタ４１１、４１２
の素子サイズ及び電流Ｉ１、Ｉ３をそれぞれ等しく設定
する、あるいはトランジスタ４１１、４１２のチャネル
長を揃えて、チャネル幅比に応じて電流Ｉ１、Ｉ３を設
定する等を行うことで、トランジスタの閾値電圧変動に
よらない電圧出力が可能である。また、電流源４１３の
電流Ｉ２を電流源４１４の電流Ｉ１と等しくなるように
制御すれば、入力信号電圧Ｖｉｎを供給する外部回路の
電流供給能力が低い場合でも、バッファ回路を容易に動
作させることができる。なお、電流源４１３がない場合
でもバッファ回路は動作可能であるが、その場合は入力
信号電圧Ｖｉｎを供給する外部回路に十分な電流供給能
力が必要となる。

【００９９】また、第１のアナログバッファ回路１３の
動作では、一出力期間の前半に、スイッチ５５０の制御
により出力端子２を電圧ＶＤＤに充電しておくことによ
り、任意の入力信号電圧Ｖｉｎに対してトランジスタ４
１２をソースフォロワ動作させ、出力端子２を上式
（５）で表される電圧に速やかに駆動することができ
る。

【０１００】なお、トランジスタ４１２のソースフォロ
ワ動作による電流供給能力は、トランジスタ４１２のゲ
ート・ソース間電圧が閾値電圧に近づくにつれて低下す
るが、最低でも電流Ｉ３の電流供給能力をもつ。したが
って電流Ｉ３を調整することで、バッファ回路の駆動能
力や消費電流を変化させることができる。以上のように
バッファ回路は、簡単な構成で高い駆動能力をもつこと
ができ、トランジスタの特性変動を考慮してトランジス
タ４２１、４２２の素子サイズ及び電流Ｉ１，Ｉ３を設
定することで、トランジスタの特性変動によらずに、高
精度な電圧出力を実現できる。

【０１０１】第２のアナログバッファ回路１４の動作の
一例を以下に説明する。制御信号により、スイッチ５６
０がオンし、スイッチ５６１、５６２、５６３、５６４
がオフとされ、つづいてスイッチ５６１、５６２がオン
状態とされ、つづいてスイッチ５６０をオフ、スイッチ
５６３、５６４がオンとされる制御が行われる。

【０１０２】スイッチ５６１、５６２がオンとされる
と、トランジスタ４２１の作用により、トランジスタ４
２１、４２２の共通ゲート電位ＶＧ２は入力信号電圧Ｖ
ｉｎからトランジスタ４２１のゲート・ソース間電圧Ｖ
ｇｓ３だけずれた電圧となり、 ＶＧ２＝Ｖｉｎ＋Ｖｇｓ３ …（１）’ で表される。

【０１０３】このとき、トランジスタはドレイン・ソー
ス間電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓとの間に
固有のＶＩ特性を有し、トランジスタ４２１のゲート・
ソース間電圧Ｖｇｓ３は、トランジスタ４２１のＩｄｓ
−Ｖｇｓ特性と電流Ｉによって一意に定まる。

【０１０４】トランジスタ４２１のドレイン・ソース間
電流がＩ４（電流源４２４の電流値）となる時のゲート
・ソース間電圧をＶｇｓ３（Ｉ４）とすると、トランジ
スタ１のゲート電圧ＶＧ２は、 ＶＧ２＝Ｖｉｎ＋Ｖｇｓ３（Ｉ４） …（２）’ で安定となる。

【０１０５】トランジスタ４２２のゲートに電圧ＶＧ２
が印加されると、出力電圧Ｖｏｕｔは電圧ＶＧ２からト
ランジスタ４２２のゲート・ソース間電圧Ｖｇｓ４だけ
ずれた電圧となり、 Ｖｏｕｔ＝ＶＧ２−Ｖｇｓ４ …（３） ’ で表される。

【０１０６】そして、出力電圧Ｖｏｕｔはトランジスタ
４２２のドレイン・ソース間電流がＩ５（電流源４２５
の電流値）と等しくなるところで安定する。このときの
トランジスタ４２２のゲート・ソース間電圧Ｖｇｓ４
は、トランジスタ４２２のＩｄｓ−Ｖｇｓ特性と電流Ｉ
５により、Ｖｇｓ４（Ｉ５）となり、出力電圧Ｖｏｕｔ
は、 Ｖｏｕｔ＝ＶＧ２−Ｖｇｓ４（Ｉ５）…（４）’ で安定となる。

【０１０７】上式（２）’と上式（４）’より、入力信
号電圧Ｖｉｎが一定のときの出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ３（Ｉ４）−Ｖｇｓ４（Ｉ５）…（５）’ となる。

【０１０８】このとき、出力電圧範囲は、高位側電源電
圧ＶＤＤと低位側電源電圧ＶＳＳの電圧範囲から少なく
ともトランジスタ４２２のゲート・ソース間電圧Ｖｇｓ
４（Ｉ５）の電圧差だけ狭い電圧範囲となる。ここでト
ランジスタ４２１、４２２のそれぞれのゲート・ソース
間電圧Ｖｇｓ３（Ｉ４）、Ｖｇｓ４（Ｉ５）が等しくな
るように電流源４２４と４２５の電流Ｉ４、Ｉ５を制御
することで、上式（５）’より出力電圧Ｖｏｕｔは入力
信号電圧Ｖｉｎと等しい電圧となる。また、トランジス
タの特性変動が生じても、Ｖｇｓ３（Ｉ４）−Ｖｇｓ４
（Ｉ５）が変化しないようなトランジスタ４２１、４２
２の素子サイズ及び電流Ｉ４、Ｉ５を設定することで、
トランジスタの特性変動によらない高精度の電圧出力が
可能である。具体的には、トランジスタ４２１、４２２
の素子サイズ及び電流Ｉ４、Ｉ５をそれぞれ等しく設定
したり、またはトランジスタ４２１、４２２のチャネル
長を揃えて、チャネル幅比に応じて電流Ｉ４，Ｉ５を設
定する等を行うことで、トランジスタの閾値電圧変動に
よらない電圧出力が可能である。また、電流源４２３の
電流Ｉ６を電流源４２４の電流Ｉ４と等しくなるように
制御することで、入力信号電圧Ｖｉｎを供給する外部回
路の電流供給能力が低い場合でも、バッファ回路を容易
に動作させることができる。なお、電流源４２３がない
場合でもバッファ回路は動作可能であるが、その場合は
入力信号電圧Ｖｉｎを供給する外部回路に十分な電流供
給能力が必要となる。

【０１０９】また、第２のアナログバッファ回路１４の
動作では、一出力期間の前半に、スイッチ５６０の制御
により出力端子２を電圧ＶＳＳに放電しておくことによ
り、任意の入力信号電圧Ｖｉｎに対してトランジスタ４
２２をソースフォロワ動作させ、出力端子２を上式
（５）’で表される電圧に速やかに駆動することができ
る。

【０１１０】なお、トランジスタ４２２のソースフォロ
ワ動作による電流供給能力は、トランジスタ４２２のゲ
ート・ソース間電圧が閾値電圧に近づくにつれて低下す
るが、最低でも電流Ｉ５の電流供給能力をもつ。したが
って電流Ｉ５を調整することで、バッファ回路の駆動能
力や消費電流を変化させることができる。以上のように
バッファ回路は、簡単な構成で高い駆動能力をもつこと
ができ、トランジスタの特性変動を考慮してトランジス
タ４２１、４２２の素子サイズ及び電流Ｉ４，Ｉ５を設
定すれば、トランジスタの特性変動によらない高精度出
力を実現できる。

【０１１１】図１８は、図７に示した実施例における第
１、第２のアナログバッファ回路１３、１４の構成の一
例を示す図である。図１７を参照して説明したものと同
じ構成、動作であるため説明は省略する。

【０１１２】図１９は、図１に示した実施例における第
１、第２のアナログバッファ回路１３、１４の構成の一
例を示す図である。この回路構成では、第１、第２のア
ナログバッファ回路１３、１４を、差動増幅回路を用い
たボルテージフォロワで構成し、出力端子２の予備放
電、予備充電を行うプリチャージ手段１５を備えてい
る。

【０１１３】図１９を参照すると、第１のアナログバッ
ファ回路１３は、差動段と出力段から構成されている。
差動段は、ＰチャネルＭＯＳトランジスタ３１１、３２
２よりなるカレントミラー回路と、互いにサイズが等し
いＮチャネルＭＯＳトランジスタよりなる差動対３１
３、３１４と、定電流回路３１５と、スイッチ５１１を
備えて構成されている。より詳細には、ソースが共通接
続され、定電流源３１５の一端に接続され、ゲートが、
入力端子１（Ｖｉｎ）、出力端子２（Ｖｏｕｔ）にそれ
ぞれ接続され差動対をなすＮチャネルＭＯＳトランジス
タ３１３、３１４と、ソースが高位側電源ＶＤＤに接続
され、ゲートがＰチャネルＭＯＳトランジスタ３１２の
ゲートに接続され、ドレインがＮチャネルＭＯＳトラン
ジスタ３１３のドレインに接続されたＰチャネルＭＯＳ
トランジスタ３１１（カレントミラー回路の電流出力側
トランジスタをなす）と、ソースが高位側電源ＶＤＤに
接続され、ドレインとゲートが接続されてＮチャネルＭ
ＯＳトランジスタ３１４のドレインに接続されたＰチャ
ネルＭＯＳトランジスタ３１２（カレントミラー回路の
電流入力側トランジスタ）と、定電流源３１５の他端と
低位側電源ＶＳＳとの間に接続されるスイッチ５１１
と、を備えている。差動対をなすＮチャネルＭＯＳトラ
ンジスタ３１３、３１４は、サイズが等しい。Ｎチャネ
ルＭＯＳトランジスタ３１３のドレインを出力端とす
る。

【０１１４】また出力段は、ソースが出力端子２に接続
され、差動回路の出力電圧（ＮチャネルＭＯＳトランジ
スタ３１３のドレイン電圧）がゲートに入力され、ドレ
インが高位側電源ＶＤＤに接続されるＰチャネルＭＯＳ
トランジスタ３１６を備え、出力端子２と低位側電源Ｖ
ＳＳ間に接続された電流源３１７と、スイッチ５１２を
備えている。なお、ＰチャネルＭＯＳトランジスタ３１
６は、昇圧回路をドレインに接続したNチャネルＭＯＳ
トランジスタで置き換えてもよい。なお差動回路の出力
端と出力端子２の間に出力を安定させるための位相補償
容量を設けてもよい。

【０１１５】スイッチ５１１、５１２は、制御端子が制
御信号に接続されてオン、オフ制御され、スイッチがオ
フのときに電流が遮断され動作が停止される。各スイッ
チは電流を遮断する配置であれば、図１９と異なる配置
でもよい。

【０１１６】第２のアナログバッファ回路１４は、Ｎチ
ャネルＭＯＳトランジスタ３２１、３２２よりなるカレ
ントミラー回路と、互いにサイズが等しいＰチャネルＭ
ＯＳトランジスタよりなる差動対３２３、３２４と、定
電流回路３２５とを備えて構成されている。より詳細に
は、ソースが共通接続され、定電流源３２５の一端に接
続され、ゲートが、入力端子１（Ｖｉｎ）、出力端子２
（Ｖｏｕｔ）にそれぞれ接続され差動対をなすＰチャネ
ルＭＯＳトランジスタ３２３、３２４と、ソースが低位
側電源ＶＳＳに接続され、ゲートがＮチャネルＭＯＳト
ランジスタ３２２のゲートに接続され、ドレインがＰチ
ャネルＭＯＳトランジスタ３２３のドレインに接続され
たＮチャネルＭＯＳトランジスタ３２１（カレントミラ
ー回路の電流出力側トランジスタをなす）と、ソースが
低位側電源ＶＳＳに接続され、ドレインとゲートが接続
されてＰチャネルＭＯＳトランジスタ３２４のドレイン
に接続されたＮチャネルＭＯＳトランジスタ３２２（カ
レントミラー回路の電流入力側トランジスタ）と、定電
流源３２５の他端と高位側側電源ＶＤＤとの間に接続さ
れるスイッチ５２１と、を備えている。差動対をなすＰ
チャネルＭＯＳトランジスタ３２３、３２４は、サイズ
が等しい。ＰチャネルＭＯＳトランジスタ３２３のドレ
インを出力端とする。

【０１１７】また出力段は、ソースが出力端子２に接続
され、差動回路の出力電圧（ＰチャネルＭＯＳトランジ
スタ３２３のドレイン電圧）がゲートに入力され、ドレ
インが低位側電源ＶＤＤに接続されるＮチャネルＭＯＳ
トランジスタ３２６を備え、出力端子２と高位側電源Ｖ
ＤＤ間に接続された電流源３２７と、スイッチ５２２を
備えている。なお、ＮチャネルＭＯＳトランジスタ３２
６は、降圧回路をドレインに接続したＰチャネルＭＯＳ
トランジスタで置き換えてもよい。なお差動回路の出力
端と出力端子２の間に出力を安定させるための位相補償
容量を設けてもよい。

【０１１８】スイッチ５２１、５２２は、制御端子が制
御信号に接続されてオン、オフ制御され、スイッチがオ
フのときに電流が遮断され動作が停止される。各スイッ
チは電流を遮断する配置であれば、図１９と異なる配置
でもよい。

【０１１９】プリチャージ手段１５は、低電位データの
出力時に出力端子２を予備充電し、高電位データ出力
時、出力端子２を予備放電する。好ましくは、プリチャ
ージ手段１５の予備充電電圧及び予備放電電圧を、第１
のアナログバッファ回路１３と第２のアナログバッファ
回路１４がともに動作可能な電圧範囲内に設けた駆動切
替電圧Ｖｃ付近に設定すれば、第１のアナログバッファ
回路１３は充電動作による駆動となり、第２のアナログ
バッファ回路１４は放電動作による駆動となり、ともに
高速動作が可能となる。

【０１２０】図２０は、図７の構成において、第１、第
２のアナログバッファ回路１３、１４を図１９に示した
構成とした例を示す図である。第２のアナログバッファ
回路１３、１４の構成、動作は、図１９を参照して説明
したものと同じであり、ここでは、その説明は省略す
る。

【０１２１】図２１は、図１に示した実施例における第
１、第２のアナログバッファ回路１３、１４のさらに別
の構成例を示す図である。

【０１２２】図２１を参照すると、第１のアナログバッ
ファ回路１３は、差動段と出力段とを備えたボルテージ
フォロワ構成の差動増幅回路３１０と、ソースフォロワ
放電手段４１０とを備えて構成される。第２のバッファ
１４は、差動段と出力段とを備えたボルテージフォロワ
構成の差動増幅回路３２０と、ソースフォロワ充電手段
４２０とを備えて構成される。

【０１２３】第１のアナログバッファ回路１３の差動回
路３１０は、定電流源３１５、スイッチ５１１、差動対
ＮチャネルＭＯＳトランジスタ３１３、３１４、カレン
トミラー回路３１１、３１２と、差動段の出力電圧をゲ
ートに受けるＰチャネルＭＯＳトランジスタ３１６より
なり、ＰチャネルＭＯＳトランジスタ３１６のソースが
高位側電源ＶＤＤに接続され、ドレインが出力端子２に
接続され、差動対のＮチャネルＭＯＳトランジスタ３１
３、３１４のゲートは、入力端子１、出力端子２に接続
されている。この差動回路は、図１９のバッファ回路の
差動回路と基本的に同一の構成である（ただし、放電作
用を行う電流源３１７、スイッチ５１２は備えていな
い）。

【０１２４】ソースフォロワ放電手段４１０は、入力端
子１と高位側電源ＶＤＤ間に直列に接続された定電流源
４１３、及びスイッチ５５１と、入力端子１にソースが
接続され、ゲートとドレインが接続されたＰチャネルＭ
ＯＳトランジスタ４１１と、ＰチャネルＭＯＳトランジ
スタ４１１のドレインと低位側電源ＶＳＳ間に直列に接
続された定電流源４１４、及びスイッチ５５２と、出力
端子２と高位側電源ＶＤＤ間に直列に接続された定電流
源４１５、及びスイッチ５５４と、出力端子２のソース
が接続され、ＰチャネルＭＯＳトランジスタ４１１のゲ
ートにゲートが共通接続され、ドレインがスイッチ５５
３を介して低位側電源ＶＳＳに接続されたＰチャネルＭ
ＯＳトランジスタ４１２と、を備えている。

【０１２５】第２のアナログバッファ回路１４の差動回
路３２０は、定電流源３２５、スイッチ５２１、差動対
ＰチャネルＭＯＳトランジスタ３２３、３２４、カレン
トミラー回路３２１、３２２と、差動段の出力電圧をゲ
ートに受けるＮチャネルＭＯＳトランジスタ３２６より
なり、ＮチャネルＭＯＳトランジスタ３２６のソースが
高位側電源ＶＤＤに接続され、ドレインが出力端子２に
接続され、差動対のＰチャネルＭＯＳトランジスタ３２
３、３２４のゲートは、入力端子１、出力端子２に接続
されている。この差動回路は、図１９のバッファ回路の
差動回路と基本的に同一の構成である（ただし、充電作
用を行う電流源３２７、スイッチ５２２は備えていな
い）。ソースフォロワ放電手段４２０は、入力端子１と
低位側電源ＶＳＳ間に直列に接続された定電流源４２
３、及びスイッチ５６１と、入力端子１にソースが接続
され、ゲートとドレインが接続されたＮチャネルＭＯＳ
トランジスタ４２１と、ＮチャネルＭＯＳトランジスタ
４２１のドレインと高位側電源ＶＤＤ間に直列に接続さ
れた定電流源４２４、及びスイッチ５６２と、出力端子
２と低位側電源ＶＳＳ間に直列に接続された定電流源４
２５、及びスイッチ５６４と、出力端子２のソースが接
続され、ＮチャネルＭＯＳトランジスタ４２１のゲート
にゲートが共通接続され、ドレインがスイッチ５６３を
介して高位側電源ＶＤＤに接続されたＮチャネルＭＯＳ
トランジスタ４２２と、を備えている。

【０１２６】本実施例においては、ボルテージフォロワ
回路（差動増幅回路）に、出力電圧を安定させる作用を
もつソースフォロワ構成回路を組合せたことにより、位
相補償手段（位相補償容量）を不要とし、低消費電力で
高速駆動が可能となる。

【０１２７】第１のアナログバッファ回路１３は、入力
信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの二つの入力により
充電作用を生じて出力電圧Ｖｏｕｔを引き上げることの
できるボルテージフォロワ構成の差動増幅回路３１０
と、差動増幅回路３１０とは独立した動作で入力信号電
圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差に応じてトラン
ジスタのソースフォロワ動作による放電作用を生じるソ
ースフォロワ放電手段４１０とを備えている。差動増幅
回路３１０は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔ
の二つの電圧差に応じて動作する差動段と、差動段の出
力に応じて放電作用を生じる充電手段(トランジスタ３
１６)とを備えている。差動増幅回路３１０は、Ｖｉｎ
とＶｏｕｔとの電圧差に応じて動作し、出力電圧Ｖｏｕ
ｔが電圧Ｖｉｎよりも低い場合に充電作用により出力電
圧Ｖｏｕｔを電圧Ｖｉｎに引き上げる。

【０１２８】差動増幅回路３１０は、位相補償手段を設
けないことにより高速動作可能であるが、帰還型の構成
では回路素子の寄生容量等により、出力電圧Ｖｏｕｔの
変化が充電作用に反映されるまでのわずかな応答遅延が
あり、オーバーシュート（過充電）を生じる場合があ
る。

【０１２９】一方、ソースフォロワ放電手段４１０は、
入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に応じ
た放電能力をもち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ
よりも高い場合に、トランジスタ４１２のソースフォロ
ワ動作による放電作用により出力電圧Ｖｏｕｔを電圧Ｖ
ｉｎまで引き下げることができる。

【０１３０】ソースフォロワ放電手段４１０は、入力信
号電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差が大きいとき
は放電能力も高く、電圧差が小さくなるにつれて放電能
力も小さくなるため、放電作用による出力電圧Ｖｏｕｔ
の変化は電圧Ｖｉｎに近づくにつれて緩やかになる。そ
のため、ソースフォロワ放電手段４１０は、出力電圧Ｖ
ｏｕｔを電圧Ｖｉｎに速やかに変化させるとともに、電
圧Ｖｉｎに安定させる作用をもつ。

【０１３１】すなわち、出力電圧Ｖｏｕｔが入力電圧Ｖ
ｉｎよりも低い場合において、出力電圧Ｖｏｕｔは差動
増幅回路３１０により高速に電圧Ｖｉｎに引き上げら
れ、このときにオーバーシュート（過充電）を生じて
も、ソースフォロワ放電手段４１０により、速やかに所
望の電圧まで引き下げられて安定な出力となる。

【０１３２】一方、出力電圧Ｖｏｕｔが所望の電圧より
も高い場合では、差動増幅回路３１０は動作せず、出力
電圧Ｖｏｕｔは、ソースフォロワ放電手段４１０によ
り、ＶｉｎとＶｏｕｔの電圧差に応じたソースフォロワ
放電作用により所望の電圧まで引き下げられて安定な出
力となる。

【０１３３】また、ボルテージフォロワ構成の差動増幅
回路３１０は、位相補償容量をもたないことにより、回
路素子の寄生容量等によるわずかな応答遅延しかないた
め、オーバーシュートを生じた場合でも、十分小さいレ
ベルに抑えられる。そのため、出力電圧の安定化を容易
にしている。さらに位相補償容量をもたないことによ
り、位相補償容量を充放電するための電流を不要とし、
消費電流を抑えて低消費電力化を図ることができる。

【０１３４】このように、差動回路３１０とソースフォ
ロワ放電手段４１０の組合せにより、充電時において
は、高速充電とともに出力電圧Ｖｏｕｔを入力信号電圧
Ｖｉｎと等しい電圧に高速安定させることができる。

【０１３５】第２のアナログバッファ回路１４は、入力
信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの二つの入力により
放電作用を生じて出力電圧Ｖｏｕｔを引き下げることの
できるボルテージフォロワ構成の差動増幅回路３２０
と、差動増幅回路３２０とは独立した動作で入力信号電
圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差に応じてトラン
ジスタのソースフォロワ動作による充電作用を生じるソ
ースフォロワ充電手段４２０とを備えている。

【０１３６】差動増幅回路３２０は、入力信号電圧Ｖｉ
ｎと出力電圧Ｖｏｕｔの二つの電圧差に応じて動作する
差動段と、差動段の出力に応じて放電作用を生じる放電
手段(トランジスタ３２６)とを備えている。差動増幅回
路３２０は、ＶｉｎとＶｏｕｔとの電圧差に応じて動作
し、出力電圧Ｖｏｕｔが電圧Ｖｉｎよりも高い場合に放
電作用により出力電圧Ｖｏｕｔを電圧Ｖｉｎに引き下げ
る。

【０１３７】差動増幅回路３２０は、位相補償手段を設
けない構成としたことにより高速に動作可能であるが、
帰還型の構成では回路素子の寄生容量等により、出力電
圧Ｖｏｕｔの変化が充電作用に反映されるまでのわずか
な応答遅延があり、アンダーシュート（過放電）を生じ
る場合がある。

【０１３８】一方、ソースフォロワ充電手段４２０は、
入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に応じ
た充電能力をもち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ
よりも低い場合に、トランジスタのソースフォロワ動作
による充電作用により出力電圧Ｖｏｕｔを電圧Ｖｉｎま
で引き上げることができる。

【０１３９】ソースフォロワ充電手段４２０は、入力信
号電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差が大きいとき
は充電能力も高く、電圧差が小さくなるにつれて充電能
力も小さくなるため、充電作用による出力電圧Ｖｏｕｔ
の変化は電圧Ｖｉｎに近づくにつれて緩やかになる。そ
のため、ソースフォロワ充電手段４２０は、出力電圧Ｖ
ｏｕｔを電圧Ｖｉｎに速やかに変化させるとともに、電
圧Ｖｉｎに安定させる作用をもつ。

【０１４０】すなわち、出力電圧Ｖｏｕｔが入力電圧Ｖ
ｉｎよりも高い場合において、出力電圧Ｖｏｕｔは差動
増幅回路３２０により高速に電圧Ｖｉｎに引き下げら
れ、このときにアンダーシュート（過放電）を生じて
も、ソースフォロワ充電手段４２０により、速やかに所
望の電圧まで引き上げられて安定な出力となる。

【０１４１】一方、出力電圧Ｖｏｕｔが所望の電圧より
も低い場合では、差動増幅回路３２０は動作せず、出力
電圧Ｖｏｕｔは、ソースフォロワ充電手段４２０によ
り、ＶｉｎとＶｏｕｔの電圧差に応じたソースフォロワ
充電作用により所望の電圧まで引き上げられて安定な出
力となる。

【０１４２】また、ボルテージフォロワ構成の差動増幅
回路３２０は、位相補償容量をもたないことにより、回
路素子の寄生容量等によるわずかな応答遅延しかないた
め、アンダーシュートを生じても十分小さいレベルに抑
えられる。そのため、出力電圧の安定化を容易にしてい
る。さらに位相補償容量をもたないことにより、位相補
償容量を充放電するための電流を不要とし、消費電流を
抑えて低消費電力化を図ることができる。

【０１４３】このように、差動増幅回路３２０とソース
フォロワ放電手段４２０の組合せにより、放電時におい
ては、高速放電とともに出力電圧Ｖｏｕｔを入力信号電
圧Ｖｉｎと等しい電圧に高速安定させることができる。
また、図２１の駆動回路において、低電位データの出力
時に出力端子２を予備充電し、高電位データ出力時、出
力端子２を予備放電するプリチャージ手段を設けてもよ
い。好ましくは、プリチャージ手段の予備充電電圧及び
予備放電電圧を、第１のアナログバッファ回路１３と第
２のアナログバッファ回路１４がともに動作可能な電圧
範囲内に設けた駆動切替電圧Ｖｃ付近に設定すれば、第
１のアナログバッファ回路１３は差動増幅回路３１０の
充電動作による駆動となり、第２のアナログバッファ回
路１４は差動増幅回路３２０の放電動作による駆動とな
り、ともに高速動作が可能となる。

【０１４４】図２２は、図７の実施例において、第１、
第２のアナログバッファ回路１３、１４の構成を、図２
１に示した構成としたものである。

【０１４５】図２３（ａ）は、図７に示した実施例にお
ける基準電圧発生手段１１の構成を模式的に示す図であ
る。ＶＤＤとＶＳＳ間にスイッチ１２０と分圧用の抵抗
Ｒ１、Ｒ２が接続され、分圧値Ｖｉｎ２が出力される。
このＶｉｎ２（基準電圧）は、図２３（ｂ）に示すよう
に、第１、第２のアナログバッファ回路１３、１４の動
作範囲の重なり範囲に対応する駆動切替可能範囲（第１
の）内の電圧とされる。抵抗Ｒ１、Ｒ２は、トランジス
タ、ダイオード等の能動素子を用いて構成してもよいこ
とは勿論である。

【０１４６】なお、上記図面を参照して説明したアナロ
グバッファ回路１３、１４の回路構成として、各実施例
のそれぞれの回路を組合せて用いてもよいことは勿論で
ある。また本発明に係る駆動回路は、液晶表示装置のデ
ータラインドライバにその適用が限られるものでない。
すなわち、高電位側と低電位側の二つのバッファ回路の
切替えを両バッファ回路がともに動作する電圧範囲で確
実に行う構成とし、高精度なフルレンジ電圧出力を実現
しており、任意の用途の高精度電圧出力バッファ回路に
適用できる。

【０１４７】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記実施例にのみ限定されるものでは
なく、特許請求の範囲の請求項の範囲内で当業者であれ
ばなし得るであろう各種変形、修正を含むことは勿論で
ある。特に上記実施例において、２つの極性に関する説
明は、アクティブマトリクス型液晶表示装置のデータ線
駆動回路に好適な例として挙げたものであり、極性切替
を必要としないアクティブマトリクス型有機ＥＬ表示装
置のデータ線駆動回路等に適用する場合には、２つの極
性の一方のみ常時活性とし、他方を非活性として用いる
ことにより容易に適用できることはいうまでもない。更
には非活性部分を取り除いて用いてもよい。

【０１４８】

【発明の効果】以上説明したように本発明の駆動回路に
よれば、表示素子特性の変調時等に、変調種別によら
ず、常に、第１、第２のバッファ回路が動作する電圧範
囲内で、切替えを行うことができ、アクティブマトリク
ス型表示装置のデータ線の駆動回路に用いた場合に、階
調飛び等の発生を回避することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の駆動回路の構成を示す図で
ある。

【図２】図１の本発明の一実施例の駆動回路の動作を説
明するための図である。

【図３】図１の本発明の一実施例の駆動回路を複数有す
る多出力駆動回路の構成を示す図である。

【図４】本発明の駆動回路における駆動切替電圧を説明
するための図である。

【図５】図１の本発明の一実施例の駆動回路の動作を説
明するためのタイミング図である。

【図６】比較例として従来の駆動回路における駆動切替
電圧を説明するための図であり、（Ａ）は、コモン反転
駆動における液晶ガンマ特性と駆動回路の動作範囲（標
準）を示す図であり、（Ｂ）は、コモン反転駆動におけ
る液晶ガンマ特性と駆動回路の動作範囲（変調）を示す
図である。

【図７】本発明の他の実施例の駆動回路の構成を示す図
である。

【図８】図７の本発明の他の実施例の駆動回路の動作を
説明するための図である。

【図９】図７の本発明の他の実施例の駆動回路を複数有
する多出力駆動回路の構成を示す図である。

【図１０】図７の本発明の他の実施例の駆動回路の比較
器の構成の一例を示す図である。

【図１１】図１０の比較器の動作を説明する図である。

【図１２】図７の本発明の他の実施例の駆動回路の比較
器の構成の一例を示す図である。

【図１３】図１２の比較器の動作を説明する図である。

【図１４】図１２の本発明の他の実施例の駆動回路の比
較器の構成の一例を示す図である。

【図１５】図１４の比較器の動作を説明する図である。

【図１６】（ａ）は図７の本発明の他の実施例の駆動回
路の構成例を示す図であり、（ｂ）は、動作を説明する
図である。

【図１７】図１の本発明の一実施例の駆動回路における
アナログバッファ回路の構成の一例を示す図である。

【図１８】図７の本発明の他の実施例の駆動回路におけ
るアナログバッファ回路の構成の一例を示す図である。

【図１９】図１の本発明の一実施例の駆動回路における
アナログバッファ回路の構成の他の例を示す図である。

【図２０】図７の本発明の他の実施例の駆動回路におけ
るアナログバッファ回路の構成の他の例を示す図であ
る。

【図２１】図１の本発明の一実施例の駆動回路における
アナログバッファ回路の構成の他の例を示す図である。

【図２２】図７の本発明の他の実施例の駆動回路におけ
るアナログバッファ回路の構成の他の例を示す図であ
る。

【図２３】図７の本発明の他の実施例の駆動回路におけ
る基準電圧派生手段の構成の一例を示す図である。

【図２４】文献１（H.Tsuchi,N.Ikeda,H.Hayama,"A New
Low Power TFT-LCD Dirver forPortable Devices," S
ID 00 DIGEST PP146〜149）に記載されるバッファの構
成を示す図である。

【図２５】文献１に記載されるデジタルデータラインド
ライバの構成を示す図である。

【符号の説明】

１ 入力端子 ２ 出力端子 ３ レジスタ ３ａ 正極性基準データテーブル ３ｂ 負極性基準データテーブル ４ 選択部 ５ 比較部 １１ 基準電圧発生手段 １２ 比較部 １３ 第１のアナログバッファ回路 １４ 第２のアナログバッファ回路 １５ プリチャージ手段（予備充電放電手段） ２２、２３ ＮＡＮＤ ２４ インバータ １００ 駆動回路 １０１、１０２、１１３Ｎ ＮチャネルＭＯＳトランジ
スタ １０３、１０４、１１３Ｐ ＰチャネルＭＯＳトランジ
スタ １０５、１０７ 電流源（電流制御回路） １０８、１０９、１１３、１１４、１１５Ｐ、１１５
Ｎ、１１６Ｐ、１１６Ｎスイッチ １１１、１１２ インバータ １２０ スイッチ ２００ 階調電圧発生手段 ３００ デコーダ ４００ 出力端子群 ４１１、４１２ ＰチャネルＭＯＳトランジスタ ４２１、４２２ ＮチャネルＭＯＳトランジスタ ４１３、４１４、４１５、４２３、４２４、４２５ 電
流源（電流制御回路） ５５０、５５２、５５３、５５１、５５４、５６０、５
６２、５６３、５６４スイッチ ３１１、３１２、３２３、３２４、３１６ Ｐチャネル
ＭＯＳトランジスタ ３１３、３１４、３２１、３２２、３２６ Ｎチャネル
ＭＯＳトランジスタ ５１１、５１２、５２１、５２２ スイッチ １００１ 入力端子 １００２ 出力端子 １０１０、１０２０ バッファ回路 １０１１、１０１２ ＰチャネルＭＯＳトランジスタ １０２１、１０２２ ＮチャネルＭＯＳトランジスタ １０１３、１０１４、１０１５、１０２３、１０２４、
１０２５ 電流源（電流制御回路） １０３０ 予備充放電回路 １０３１、１０３２、１０４１、１０４２ スイッチ １１００ シフトレジスタ １１１０ データレジスタ １１２０ データラッチ １１３０ レベルシフタ １１４０ ＲＯＭデコーダ １１５０ 規準電圧発生器 １１６０ Ｒ―ＤＡＣ １１７０ ニューバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 内山 義規 神奈川県川崎市中原区小杉町一丁目403番 53 エヌイーシーマイクロシステム株式会 社内 Ｆターム(参考） 2H093 NC01 NC15 NC16 ND31 5C006 AF13 AF75 BB16 BC13 BF14 BF26 BF27 BF33 BF34 FA47 5C080 AA10 BB05 DD08 DD26 FF11 JJ02 JJ03 JJ04 JJ05 5J056 AA05 BB21 CC00 CC01 CC09 CC19 DD13 DD29 DD52 EE08 FF07 FF08 GG07 KK01 KK03

Claims (46)

【特許請求の範囲】
1. 【請求項１】出力負荷を駆動する駆動回路において、 入力信号電圧が入力される一の入力端子に入力端が共通
   に接続され、一の出力端子に出力端が共通に接続される
   二つのバッファ回路であって、動作範囲として、少なく
   とも高位側電位の範囲を有する第１のバッファ回路と、
   少なくとも低位側電位の範囲を有する第２のバッファ回
   路と、を備え、 前記第１のバッファ回路と前記第２のバッファ回路の動
   作の切替えを選択するための基準データを記憶保持する
   記憶部と、 入力されたデータ信号と、前記基準データとを比較する
   比較部と、 を有し、 前記比較部の比較結果信号と制御信号とに基づき、前記
   第１のバッファ回路と前記第２バッファ回路を、動作可
   能範囲において、動作と停止の切替えを制御する手段を
   備えている、ことを特徴とする駆動回路。
2. 【請求項２】前記基準データは、前記第１のバッファ回
   路と前記第２のバッファ回路がともに動作可能とされる
   範囲内の電圧に対応したデータに対応している、ことを
   特徴とする請求項１記載の駆動回路。
3. 【請求項３】入力信号電圧が入力される一の入力端子に
   入力端が共通に接続され、一の出力端子に出力端が共通
   に接続される二つのバッファ回路であって、高位側電源
   電位にその動作範囲が及ぶ第１のバッファ回路と、低位
   側電源電位にその動作範囲が及ぶ第２のバッファ回路
   と、を備え、 入力されるデジタルデータと信号電圧との関係に対応
   し、予め定められた基準電圧信号からの特性を規定する
   第１、第２の極性ごとに、前記第１のバッファ回路と前
   記第２のバッファ回路の動作の切替えを判断するための
   第１、第２の極性の基準データをそれぞれ記憶保持する
   記憶部を備え、 極性を特定する極性信号を入力し、前記極性信号の値に
   基づき前記第１の極性又は第２の極性の基準データの一
   方を選択する選択部と、 入力されたデジタルデータと、前記選択部から出力され
   る基準データとを比較する比較部と、 前記比較部の比較結果信号と制御信号とに基づき、前記
   第１のバッファ回路と前記第２バッファ回路を、動作可
   能範囲において、動作と停止の切替えを制御する手段
   と、 を備えている、ことを特徴とする駆動回路。
4. 【請求項４】前記第１の極性又は第２の極性の基準デー
   タは、前記第１のバッファ回路と前記第２のバッファ回
   路がともに動作可能とされる範囲内の電圧に対応したデ
   ータに対応している、ことを特徴とする請求項３記載の
   駆動回路。
5. 【請求項５】入力信号電圧が入力される一の入力端子に
   入力端が共通に接続され、出力端が一の出力端子に共通
   に接続される二つのバッファ回路であって、高位側電源
   電位にその動作範囲が及ぶ第１のバッファ回路と、低位
   側電源電位にその動作範囲が及ぶ第２のバッファ回路
   と、 を備え、 階調と信号電圧に関する特性の標準状態及び変調時のそ
   れぞれに対して、前記第１のバッファ回路と前記第２の
   バッファ回路がともに動作可能とされる範囲内の入力信
   号電圧に対応した基準データを記憶保持する記憶部と、 変調を特定する変調情報に基づき、標準又は変調に対応
   した基準データを選択出力する選択部と、 入力されたデータと前記選択部から出力される基準デー
   タとを比較する比較部と、 前記比較部の比較結果信号と制御信号に基づき、前記第
   １のバッファ回路と前記第２バッファ回路は、動作と停
   止を制御する手段と、 を備えている、ことを特徴とする駆動回路。
6. 【請求項６】前記記憶部が、変調種別に応じて規定され
   る基準データを複数記憶保持しており、 前記選択部において、入力された変調情報に基づき、変
   調種別に応じた基準データを選択出力する、ことを特徴
   とする請求項５記載の駆動回路。
7. 【請求項７】入力信号電圧が入力される一の入力端子に
   入力端が共通に接続され、出力端が一の出力端子に共通
   に接続される二つのバッファ回路であって、高位側電源
   電位にその動作範囲が及ぶ第１のバッファ回路と、低位
   側電源電位にその動作範囲が及ぶ第２のバッファ回路
   と、 を備え、 階調と信号電圧に関する特性の標準状態及び変調時のそ
   れぞれに対して、前記第１のバッファ回路と前記第２の
   バッファ回路がともに動作可能とされる範囲内の入力信
   号電圧に対応した、正極性の基準データを記憶保持する
   第１の記憶部と、 階調と信号電圧に関する特性の標準状態及び変調時のそ
   れぞれに対して、前記第１のバッファ回路と前記第２の
   バッファ回路がともに動作可能とされる駆動切替可能範
   囲内の電圧に対応した、負極性の基準データを記憶保持
   する第２の記憶部と、 極性を特定する極性信号に基づき前記第１、第２の記憶
   部の一方を選択し、変調を特定する変調情報に基づき、
   標準又は変調に対応した基準データを選択出力する選択
   部と、 入力されたデータと前記選択部から出力される基準デー
   タとを比較する比較部と、 前記比較部の比較結果信号と制御信号に基づき、前記第
   １のバッファ回路と前記第２バッファ回路は、動作と停
   止を制御する手段と、 を備えている、ことを特徴とする駆動回路。
8. 【請求項８】前記第１の記憶部が、変調種別に応じて規
   定される正極性の基準データを複数記憶保持しており、 前記第２の記憶部が、変調種別に応じて規定される負極
   性の基準データを複数記憶保持しており、 前記選択部において、前記極性信号に基づき、前記第１
   の記憶部と前記第２の記憶部の一方を選択し、入力され
   た変調情報に基づき、変調種別に応じた基準データを選
   択出力する、ことを特徴とする請求項７記載の駆動回
   路。
9. 【請求項９】前記制御信号が、動作を指示する値である
   場合において、前記比較部の比較結果信号が、前記入力
   されたデータが前記基準データに等しいもしくは前記基
   準データより大であることを示す値である場合、前記第
   １のバッファ回路を動作状態とし、前記第２バッファ回
   路を停止させ、 前記比較部の比較結果信号が、前記入力されたデータが
   前記基準データより小であることを示す値である場合、
   前記第２バッファ回路を動作状態とし、前記第１のバッ
   ファ回路を停止させる、構成とされている、ことを特徴
   とする請求項１乃至７のいずれか一に記載の駆動回路。
10. 【請求項１０】前記極性信号が、液晶表示装置の対向電
    極の共通電位（Ｖcom）の反転駆動における極性を示す
    論理値とされている、ことを特徴とする請求項７又は８
    に記載の駆動回路。
11. 【請求項１１】前記第１の記憶部と、前記第２の記憶部
    と、前記選択部との少なくとも一つが、前記駆動回路の
    外部に設けられ前記駆動回路と電気的に接続される構成
    とされている、ことを特徴とする請求項７記載の駆動回
    路。
12. 【請求項１２】第１、第２の参照電圧間に直列形態に接
    続されている複数の抵抗を備え、各タップから階調電圧
    を生成する階調電圧発生手段と、 デジタルデータ信号を入力し前記階調電圧発生手段の出
    力電圧から対応する電圧を選択出力するデコード回路を
    備え、 前記デコード回路の出力を入力し、出力負荷を駆動する
    駆動回路であって、請求項２乃至７のいずれか一に記載
    の前記駆動回路を複数備え、 前記第１及び第２の記憶部、前記選択部を、前記駆動回
    路の所定個数に対して、共通に少なくとも一つ備えてい
    る、ことを特徴とする駆動回路。
13. 【請求項１３】出力負荷を駆動する駆動回路において、 入力信号電圧が入力される一の入力端子に入力端が共通
    に接続され、一の出力端子に出力端が共通に接続される
    二つのバッファ回路であって、動作範囲として、少なく
    とも高位側電位の範囲を有する第１のバッファ回路と、
    少なくとも低位側電位の範囲を有する第２のバッファ回
    路と、を備え、 前記第１のバッファ回路と前記第２のバッファ回路がと
    もに動作可能とされる電圧範囲に対応した基準電圧を発
    生する基準電圧発生手段と、 前記基準電圧発生手段から出力される基準電圧と、前記
    入力信号電圧とを比較する比較部と、 前記比較部の比較結果信号と制御信号に基づき、前記第
    １のバッファ回路と前記第２バッファ回路を、動作可能
    範囲において、動作と停止を制御する手段と、 を備えている、ことを特徴とする駆動回路。
14. 【請求項１４】前記制御信号が、動作を指示する値であ
    る場合において、前記比較部の比較結果信号が、前記入
    力信号電圧が前記基準電圧と等しいもしくは前記基準電
    圧より高いことを示す値である場合、前記第１のバッフ
    ァ回路を動作状態とし、前記第２バッファ回路を停止さ
    せ、 前記比較部の比較結果信号が、前記入力信号電圧が前記
    基準電圧よりも低いことを示す値である場合、前記第２
    バッファ回路を動作状態とし、前記第１のバッファ回路
    を停止させる、構成とされている、ことを特徴とする請
    求項１３記載の駆動回路。
15. 【請求項１５】入力信号電圧が入力される一の入力端子
    に入力端が共通に接続され、一の出力端子に出力端が共
    通に接続される二つのバッファ回路であって、高位側電
    源電位に動作範囲が及ぶ第１のバッファ回路と、低位側
    電源電位に動作範囲が及ぶ第２のバッファ回路と、 を備え、 前記第１のバッファ回路と前記第２のバッファ回路がと
    もに動作可能とされる電圧範囲の基準電圧を発生する基
    準電圧発生手段と、 前記基準電圧発生手段から出力される基準電圧と、入力
    信号電圧とを比較する比較部と、 前記比較器の比較結果信号と制御信号とを入力とし、前
    記制御信号がアクティブのときに、前記比較結果信号の
    論理演算結果を、前記第１のバッファ回路に出力する第
    １の論理回路と、 前記比較器の比較結果信号を反転した信号と前記制御信
    号とを入力とし、前記制御信号がアクティブのときに、
    前記比較結果信号の反転信号の論理演算結果を、前記第
    ２バッファ回路に出力する第２の論理回路と、 を備えている、ことを特徴とする駆動回路。
16. 【請求項１６】前記基準電圧発生手段が前記駆動回路の
    外部に設けられている、ことを特徴とする請求項１５記
    載の駆動回路。
17. 【請求項１７】第１、第２の参照電圧間に直列形態に接
    続されている複数の抵抗を備え各タップから階調電圧を
    生成する階調電圧発生手段と、 デジタルデータ信号を入力し前記階調電圧発生手段の出
    力電圧から対応する電圧を選択出力するデコード回路を
    備え、 前記デコード回路の出力を入力し、出力負荷を駆動する
    駆動回路であって、請求項１３又は１５記載の前記駆動
    回路を複数備え、 前記基準電圧発生手段が、前記駆動回路の所定個数に対
    して共通に少なくとも一つ設けられている、ことを特徴
    とする駆動回路。
18. 【請求項１８】前記比較器が、前記入力信号電圧と前記
    基準電圧を差動入力する差動増幅回路と、 前記差動増幅回路の出力にスイッチを介して接続される
    保持回路と、 を備えている、ことを特徴とする請求項１３又は１５記
    載の駆動回路。
19. 【請求項１９】前記比較器が、 前記入力信号電圧と前記基準電圧とを差動入力する差動
    増幅回路と、 前記差動増幅回路の一の出力端に第１のスイッチを介し
    て接続されるフリップフロップ回路と、 を備え、 前記フリップフロップが、 前記第１のスイッチに入力端が接続されている第１のイ
    ンバータと、 前記第１のインバータの出力端に入力端が接続されてい
    る第２のインバータと、 前記第２のインバータの出力端と前記第１のインバータ
    の入力端との間に接続されている第２のスイッチを備
    え、 前記第２のインバータの出力信号が比較結果信号として
    出力され、 前記差動増幅回路が動作時、前記第１のスイッチをオン
    状態とし、前記差動増幅回路の出力を受けてラッチする
    際に、前記第１のスイッチをオフし、前記第２のスイッ
    チをオン状態とする制御が行われる、ことを特徴とする
    請求項１３又は１５記載の駆動回路。
20. 【請求項２０】前記比較器が、 入力信号電圧と前記基準電圧を差動入力する差動増幅回
    路と、 フリップフロップ回路と、 を備え、 前記差動増幅回路が、 前記入力信号電圧と前記基準電圧とを差動入力とする差
    動対と、 前記差動対を駆動する電流源の電源パスに挿入されてい
    る第１のスイッチと、 前記差動対の出力を受ける出力段トランジスタと、 前記出力段トランジスタの電源パスに挿入されている第
    ２のスイッチと、 を備え、 前記フリップフロップが、 第３のスイッチを介して、前記出力段トランジスタの出
    力端に入力端が接続される第１のインバータと、 前記第１のインバータの出力端に入力端が接続されてい
    る第２のインバータと、 前記第２のインバータの出力端と前記第１のインバータ
    の入力端間に接続されている第４のスイッチと、 を備え、 前記第２のインバータの出力端の信号、及び／又は、前
    記第１のインバータの出力端の信号が比較結果信号とし
    て出力され、 前記差動増幅回路が動作時、前記第１、第２、第３のス
    イッチをすべてオン状態とし、 前記差動増幅回路の出力を受けて前記フリップフロップ
    が前記出力をラッチする際に、前記第１のスイッチ、前
    記第２のスイッチ、前記第３のスイッチをオフし、前記
    第４のスイッチをオン状態とする制御が行われる、構成
    とされている、ことを特徴とする請求項１３又は１５記
    載の駆動回路。
21. 【請求項２１】前記比較器が、 入力信号電圧と前記基準電圧を差動入力する差動増幅回
    路と、 フリップフロップ回路と、 を備え、 前記差動増幅回路が、 前記入力信号電圧と前記基準電圧を差動入力とする差動
    対と、 前記差動対を駆動する電流源の電源パスに挿入されてい
    る第１のスイッチと、 前記差動対の出力を受ける出力段トランジスタと、 前記出力段トランジスタの電源パスに挿入されている第
    ２のスイッチと、 を備え、 前記フリップフロップが、 第３のスイッチを介して、前記出力段トランジスタの出
    力端に接続される第１のクロックドインバータと、 前記第１のクロックドインバータの出力端に入力端が接
    続されている第２のクロックドインバータと、 を備え、 前記第２のクロックドインバータの出力端が前記第１の
    クロックドインバータの入力端に接続され、 前記第２のクロックドインバータの出力端の信号、及び
    ／又は前記第１のクロックドインバータの出力端の信号
    が、比較結果信号として出力され、 前記差動増幅回路が動作時、前記第１、第２、第３のス
    イッチをすべてオン状態とし、前記差動増幅回路の出力
    を受けてラッチする際に、前記第１，第２、第３のスイ
    ッチをオフする制御が行われる、構成とされている、こ
    とを特徴とする請求項１３又は１５記載の駆動回路。
22. 【請求項２２】前記比較器が、 入力信号電圧と前記基準電圧を差動入力する差動増幅回
    路と、 フリップフロップ回路と、 を備え、 前記差動増幅回路が、 前記入力信号電圧と前記基準電圧を差動入力とする差動
    対と、 前記差動対を駆動する電流源の電流パスに挿入されてい
    る第１のスイッチと、 前記差動対の出力を受ける出力段トランジスタと、 前記出力段トランジスタの電源パスに挿入されている第
    ２のスイッチと、 を備え、 前記フリップフロップが、 第３のスイッチを介して、前記出力段トランジスタの出
    力端に入力端が接続される第１のクロックドインバータ
    であって、ＣＭＯＳインバータを構成するＰチャネルＭ
    ＯＳトランジスタのソースと前記高位側電源間に接続さ
    れる第４のスイッチと、前記ＣＭＯＳインバータを構成
    するＮチャネルＭＯＳトランジスタのソースと低位側電
    源間に接続される第５のスイッチと、を備えた第１のク
    ロックドインバータと、 前記第１のクロックドインバータの出力端に入力端が接
    続されている第２のクロックドインバータであって、Ｃ
    ＭＯＳインバータを構成するＰチャネルＭＯＳトランジ
    スタのソースと高位側電源間に接続される第６のスイッ
    チと、ＣＭＯＳインバータを構成するＮチャネルＭＯＳ
    トランジスタのソースと低位側電源間に接続される第７
    のスイッチを備えた第２のクロックドインバータと、 前記第２のクロックドインバータの出力端が前記第１の
    クロックドインバータの入力端に接続され、 前記第２のクロックドインバータの出力端の信号、又
    は、前記第１、第２のクロックドインバータの出力端の
    信号が比較結果信号として出力され、 前記差動増幅回路が動作時、前記第１、第２、第３のス
    イッチをオン状態とし、前記差動増幅回路の出力を受け
    てラッチする際に、前記第１、第２、第３のスイッチを
    オフし、前記第４、第５、第６、第７のスイッチをオン
    する、ことを特徴とする請求項１３又は１５記載の駆動
    回路。
23. 【請求項２３】前記第２のクロックドインバータの出力
    端の負荷容量の容量値が、前記第１のクロックドインバ
    ータの出力端の負荷容量の容量値よりも大とされてい
    る、ことを特徴とする請求項２１又は２２記載の駆動回
    路。
24. 【請求項２４】前記第１のバッファ回路が、低位側電源
    と前記出力端子間に接続されるソースフォロワ構成のト
    ランジスタと、 入力信号電圧を入力し前記ソースフォロワ構成のトラン
    ジスタにゲートバイアス電圧を供給する第１のゲートバ
    イアス制御手段と、 前記出力端子を予備充電する手段と、を備えている、こ
    とを特徴とする請求項１、２、３、４、５、６、７、１
    ３、１５のいずれか一に記載の駆動回路。
25. 【請求項２５】前記第２のバッファ回路が、高位側電源
    と前記出力端子間に接続されるソースフォロワ構成のト
    ランジスタと、 入力信号電圧を入力し前記ソースフォロワ構成のトラン
    ジスタにゲートバイアス電圧を供給する第２のゲートバ
    イアス制御手段と、 前記出力端子を予備放電する手段と、を備えている、こ
    とを特徴とする請求項１、２、３、４、５、６、７、１
    ３、１５のいずれか一に記載の駆動回路。
26. 【請求項２６】前記第１のバッファ回路が、低位側電源
    と前記出力端子間に接続されるソースフォロワ構成の第
    １のトランジスタと、 前記入力信号電圧を入力し前記ソースフォロワ構成の第
    １のトランジスタにゲートバイアス電圧を供給する第１
    のゲートバイアス制御手段と、 前記出力端子を充電する手段と、 を備え、 前記第２のバッファ回路が、高位側電源と前記出力端子
    間に接続されるソースフォロワ構成の第２のトランジス
    タと、 前記入力信号電圧を入力し前記ソースフォロワ構成のト
    ランジスタに第２のゲートバイアス電圧を供給する第２
    のゲートバイアス制御手段と、 前記出力端子を予備放電する手段と、 を備えている、ことを特徴とする請求項１、２、３、
    ４、５、６、７、１３、１５のいずれか一に記載の駆動
    回路。
27. 【請求項２７】前記第１のバッファ回路が、前記入力端
    子と高位側電源間に直列形態に接続されている第１の電
    流源、及び第１のスイッチと、 前記入力端子にソースが接続され、ゲートとドレインが
    接続されている第１導電型の第１のＭＯＳトランジスタ
    と、 前記第１のＭＯＳトランジスタのドレインと低位側電源
    間に直列形態に接続されている第２の電流源、及び第２
    のスイッチと、 前記出力端子と前記高位側電源間に直列形態に接続され
    ている第３の電流源、及び第３のスイッチと、 前記出力端子にソースが接続され、前記第１のＭＯＳト
    ランジスタのゲートにゲートが共通接続され、ドレイン
    が第４スイッチを介して低位側電源に接続されている第
    １導電型の第２のＭＯＳトランジスタと、 を備え、 前記出力端子と前記高位側電源間には前記出力端子の充
    電制御用の第５のスイッチを備えている、ことを特徴と
    する請求項請求項１、２、３、９、４、５、６、７、１
    ３、１５のいずれか一に記載の駆動回路。
28. 【請求項２８】前記第２のバッファ回路が、前記入力端
    子と低位側電源間に直列形態に接続されている第４の電
    流源、及び第６のスイッチと、 前記入力端子にソースが接続され、ゲートとドレインが
    接続されている第２導電型の第３のＭＯＳトランジスタ
    と、 前記第３のＭＯＳトランジスタのドレインと高位側電源
    間に直列形態に接続されている第５の電流源、及び第７
    のスイッチと、 前記出力端子と前記低位側電源間に直列形態に接続され
    ている第６の電流源、及び第８のスイッチと、 前記出力端子にソースが接続され、前記第３のＭＯＳト
    ランジスタのゲートにゲートが共通接続され、ドレイン
    が第９スイッチを介して前記高位側電源に接続されてい
    る第２導電型の第４のＭＯＳトランジスタと、 を備え、 前記出力端子と前記低位側電源間には前記出力端子の放
    電制御用の第１０のスイッチを備えている、ことを特徴
    とする請求項１、２、３、４、５、６、７、１３、１５
    のいずれか一に記載の駆動回路。
29. 【請求項２９】前記第１のバッファ回路が、前記入力端
    子と高位側電源間に直列に接続されている第１の電流
    源、及び第１のスイッチと、 前記入力端子にソースが接続され、ゲートとドレインが
    接続されている第１導電型の第１のＭＯＳトランジスタ
    と、 前記第１のＭＯＳトランジスタのドレインと低位側電源
    間に直列に接続されている第２の電流源、及び第２のス
    イッチと、 前記出力端子と前記高位側電源間に直列に接続されてい
    る第３の電流源、及び第３のスイッチと、 前記出力端子にソースが接続され、前記第１のＭＯＳト
    ランジスタのゲートにゲートが共通接続され、ドレイン
    が第４スイッチを介して低位側電源に接続されている第
    １導電型の第２のＭＯＳトランジスタと、 を備え、 前記出力端子と前記高位側電源間には前記出力端子の充
    電用の第５のスイッチを備え、 前記第２のバッファ回路が、前記入力端子と低位側電源
    間に直列に接続されている第４の電流源、及び第６のス
    イッチと、 前記入力端子にソースが接続され、ゲートとドレインが
    接続されている第２導電型の第３のＭＯＳトランジスタ
    と、 前記第３のＭＯＳトランジスタのドレインと高位側電源
    間に直列に接続されている第５の電流源、及び第７のス
    イッチと、 前記出力端子と前記低位側電源間に直列に接続されてい
    る第６の電流源、及び第８のスイッチと、 前記出力端子にソースが接続され、前記第３のＭＯＳト
    ランジスタのゲートにゲートが共通接続され、ドレイン
    が第９スイッチを介して前記高位側電源に接続されてい
    る第２導電型の第４のＭＯＳトランジスタと、 を備え、 前記出力端子と前記低位側電源間には前記出力端子の放
    電制御用の第１０のスイッチを備えている、ことを特徴
    とする請求項１、２、３、４、５、６、７、１３、１５
    のいずれか一に記載の駆動回路。
30. 【請求項３０】前記第１のバッファ回路が、第２導電型
    のＭＯＳトランジスタ対からなる差動対を備え、前記入
    力端子が非反転入力端に接続され、前記出力端子が反転
    入力端に接続されてなる差動増幅回路よりなるボルテー
    ジフォロワ回路を含んで構成されている、ことを特徴と
    する請求項１、２、３、４、５、６、７、１３、１５の
    いずれか一に記載の駆動回路。
31. 【請求項３１】前記第２のバッファ回路が、第１導電型
    のＭＯＳトランジスタ対からなる差動対を備え、前記入
    力端子が非反転入力端に接続され、前記出力端子が反転
    入力端に接続されてなる差動増幅回路よりなるボルテー
    ジフォロワ回路を含んで構成されている、ことを特徴と
    する請求項１、２、３、４、５、６、７、１３、１５の
    いずれか一に記載の駆動回路。
32. 【請求項３２】前記第１のバッファ回路が、第２導電型
    のＭＯＳトランジスタ対からなる差動対を備え、前記入
    力端子が非反転入力端に接続され、前記出力端子が反転
    入力端に接続されてなる差動増幅回路よりなる第１のボ
    ルテージフォロワ回路を含んで構成されており、 前記第２のバッファ回路が、第１導電型のＭＯＳトラン
    ジスタ対からなる差動対を備え、前記入力端子が非反転
    入力端に接続され、前記出力端子が反転入力端に接続さ
    れてなる差動増幅回路よりなる第２のボルテージフォロ
    ワ回路を含んで構成されている、ことを特徴とする請求
    項１、２、３、４、５、６、７、１３、１５のいずれか
    一に記載の駆動回路。
33. 【請求項３３】前記出力端子を予備充電、及び、予備放
    電する手段を備えている、ことを特徴とする請求項３
    ０、３１、３２のいずれか一に記載の駆動回路。
34. 【請求項３４】前記第１のバッファ回路が、 第２導電型のＭＯＳトランジスタ対からなる差動対と、 前記差動対の出力と高位側電源間に接続される負荷回路
    と、 前記差動対を駆動する電流源と、前記電流源と低電位電
    源間の電流パスをオン及びオフ制御する第１のスイッチ
    と、 を備えた差動段と、 前記差動対の一の出力を入力とし、出力が前記出力端子
    に接続されているＭＯＳトランジスタと、 前記出力端子と低位側電源間に接続されている電流源、
    及びスイッチと、 を備え、 前記差動対のＭＯＳトランジスタ対のゲートには前記入
    力端子と前記出力端子が接続されている、ことを特徴と
    する請求項１、２、３、４、５、６、７、１３、１５の
    いずれか一に記載の駆動回路。
35. 【請求項３５】前記第２のバッファ回路が、 第１導電型のＭＯＳトランジスタ対からなる差動対と、 前記差動対の出力と低位側電源間に接続される負荷回路
    と、 前記差動対を駆動する電流源と、 前記電流源と高電位電源間の電流パスをオン及びオフ制
    御するスイッチと、 を備えた差動段と、 前記差動対の一の出力を入力とし、出力が前記出力端子
    に接続されているＭＯＳトランジスタと、 前記出力端子と低位側電源間に接続されている電流源、
    及びスイッチと、 を備え、 前記差動対のＭＯＳトランジスタ対のゲートには前記入
    力端子と前記出力端子が接続されている、ことを特徴と
    する請求項１、２、３、４、５、６、７、１３、１５の
    いずれか一に記載の駆動回路。
36. 【請求項３６】前記第１のバッファ回路が、 第２導電型の第１、第２のＭＯＳトランジスタからなる
    第１の差動対と、 前記差動対の出力と高位側電源間に接続される第１の負
    荷回路と、 前記第１の差動対を駆動する第１の電流源と、 前記第１の電流源と低電位電源間の電流パスをオン及び
    オフ制御する第１のスイッチと、を備えた第１の差動段
    と、 前記第１の差動対の一の出力を入力とし、出力が前記出
    力端子に接続されている第３のＭＯＳトランジスタと、 前記出力端子と低位側電源間に接続されている第２の電
    流源及び第２のスイッチと、 を備え、 前記第１の差動対のＭＯＳトランジスタ対のゲートには
    前記入力端子と前記出力端子が接続されており、 前記第２のバッファ回路が、 第１導電型の第４、第５のＭＯＳトランジスタ対からな
    る第２の差動対と、 前記第２の差動対の出力と低位側電源間に接続される第
    ２の負荷回路と、 前記第２の差動対を駆動する第３の電流源と、 前記第３の電流源と高電位電源間の電流パスをオン及び
    オフ制御する第３のスイッチと、を備えた第２の差動段
    と、 前記第２の差動対の一の出力を入力とし、出力が前記出
    力端子に接続されている第６のＭＯＳトランジスタと、 前記出力端子と低位側電源間に接続されている第４の電
    流源及び第４のスイッチと、 を備え、 前記第２の差動対のＭＯＳトランジスタ対のゲートには
    前記入力端子と前記出力端子が接続されている、ことを
    特徴とする請求項１、２、３、４、５、６、７、１３、
    １５のいずれか一に記載の駆動回路。
37. 【請求項３７】前記出力端子を予備充電、及び予備放電
    する手段を備えている、ことを特徴とする請求項３４、
    ３５、３６のいずれか一に記載の駆動回路。
38. 【請求項３８】前記第１のバッファ回路が、 第２導電型のＭＯＳトランジスタ対からなる差動対を備
    え、前記入力端子が非反転入力端に接続され、前記出力
    端子が反転入力端に接続されてなる差動増幅回路よりな
    るボルテージフォロワ回路と、低位側電源と前記出力端
    子に接続されるソースフォロワ構成のトランジスタと、 前記入力信号電圧を入力し前記ソースフォロワ構成のト
    ランジスタにゲートバイアス電圧を供給する第１のゲー
    トバイアス制御手段と、 を備えている、ことを特徴とする請求項１、２、３、
    ４、５、６、７、１３、１５のいずれか一に記載の駆動
    回路。
39. 【請求項３９】前記第２のバッファ回路が、 第１導電型のＭＯＳトランジスタ対からなる差動対を備
    え、前記入力端子が非反転入力端に接続され、前記出力
    端子が反転入力端に接続されてなる差動増幅回路よりな
    るボルテージフォロワ回路よりなり、 高位側電源と前記出力端子に接続されるソースフォロワ
    構成のトランジスタと、 前記入力信号電圧を入力し前記ソースフォロワ構成のト
    ランジスタにゲートバイアス電圧を供給する第２のゲー
    トバイアス制御手段を備えている、ことを特徴とする請
    求項１、２、３、４、５、６、７、１３、１５のいずれ
    か一に記載の駆動回路。
40. 【請求項４０】前記第１のバッファ回路が、第２導電型
    のＭＯＳトランジスタ対からなる差動対を備え、前記入
    力端子が非反転入力端に接続され、前記出力端子が反転
    入力端に接続されてなる差動増幅回路よりなる第１のボ
    ルテージフォロワ回路と、 低位側電源と前記出力端子に接続されるソースフォロワ
    構成の第１のトランジスタと、 前記入力信号電圧を入力し前記ソースフォロワ構成のト
    ランジスタにゲートバイアス電圧を供給する第１のゲー
    トバイアス制御手段を備え、 前記第２のバッファ回路が、第１導電型のＭＯＳトラン
    ジスタ対からなる差動対を備え、前記入力端子が非反転
    入力端に接続され、前記出力端子が反転入力端に接続さ
    れてなる差動増幅回路よりなるボルテージフォロワ回路
    よりなり、 高位側電源と前記出力端子に接続されるソースフォロワ
    構成のトランジスタと、 前記入力信号電圧を入力し前記ソースフォロワ構成のト
    ランジスタにゲートバイアス電圧を供給する第２のゲー
    トバイアス制御手段を備えている、ことを特徴とする請
    求項１、２、３、４、５、６、７、１３、１５のいずれ
    か一に記載の駆動回路。
41. 【請求項４１】前記出力端子を予備充電、予備放電する
    手段を備えたことを特徴とする請求項３８、３９、４０
    のいずれか一に記載の駆動回路。
42. 【請求項４２】前記第１のバッファ回路が、 第２導電型の第１、第２のＭＯＳトランジスタ対からな
    る差動対と、 前記差動対の出力と高位側電源間に接続される能動負荷
    回路と、 前記差動対を駆動する第１の電流源と、 前記第１の電流源と低電位電源間の電流パスをオン及び
    オフ制御する第１のスイッチと、を備えた差動段と、 前記差動対の出力を入力とし、出力が前記出力端子に接
    続されている第３のＭＯＳトランジスタと、 を備え、前記第１、第２のＭＯＳトランジスタ対のゲー
    トには前記入力端子と前記出力端子が接続されており、 前記入力端子と高位側電源間に直列に接続されている第
    ２の電流源、及び第２のスイッチと、 前記入力端子にソースが接続され、ゲートとドレインが
    接続されている第１導電型の第４のＭＯＳトランジスタ
    と、 前記第４のＭＯＳトランジスタのドレインと低位側電源
    間に直列形態に接続されている第３の電流源、及び第３
    のスイッチと、 前記出力端子と前記高位側電源間に直列形態に接続され
    ている第４の電流源、及び第４のスイッチと、 前記出力端子にソースが接続され、前記第４のＭＯＳト
    ランジスタのゲートにゲートが共通接続され、ドレイン
    が第５スイッチを介して低位側電源に接続されている第
    １導電型の第５のＭＯＳトランジスタと、 を備えている、ことを特徴とする請求項１、２、３、
    ４、５、６、７、１３、１５のいずれか一に記載の駆動
    回路。
43. 【請求項４３】前記第２のバッファ回路が、 第１導電型の第６、第７のＭＯＳトランジスタ対からな
    る差動対と、 前記差動対の出力と低位側電源間に接続される能動負荷
    回路と、 前記差動対を駆動する第５の電流源と、 前記第５の電流源と高電位電源間の電流パスをオン及び
    オフ制御する第６のスイッチと、を備えた差動段と、 前記差動対の出力を入力とし、出力が前記出力端子に接
    続されている第８のＭＯＳトランジスタと、 を備え、前記第６、第７のＭＯＳトランジスタ対のゲー
    トには前記入力端子と前記出力端子が接続されており、 前記入力端子と低位側電源間に直列に接続されている第
    ６の電流源、及び第７のスイッチと、 前記入力端子にソースが接続され、ゲートとドレインが
    接続されている第２導電型の第９のＭＯＳトランジスタ
    と、 前記第９のＭＯＳトランジスタのドレインと高位側電源
    間に直列形態に接続されている第７の電流源、及び第８
    のスイッチと、 前記出力端子と前記低位側電源間に直列形態に接続され
    ている第８の電流源、及び第９のスイッチと、 前記出力端子にソースが接続され、前記第９のＭＯＳト
    ランジスタのゲートにゲートが共通接続され、ドレイン
    が第１０スイッチを介して高位側電源に接続されている
    第１導電型の第１０のＭＯＳトランジスタと、 を備えている、ことを特徴とする請求項１、２、３、
    ４、５、６、７、１３、１５のいずれか一に記載の駆動
    回路。
44. 【請求項４４】前記第１のバッファ回路が、 第２導電型の第１、第２のＭＯＳトランジスタ対からな
    る差動対と、 前記差動対の出力と高位側電源間に接続される能動負荷
    回路と、 前記差動対を駆動する第１の電流源と、 前記第１の電流源と低電位電源間の電流パスをオン及び
    オフ制御する第１のスイッチと、を備えた第１の差動段
    と、 前記第１の差動対の一の出力を入力とし、出力が前記出
    力端子に接続されている第３のＭＯＳトランジスタと、 を備え、前記第１、第２のＭＯＳトランジスタ対のゲー
    トには前記入力端子と前記出力端子が接続されおり、 前記入力端子と前記高位側電源間に直列形態に接続され
    ている第２の電流源、及び第２のスイッチと、 前記入力端子にソースが接続され、ゲートとドレインが
    接続されている第１導電型の第４のＭＯＳトランジスタ
    と、 前記第４のＭＯＳトランジスタのドレインと前記低位側
    電源間に直列形態に接続されている第３の電流源、及び
    第３のスイッチと、 前記出力端子と前記高位側電源間に直列形態に接続され
    ている第４の電流源、及び第４のスイッチと、 前記出力端子にソースが接続され、前記第４のＭＯＳト
    ランジスタのゲートにゲートが共通接続され、ドレイン
    が第５スイッチを介して低位側電源に接続されている第
    １導電型の第５のＭＯＳトランジスタと、 を備え、 前記第２のバッファ回路が、 第１導電型の第６、第７のＭＯＳトランジスタ対からな
    る第２の差動対と、 前記第２の差動対の出力と低位側電源間に接続される能
    動負荷回路と、 前記第２の差動対を駆動する第５の電流源と、 前記第５の電流源と高電位電源間の電流パスをオン及び
    オフ制御する第６のスイッチと、を備えた第２の差動段
    と、 前記第２の差動対の一の出力を入力とし、出力が前記出
    力端子に接続されている第８のＭＯＳトランジスタと、 を備え、前記第６、第７のＭＯＳトランジスタ対のゲー
    トには前記入力端子と前記出力端子が接続されており、 前記入力端子と低位側電源間に直列形態に接続されてい
    る第６の電流源、及び第７のスイッチと、 前記入力端子にソースが接続され、ゲートとドレインが
    接続されている第２導電型の第９のＭＯＳトランジスタ
    と、 前記第９のＭＯＳトランジスタのドレインと高位側電源
    間に直列形態に接続されている第７の電流源、及び第８
    のスイッチと、 前記出力端子と前記低位側電源間に直列形態に接続され
    ている第８の電流源、及び第９のスイッチと、 前記出力端子にソースが接続され、前記第９のＭＯＳト
    ランジスタのゲートにゲートが共通接続され、ドレイン
    が第１０スイッチを介して高位側電源に接続されている
    第１導電型の第１０のＭＯＳトランジスタと、 を備えている、ことを特徴とする請求項１、２、３、
    ４、５、６、７、１３、１５のいずれか一に記載の駆動
    回路。
45. 【請求項４５】前記基準電圧発生手段が、第１、第２の
    参照電圧の間に接続されている複数の抵抗と、スイッチ
    を備え、前記スイッチがオン状態のとき、前記抵抗の接
    続点から、前記第１、第２のバッファ回路の動作範囲の
    重なりで規定される駆動切替範囲内の電圧が出力され
    る、ことを特徴とする請求項１３又は１５に記載の駆動
    回路。
46. 【請求項４６】請求項１乃至４５のいずれか一に記載の
    駆動回路を、データ線の駆動に用いてなることを特徴と
    する液晶表示装置。