JP7073734B2 - シュミットトリガインバータ回路 - Google Patents
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Description
図1に、本発明の第1実施形態に係るシュミットトリガインバータ回路SINVaを示す。図6と同じ要素には同じ符号を付して詳細な説明は省略する。シュミットトリガインバータ回路SINVaは、図6の構成に加えて、デプレッション型のNチャネルMOSFETであるトランジスタDEP1を備えている。トランジスタDEP1は、ドレインが電源端子VCCに接続され、ソースがトランジスタMN3のドレインに接続され、ゲートがソースに接続されている。なお、トランジスタMP1及びMN1~MN3はいずれもエンハンスメント型である。
図4に、本発明の第2実施形態に係るシュミットトリガインバータ回路SINVabを示す。図1と同じ要素には同じ符号を付して詳細な説明は省略する。シュミットトリガインバータ回路SINVabは、図1のシュミットトリガインバータ回路の構成に加えて、エンハンスメント型のPチャネルMOSFETであるトランジスタMP2及びMP3と、デプレッション型のNチャネルMOSFETであるトランジスタDEP2とを備えている。
図5に、本発明の第3実施形態に係るシュミットトリガインバータ回路SINVbを示す。図4と同じ要素には同じ符号を付して詳細な説明は省略する。シュミットトリガインバータ回路SINVbは、CMOSインバータCIと、トランジスタMP2、MP3及びDEP2とを備えているが、図4のシュミットトリガインバータ回路SINVabとは異なり、トランジスタMN2、MN3及びDEP1を備えていない。
また、トランジスタDEP1とトランジスタMN3の接続順序は入れ換えてもよい。トランジスタMN3とトランジスタDEP1との直列回路が、シュミットトリガインバータ回路の電源端子VCCと、CMOSインバータCI内のNチャネルトランジスタMN1のソースとトランジスタMN2のドレインとの接続点との間に接続されていればよい。
トランジスタDEP2とトランジスタMP3の接続順序を入れ換えることもできる。トランジスタMP3とトランジスタDEP2との直列回路が、シュミットトリガインバータ回路の基準電位と、CMOSインバータ内のPチャネルトランジスタMP1のソースとトランジスタMP2のドレインとの接続点との間に接続されていればよい。
さらに、デプレッション型のトランジスタDEP1,DEP2は、ゲートとソースが接続されているデプレッション型のPチャネルMOSFETであってもよい。
IN 入力端子
OUT 出力端子
VCC 電源端子または電源電圧
GND 接地端子またはグランドレベル
CI CMOSインバータ
MP1 Pチャネルトランジスタ
MN1~MN3 Nチャネルトランジスタ
SINVa シュミットトリガインバータ回路
DEP1 デプレッション型トランジスタ
SINVab シュミットトリガインバータ回路
MP2,MP3 Pチャネルトランジスタ
DEP2 デプレッション型トランジスタ
SINVb シュミットトリガインバータ回路
Claims (6)
- シュミットトリガインバータ回路であって、
入力及び出力がそれぞれ前記シュミットトリガインバータ回路の入力及び出力に接続されるCMOSインバータと、
ゲートが前記CMOSインバータの出力に接続される第1トランジスタと、
前記第1トランジスタと直列に接続される第1電流制限素子と
を備え、
前記第1電流制限素子が、ゲートとソースが接続されているデプレッション型のトランジスタである、
シュミットトリガインバータ回路。 - ゲートが前記シュミットトリガインバータ回路の入力に接続され、ドレインが前記CMOSインバータ内のNチャネルトランジスタのソースに接続され、ソースが前記シュミットトリガインバータ回路の基準電位に接続される第2トランジスタをさらに備え、
前記第1トランジスタと前記第1電流制限素子との直列回路が、前記シュミットトリガインバータ回路の電源端子と、前記CMOSインバータ内のNチャネルトランジスタのソースと前記第2トランジスタのドレインとの接続点との間に接続される、請求項1に記載のシュミットトリガインバータ回路。 - ゲートが前記CMOSインバータの出力に接続される第3トランジスタと、
前記第3トランジスタと直列に接続される第2電流制限素子と、
ゲートが前記シュミットトリガインバータ回路の入力に接続され、ソースが前記シュミットトリガインバータ回路の電源端子に接続され、ドレインが前記CMOSインバータ内のPチャネルトランジスタのソースと前記第3トランジスタのソースとに接続される第4トランジスタと
をさらに備え、
前記第3トランジスタと前記第2電流制限素子との直列回路が、前記シュミットトリガインバータ回路の基準電位と、前記CMOSインバータ内のPチャネルトランジスタのソースと前記第4トランジスタのドレインとの接続点との間に接続される、請求項2に記載のシュミットトリガインバータ回路。 - 前記第2電流制限素子が抵抗又は電流源回路である、請求項3に記載のシュミットトリガインバータ回路。
- 前記第2電流制限素子が、ゲートとソースが接続されているデプレッション型のトランジスタである、請求項4に記載にシュミットトリガインバータ回路。
- ゲートが前記シュミットトリガインバータ回路の入力に接続され、ソースが前記シュミットトリガインバータ回路の電源端子に接続され、ドレインが前記CMOSインバータ内のPチャネルトランジスタのソースに接続される第2トランジスタをさらに備え、
前記第1トランジスタと前記第1電流制限素子との直列回路が、前記シュミットトリガインバータ回路の基準電位と、前記CMOSインバータ内のPチャネルトランジスタのソースと前記第2トランジスタのドレインとの接続点との間に接続される、請求項1に記載のシュミットトリガインバータ回路。
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