JP2021082879A - 論理回路および回路チップ - Google Patents

Abstract

【課題】論理回路と電源回路を同一チップに設けると、チップ面積が増大してしまう。【解決手段】入力信号に応じてオン状態およびオフ状態が切り替わる１つ以上のスイッチング素子を有し、スイッチング素子の動作状態に応じた論理値を有する出力信号を生成するスイッチ部と、出力信号の論理値がＨ論理の場合の、出力信号の電圧をクランプするクランプ部とを備える論理回路を提供する。スイッチ部は、出力線と基準電位線との間に配置され、クランプ部は、出力線と基準電位線との間において、スイッチ部と並列に配置されていてよい。出力信号の論理値がＨ論理の場合に、クランプ部に流れる電流を抑制する電流抑制部を備えてよい。【選択図】図２

Description

本発明は、論理回路および回路チップに関する。

従来、外部から印加される電源電圧よりも低い駆動電圧で動作する論理回路が知られている（例えば、特許文献１参照）。このような場合に、電源電圧から駆動電圧を生成する電源回路を、論理回路と同一チップ内に設ける場合がある（例えば、特許文献１参照）。
特許文献１ 特開２０１４−３００４３号公報

論理回路と電源回路を同一チップに設けると、チップ面積が増大してしまう。

上記課題を解決するために、本発明の第１の態様においては、論理回路を提供する。論理回路は、入力信号に応じてオン状態およびオフ状態が切り替わる１つ以上のスイッチング素子を有し、スイッチング素子の動作状態に応じた論理値を有する出力信号を生成するスイッチ部を備えてよい。論理回路は、出力信号の論理値がＨ論理の場合の、出力信号の電圧をクランプするクランプ部を備えてよい。

論理回路は、出力信号を出力する出力線と、予め定められた基準電位が印加される基準電位線とを備えてよい。スイッチ部は、出力線と基準電位線との間に配置されてよい。クランプ部は、出力線と基準電位線との間において、スイッチ部と並列に配置されていてよい。

論理回路は、出力信号の論理値がＨ論理の場合に、クランプ部に流れる電流を抑制する電流抑制部を備えてよい。

論理回路は、基準電位よりも高電位が印加される高電位線を備えてよい。電流抑制部は、高電位線とクランプ部との間に配置されていてよい。

電流抑制部は電流源であってよい。

クランプ部は、出力線と基準電位線との間に配置され、ダイオード接続されたＭＯＳトランジスタを有してよい。電流抑制部は、高電位線とクランプ部との間に配置されたＭＯＳトランジスタを有してよい。

電流抑制部のＭＯＳトランジスタは、クランプ部のＭＯＳトランジスタよりも耐圧が高くてよい。出力信号の電圧は、基準電位を基準とし、クランプ部は、出力信号の論理値がＨ論理の場合の出力信号の電圧を、基準電位と高電位線の電位との間の電圧より低い電圧にクランプしてよい。クランプ部は、出力信号の論理値がＨ論理の場合の出力信号の電圧を、該出力信号の電位と高電位線の電位との間の電圧より低い電圧にクランプしてよい。

スイッチ部は、出力線と、基準電位線との間に配置され、第１の入力信号がゲート端子に印加される第１ＭＯＳトランジスタを有してよい。クランプ部は、第１ＭＯＳトランジスタがオフ状態の場合の、出力線における電圧をクランプしてよい。

スイッチ部は、出力線と、基準電位線との間に配置され、第２の入力信号がゲート端子に印加される第２ＭＯＳトランジスタを有してよい。スイッチ部は、第２ＭＯＳトランジスタと、基準電位線との間に配置され、第２ＭＯＳトランジスタと直列に接続され、第３の入力信号がゲート端子に印加される第３ＭＯＳトランジスタを有してよい。クランプ部は、第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタの少なくとも一方がオフ状態の場合の、出力線における電圧をクランプしてよい。

スイッチ部は、出力線と、基準電位線との間に配置され、第４の入力信号がゲート端子に印加される第４ＭＯＳトランジスタを有してよい。スイッチ部は、出力線と、基準電位線との間に配置され、第４ＭＯＳトランジスタと並列に接続され、第５の入力信号がゲート線に印加される第５ＭＯＳトランジスタを有してよい。クランプ部は、第４ＭＯＳトランジスタおよび第５ＭＯＳトランジスタの両方がオフ状態の場合の、出力線における電圧をクランプしてよい。

クランプ部は、カソードが出力線側に配置されたツェナーダイオードと、カソードが基準電位線側に配置された順方向ダイオードとを有してよい。

論理回路は、出力線を複数備えてよい。クランプ部が、それぞれの出力線に設けられていてよい。

本発明の第２の態様においては、第１の態様に係る論理回路と、アナログ回路とを備える回路チップを提供する。

論理回路は、アナログ回路のトランジスタを制御してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係る回路チップ２００の一例を示すブロック図である。 論理回路１００の構成例を示すブロック図である。 スイッチ部１３０、クランプ部１２０および電流抑制部１１０の構成例を示す回路図である。 図３に示した論理回路１００の動作例を示す図である。 図３に示した論理回路１００の動作例を示す図である。 スイッチ部１３０の他の例を示す図である。 スイッチ部１３０の他の例を示す図である。 クランプ部１２０の他の構成例を示す図である。 クランプ部１２０の他の構成例を示す図である。 論理回路１００の他の構成例を示す図である。 回路チップ２００の構成例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る回路チップ２００の一例を示すブロック図である。回路チップ２００は、論理回路１００を内蔵する。回路チップ２００は、論理回路１００以外の回路を更に内蔵してもよい。図１の例では、回路チップ２００は、論理回路１００とアナログ回路２１０とを内蔵している。

論理回路１００は、ＭＯＳトランジスタ等のスイッチング素子を含む。論理回路１００は、インバータ回路、ＮＡＮＤ回路およびＮＯＲ回路の少なくとも一つを含んでよい。インバータ回路、ＮＡＮＤ回路およびＮＯＲ回路を組み合わせることで、入力される論理値に対して任意の論理値を出力する論理回路を実現できる。

回路チップ２００には、外部の電源３００から電源電圧ＶＤＤが印加される。アナログ回路２１０および論理回路１００には、電源３００から電源電圧ＶＤＤが印加される。電源電圧ＶＤＤは、論理回路１００の動作電圧よりも高い電圧である。論理回路１００の動作電圧とは、論理回路１００に含まれるスイッチング素子に印加される電圧のうち、最大の電圧を指してよく、論理回路１００が出力する電圧のうち、最大の電圧を指してもよい。また、論理回路１００がＭＯＳトランジスタを含む場合、電源電圧ＶＤＤは、ＭＯＳトランジスタのゲート酸化膜の耐圧より高い電圧であってよい。

アナログ回路２１０は、アナログ素子を含む回路である。アナログ回路２１０は、外部に電力を供給する、絶縁ゲート型バイポーラトランジスタ、または、パワーＭＯＳＦＥＴ等のパワーデバイスを含んでよい。アナログ回路２１０は、論理回路１００と同一の半導体基板に形成されてよい。

論理回路１００は、アナログ回路２１０を制御してよい。論理回路１００は、アナログ回路２１０に含まれるパワーＭＯＳＦＥＴのゲートに印加する信号を生成してよい。より具体的な例として、論理回路１００は、センサによる過電流等の検出結果に基づいて、アナログ回路２１０に電力を出力させるか否かを制御してよい。回路チップ２００は、自動車等の車両に搭載される車載チップであってよい。ただし回路チップ２００の用途はこれに限定されない。

回路チップ２００は、電源電圧ＶＤＤから、論理回路１００に印加する動作電圧を生成する電源回路を有してない。本例の論理回路１００は、出力電圧をクランプすることで、スイッチング素子に印加される電圧を抑制する。これにより、例えば電源３００と論理回路１００の間に電源回路を配置せずに、電源電圧ＶＤＤを論理回路１００に印加して論理回路１００を駆動できる。このため、回路チップ２００を小規模化できる。

図２は、論理回路１００の構成例を示すブロック図である。本例の論理回路１００は、スイッチ部１３０およびクランプ部１２０を備える。論理回路１００は、高電位線１０１、出力線１０２、基準電位線１０３および電流抑制部１１０を更に備えてもよい。

基準電位線１０３には、所定の基準電位が印加される。本例の基準電位は接地電位である。高電位線１０１には、基準電位よりも高電位が印加される。本例の高電位線１０１には、電源電圧ＶＤＤが印加される。高電位線１０１は、図１に示した外部の電源３００に接続されてよい。電源電圧ＶＤＤは、例えば１０Ｖ以上である。出力線１０２は、論理回路１００の出力信号ＯＵＴを出力する。

スイッチ部１３０は、入力信号ＩＮに応じてオン状態およびオフ状態が切り替わる１つ以上のスイッチング素子を有し、スイッチング素子の動作状態に応じた論理値を有する出力信号ＯＵＴを生成する。本例のスイッチ部１３０は、出力線１０２と、基準電位線１０３の間に配置されている。スイッチ部１３０は、入力信号ＩＮの論理値に応じて、出力信号ＯＵＴの論理値を生成する。本例のスイッチ部１３０は、出力信号ＯＵＴの論理値がＬ論理の場合に基準電位線１０３を選択し、出力信号ＯＵＴの論理値がＨ論理の場合に高電位線１０１を選択し、選択した電位線に応じた電圧を出力する。

クランプ部１２０は、出力信号ＯＵＴの論理値がＨ論理の場合の、出力信号ＯＵＴの電圧を、電源電圧ＶＤＤよりも低い電圧にクランプする。出力信号ＯＵＴの電圧は、基準電位を基準とした電圧である。クランプ部１２０は、出力信号ＯＵＴの論理値がＨ論理の場合の出力信号の電圧を、基準電位と高電位線の電位との間の電圧より低い電圧にクランプしてよい。基準電位と高電位線の電位との間の電圧とは、高電位線の電位から基準電位を差し引いた電位であってよく、高電位線の電位と基準電位との中間の電位であってもよい。クランプ部１２０は、出力信号ＯＵＴの論理値がＨ論理の場合の出力信号ＯＵＴの電圧を、出力信号ＯＵＴの電位と高電位線の電位との間の電圧より低い電圧にクランプしてもよい。出力信号ＯＵＴの電位と高電位線の電位との間の電圧とは、高電位線の電位から出力信号ＯＵＴの電位を差し引いた電位であってよく、高電位線の電位と出力信号ＯＵＴの電位との中間の電位であってもよい。クランプ部１２０によりクランプされた出力信号ＯＵＴのＨ論理の電圧は、電源電圧ＶＤＤの半分以下であってよい。本例のクランプ部１２０は、出力線１０２と基準電位線１０３との間において、スイッチ部１３０と並列に設けられている。

クランプ部１２０を設けることで、スイッチ部１３０が高電位線１０１を選択した場合でも、出力線１０２の電位を、電源電圧ＶＤＤより低い電位に抑制できる。このため、電源回路を用いずに、電源電圧ＶＤＤにより論理回路１００を駆動できる。

電源電圧ＶＤＤで論理回路を駆動する他の方法として、論理回路に含まれるＭＯＳトランジスタのゲート酸化膜を厚くすることが考えられる。しかし、同一の半導体基板に論理回路１００以外の回路（例えばアナログ回路２１０）が設けられていると、当該回路のゲート酸化膜も厚くなってしまい、当該回路の特性が変化してしまう。論理回路１００によれば、ゲート酸化膜を厚くせずとも、電源電圧ＶＤＤにより論理回路１００を駆動できる。

出力信号ＯＵＴの論理値がＨ論理の場合、クランプ部１２０は、ダイオード等の素子を介して、出力線１０２と基準電位線１０３とを導通させる。電流抑制部１１０は、出力信号ＯＵＴの論理値がＨ論理の場合に、クランプ部１２０に流れる電流を抑制する。これにより、論理回路１００の消費電力を低減できる。本例の電流抑制部１１０は、高電位線１０１と、クランプ部１２０（または出力線１０２）との間に設けられており、高電位線１０１からクランプ部１２０に流れる電流を抑制する。

また、スイッチ部１３０に貫通電流が流れる場合がある。例えば出力線１０２と基準電位線１０３との間に直列に設けられた複数のＭＯＳトランジスタが、入力信号ＩＮの論理値が遷移するタイミングで同時にオン状態となると、スイッチ部１３０に大きな貫通電流が流れてしまう。電流抑制部１１０を設けることで、スイッチ部１３０の貫通電流も抑制できる。これにより、論理回路１００の消費電力を低減できる。

図３は、スイッチ部１３０、クランプ部１２０および電流抑制部１１０の構成例を示す回路図である。本例のスイッチ部１３０は、インバータ回路である。スイッチ部１３０は、第１ＭＯＳトランジスタ１３１を有する。第１ＭＯＳトランジスタ１３１は、出力線１０２と、基準電位線１０３との間に配置され、第１の入力信号ＩＮ１がゲート端子Ｇに印加される。本例の第１ＭＯＳトランジスタ１３１は、ＮチャネルＭＯＳトランジスタであり、ドレイン端子Ｄが出力線１０２に接続され、ソース端子Ｓが基準電位線１０３に接続されている。第１ＭＯＳトランジスタ１３１は、オン状態の場合に基準電位線１０３を選択し、オフ状態の場合に高電位線１０１を選択し、選択した電位線に応じた電位を出力信号ＯＵＴの電圧として出力する。

クランプ部１２０は、第１ＭＯＳトランジスタ１３１がオフ状態の場合の、出力線１０２における電圧をクランプする。本例のクランプ部１２０は、１つ以上のダイオードを有する。ダイオードは、ゲート端子とドレイン端子とが接続された、すなわちダイオード接続された、ＭＯＳトランジスタであってもよい。本例のクランプＭＯＳトランジスタ１２２はダイオード接続されたＮチャネルＭＯＳトランジスタである。本例のクランプ部１２０は、出力線１０２と、基準電位線１０３との間に直列に接続された複数のクランプＭＯＳトランジスタ１２２を有する。直列に接続したクランプＭＯＳトランジスタ１２２の個数により、クランプ部１２０におけるクランプ電圧を調整できる。なお、それぞれのクランプＭＯＳトランジスタ１２２の基板は、基準電位に接続されていてよい。

本例の電流抑制部１１０は、高電位線１０１から出力線１０２に流れる電流量を規定する電流源である。本例の電流抑制部１１０は、抑制ＭＯＳトランジスタ１１２と、電源１１４とを有する。本例の抑制ＭＯＳトランジスタ１１２は、ソース端子Ｓが高電位線１０１に接続され、ドレイン端子が出力線１０２に接続されたＰチャネルＭＯＳトランジスタである。電源１１４は、抑制ＭＯＳトランジスタ１１２のソース・ゲート間電圧を一定値に維持する。これにより、高電位線１０１から出力線１０２に流れる電流を、電源１１４の電圧に応じた一定電流に制御できる。電源１１４は、回路チップ２００の外部に設けられていてもよい。電源１１４は、省略してもよい。この場合、抑制ＭＯＳトランジスタ１１２のソース端子Ｓとゲート端子Ｇとを接続してよい。

また、電流抑制部１１０は、高電位線１０１と出力線１０２との間に設けられた抵抗であってもよい。このような構成によっても、高電位線１０１から出力線１０２に流れる電流を抑制できる。なお、ＭＯＳトランジスタ等は、抵抗素子よりも半導体基板上の面積が小さいので、電流抑制部１１０が図３に示した構成を有することで回路規模を低減できる。また、電流抑制部１１０が図３に示した構成を有することで高電位線１０１から出力線１０２に流れる電流を精度よく制御できる。電流抑制部１１０は、図３に示した電流源の構成と、当該抵抗とを有していてもよい。

図４は、図３に示した論理回路１００の動作例を示す図である。図４では、第１の入力信号ＩＮ１の論理値がＨ論理である。また、電源電圧ＶＤＤを１４Ｖ、基準電位を０Ｖとする。

この場合、スイッチ部１３０の第１ＭＯＳトランジスタ１３１はオン状態となり、出力線１０２の電位は０Ｖとなる。また、クランプ部１２０の複数のクランプＭＯＳトランジスタ１２２はオフ状態となる。高電位線１０１からスイッチ部１３０には、電流抑制部１１０により制限された電流が流れる。

図５は、図３に示した論理回路１００の動作例を示す図である。図５では、第１の入力信号ＩＮ１の論理値がＬ論理である。この場合、スイッチ部１３０の第１ＭＯＳトランジスタ１３１はオフ状態となり、出力線１０２には、電源電圧ＶＤＤに応じた電圧が印加される。ただし、出力線１０２の電圧は、クランプ部１２０により所定のクランプ電圧（本例では５Ｖ）にクランプされる。

高電位線１０１からクランプ部１２０には、電流抑制部１１０により制限された電流が流れる。クランプＭＯＳトランジスタ１２２はダイオード接続しているので、それぞれのクランプＭＯＳトランジスタ１２２のソースドレイン間電圧は、クランプＭＯＳトランジスタ１２２の閾値電圧Ｖｔｈに、オーバードライブ電圧Ｖｏｖを加算した電圧となる。オーバードライブ電圧Ｖｏｖは、ゲートソース間電圧Ｖｇｓから、閾値電圧Ｖｔｈを減算した電圧である。

例えば閾値電圧Ｖｔｈが１Ｖ、オーバードライブ電圧Ｖｏｖが１．５Ｖの場合、２つのクランプＭＯＳトランジスタ１２２を直列に接続することで、５Ｖのクランプ電圧が得られる。このように、クランプ部１２０を設けることで、電源電圧ＶＤＤの大きさによらず、出力信号ＯＵＴの電圧を所定電圧に制御できる。

なお、抑制ＭＯＳトランジスタ１１２は、クランプＭＯＳトランジスタ１２２よりも耐圧が高いことが好ましい。クランプ部１２０におけるクランプ電圧が、電源電圧ＶＤＤの半分より小さい場合、抑制ＭＯＳトランジスタ１１２のソースドレイン間には、クランプＭＯＳトランジスタ１２２のソースドレイン間よりも大きな電圧が印加される。このため、抑制ＭＯＳトランジスタのソースドレイン間の耐圧は、クランプＭＯＳトランジスタ１２２のソースドレイン間の耐圧よりも高いことが好ましい。当該耐圧とは、ゲートがオフ状態の場合に、ソースドレイン間が導通してしまうソースドレイン間電圧を指す。ＭＯＳトランジスタの耐圧は、ソース領域およびドレイン領域間の距離、または、各領域の不純物濃度等で調整できる。

図６は、スイッチ部１３０の他の例を示す図である。本例のスイッチ部１３０は、ＮＡＮＤ回路である。スイッチ部１３０以外の構成は、図３に示した構成と同一である。本例のスイッチ部１３０は、第２ＭＯＳトランジスタ１３２および第３ＭＯＳトランジスタ１３３を有する。

第２ＭＯＳトランジスタ１３２は、出力線１０２と、基準電位線１０３との間に配置され、第２の入力信号ＩＮ２がゲート端子Ｇに印加される。第３ＭＯＳトランジスタ１３３は、第２ＭＯＳトランジスタ１３２と、基準電位線１０３との間に配置され、第２ＭＯＳトランジスタ１３２と直列に接続され、第３の入力信号ＩＮ３がゲート端子Ｇに印加される。本例の第２ＭＯＳトランジスタ１３２および第３ＭＯＳトランジスタ１３３は、ＮチャネルＭＯＳトランジスタである。本例では、第２ＭＯＳトランジスタ１３２のドレイン端子Ｄは出力線１０２に接続される。第２ＭＯＳトランジスタ１３２のソース端子Ｓは、第３ＭＯＳトランジスタ１３３のドレイン端子Ｄに接続される。第３ＭＯＳトランジスタ１３３のソース端子Ｓは基準電位線１０３に接続される。

本例では、第２ＭＯＳトランジスタ１３２および第３ＭＯＳトランジスタ１３３の両方がオン状態の場合、出力線１０２の電位は基準電位となる。また、第２ＭＯＳトランジスタ１３２および第３ＭＯＳトランジスタ１３３の少なくとも一方がオフ状態の場合、スイッチ部１３０は高電位線１０１を選択する。クランプ部１２０は、第２ＭＯＳトランジスタ１３２および第３ＭＯＳトランジスタ１３３の少なくとも一方がオフ状態の場合の、出力線１０２における電圧をクランプする。

図７は、スイッチ部１３０の他の例を示す図である。本例のスイッチ部１３０は、ＮＯＲ回路である。スイッチ部１３０以外の構成は、図３に示した構成と同一である。本例のスイッチ部１３０は、第４ＭＯＳトランジスタ１３４および第５ＭＯＳトランジスタ１３５を有する。

第４ＭＯＳトランジスタ１３４は、出力線１０２と、基準電位線１０３との間に配置され、第４の入力信号ＩＮ４がゲート端子Ｇに印加される。第５ＭＯＳトランジスタ１３５は、出力線１０２と、基準電位線１０３との間に配置され、第５の入力信号ＩＮ５がゲート端子Ｇに印加される。第４ＭＯＳトランジスタ１３４および第５ＭＯＳトランジスタ１３５は、出力線１０２と基準電位線１０３との間において、互いに並列に配置されている。本例の第４ＭＯＳトランジスタ１３４および第５ＭＯＳトランジスタ１３５は、ＮチャネルＭＯＳトランジスタである。本例では、第４ＭＯＳトランジスタ１３４および第５ＭＯＳトランジスタ１３５のドレイン端子Ｄは出力線１０２に接続される。第４ＭＯＳトランジスタ１３４および第５ＭＯＳトランジスタ１３５のソース端子Ｓは基準電位線１０３に接続される。

本例では、第４ＭＯＳトランジスタ１３４および第５ＭＯＳトランジスタ１３５の少なくとも一方がオン状態の場合、出力線１０２の電位は基準電位となる。また、第４ＭＯＳトランジスタ１３４および第５ＭＯＳトランジスタ１３５の両方がオフ状態の場合、出力線１０２の電位は電源電圧ＶＤＤに応じた電位となる。クランプ部１２０は、第４ＭＯＳトランジスタ１３４および第５ＭＯＳトランジスタ１３５の両方がオフ状態の場合の、出力線１０２における電圧をクランプする。なお、論理回路１００は、図３に示したインバータ回路、図６に示したＮＡＮＤ回路、および、図７に示したＮＯＲ回路を、適宜組み合わせた回路であってよい。

図８は、クランプ部１２０の他の構成例を示す図である。本例のクランプ部１２０は、ツェナーダイオード１２４と、順方向ダイオード１２５とを含む。ツェナーダイオード１２４は、カソードが出力線１０２側に配置されている。順方向ダイオード１２５は、カソードが基準電位線１０３側に配置されている。本例では、ツェナーダイオード１２４のカソードが出力線１０２に接続され、アノードが順方向ダイオード１２５のアノードに接続されている。順方向ダイオード１２５のカソードは、基準電位線１０３に接続されている。クランプ部１２０は、複数のツェナーダイオード１２４を備えてよい。クランプ部１２０は、複数の順方向ダイオード１２５を備えてよい。

ツェナーダイオード１２４による、出力線１０２と基準電位線１０３の間の電圧降下は、順方向ダイオード１２５による、当該電圧降下よりも大きくてよい。本例によれば、ツェナーダイオード１２４による電圧降下を用いてクランプ電圧を粗く調整し、順方向ダイオード１２５による電圧降下を用いてクランプ電圧を精密に調整できる。

図９は、クランプ部１２０の他の構成例を示す図である。本例のクランプ部１２０は、出力線１０２と基準電位線１０３との間に配置された抵抗１２６を有する。本例では、電流抑制部１１０は、図３に示したような電流源である。出力信号ＯＵＴがＨ論理の場合、クランプ部１２０には、電流抑制部１１０により規定された電流が流れる。このため、出力線１０２の電位は、当該電流と、抵抗１２６の抵抗値により定まる。このような構成によっても、出力線１０２の電位をクランプできる。抵抗１２６の抵抗値は、抑制ＭＯＳトランジスタ１１２のオン抵抗の１０倍以上であってよく、１００倍以上であってよく、１０００倍以上であってもよい。

クランプ部１２０は、ツェナーダイオード１２４、順方向ダイオード１２５および抵抗１２６を組み合わせた構成を有してよい。クランプ部１２０は、ツェナーダイオード１２４と抵抗１２６を有してよく、複数の順方向ダイオード１２５と抵抗１２６を有してよく、ツェナーダイオード１２４、順方向ダイオード１２５および抵抗１２６を有してもよい。

図１０は、論理回路１００の他の構成例を示す図である。本例の論理回路１００は、出力線１０２を複数備える。図１０に示す論理回路１００は、出力線１０２−１と、出力線１０２−２とを備える。本例においては、クランプ部１２０が、それぞれの出力線１０２に対して設けられている。図１０に示す論理回路１００は、出力線１０２−１と基準電位線１０３との間にクランプ部１２０−１が設けられ、出力線１０２−２と基準電位線１０３との間にクランプ部１２０−２が設けられている。

それぞれの出力線１０２と、基準電位線１０３との間には、スイッチ部１３０が設けられてよい。図１０に示す論理回路１００は、出力線１０２−１と基準電位線１０３との間にスイッチ部１３０−１が設けられ、出力線１０２−２と基準電位線１０３との間にスイッチ部１３０−２が設けられている。

それぞれの出力線１０２と、高電位線１０１との間には、電流抑制部１１０が設けられてよい。図１０に示す論理回路１００は、出力線１０２−１と高電位線１０１との間に電流抑制部１１０−１が設けられ、出力線１０２−２と基準電位線１０３との間に電流抑制部１１０−２が設けられている。

それぞれのクランプ部１２０、スイッチ部１３０および電流抑制部１１０は、図１から図９において説明したいずれかの構成を有してよい。本例の論理回路１００は、図７に示したＮＯＲ回路を２つ備える。ＸＯＲ回路は、高電位線１０１と基準電位線１０３との間において、並列に設けられている。本例の論理回路１００は、セット信号Ｓｅｔおよびリセット信号Ｒｓｔに応じて、出力信号Ｑおよび出力信号／Ｑを出力するセットリセットフリップフロップ回路である。

本例のスイッチ部１３０−１の第５ＭＯＳトランジスタ１３５のゲート端子Ｇには、セット信号Ｓｅｔが入力され、スイッチ部１３０−２の第５ＭＯＳトランジスタ１３５のゲート端子Ｇには、リセット信号Ｒｓｔが入力される。

スイッチ部１３０−１の第４ＭＯＳトランジスタ１３４のゲート端子Ｇは、出力線１０２−２に接続されている。また、スイッチ部１３０−２の第４ＭＯＳトランジスタ１３４のゲート端子Ｇは、出力線１０２−１に接続されている。他の構造は、図７に示した論理回路１００と同様である。

本例では、セット信号ＳｅｔとしてＨ論理が入力された場合に、出力信号ＱがＬ論理に遷移し、出力信号／ＱがＨ論理に遷移する。この場合、クランプ部１２０−２が、出力信号／Ｑの電圧をクランプする。また、リセット信号ＲｓｔとしてＨ論理が入力された場合に、出力信号ＱがＨ論理に遷移し、出力信号／ＱがＬ論理に遷移する。この場合、クランプ部１２０−１が、出力信号Ｑの電圧をクランプする。本例によれば、それぞれの出力線１０２に対してクランプ部１２０を設けることで、それぞれのスイッチ部１３０を、電源電圧ＶＤＤを用いて駆動できる。

図１１は、回路チップ２００の構成例を示す図である。本例の回路チップ２００は、論理回路１００、出力トランジスタ２５０、引抜トランジスタ２４０、信号出力部２２０およびセンサ２３０を備える。出力トランジスタ２５０、引抜トランジスタ２４０、信号出力部２２０およびセンサ２３０は、アナログ回路２１０の一部である。

出力トランジスタ２５０は、負荷４００に電力を供給するか否かを切り替える。出力トランジスタ２５０は、例えばＩＧＢＴまたはパワーＭＯＳＦＥＴである。信号出力部２２０は、出力トランジスタ２５０を制御する。信号出力部２２０は、出力トランジスタ２５０のゲート端子にアナログ信号を入力する増幅器であってよい。

引抜トランジスタ２４０は、出力トランジスタ２５０のゲート端子を、接地電位に接続するか否かを切り替える。出力トランジスタ２５０のゲート端子を接地電位に接続することで、ゲート端子から電荷を引き抜いて、出力トランジスタ２５０を強制的にオフ状態にできる。

センサ２３０は、負荷４００または回路チップ２００の状態を監視する。例えばセンサ２３０は、負荷４００等における過電流または過熱等の異常発生を監視する。センサ２３０は、負荷４００等に異常が発生した場合に、その旨を論理回路１００に通知する。論理回路１００は、センサ２３０において異常発生を検知した場合に、引抜トランジスタ２４０をオン状態に制御して、出力トランジスタ２５０をオフ状態にする。

論理回路１００は、図１から図１０において説明したいずれかの態様を含んでよい。一例として論理回路１００は、図１０に示したＳＲフリップフロップである。論理回路１００は、例えばセット信号ＳｅｔがＨ論理になった場合（つまり異常検知した場合）に、リセット信号ＲｓｔとしてＨ論理が入力されるまで、引抜トランジスタ２４０をオン状態に維持する。

本例の論理回路１００は、出力線１０２毎にクランプ部１２０を設けている。このため、出力線１０２の数が多いと、クランプ部１２０の個数も多くなってしまう。論理回路１００は、出力線１０２の数が、５本以下であってよく、２本以下であってもよい。これにより、電源電圧ＶＤＤから動作電圧を生成する電源回路を設けるよりも、クランプ部１２０を設けたほうが、回路チップ２００を小型化しやすくなる。

引抜トランジスタ２４０のゲート酸化膜の耐圧は、電源電圧ＶＤＤよりも低くてよい。本例によれば、論理回路１００の出力電圧を、電源電圧ＶＤＤよりも低くできるので、耐圧の小さい引抜トランジスタ２４０を用いることができる。

図１等に示したように、アナログ回路２１０と同一チップに設けられた論理回路は、出力線１０２の数が少ない場合が多い。このため、論理回路１００の効果がより顕著になる。特に、アナログ回路２１０が回路面積の大部分を占めており、付随的に論理回路１００が配置されている場合、出力線１０２の数が少ない場合が多い。より具体的な例としては、図１１に示したように、アナログ回路２１０に含まれるトランジスタ等のスイッチング素子を制御する回路として、図１から図１０において説明した論理回路１００を用いることで、回路規模を低減しやすくなる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１００・・・論理回路、１０１・・・高電位線、１０２・・・出力線、１０３・・・基準電位線、１１０・・・電流抑制部、１１２・・・抑制ＭＯＳトランジスタ、１１４・・・電源、１２０・・・クランプ部、１２２・・・クランプＭＯＳトランジスタ、１２４・・・ツェナーダイオード、１２５・・・順方向ダイオード、１２６・・・抵抗、１３０・・・スイッチ部、１３１・・・第１ＭＯＳトランジスタ、１３２・・・第２ＭＯＳトランジスタ、１３３・・・第３ＭＯＳトランジスタ、１３４・・・第４ＭＯＳトランジスタ、１３５・・・第５ＭＯＳトランジスタ、２００・・・回路チップ、２１０・・・アナログ回路、２２０・・・信号出力部、２３０・・・センサ、２４０・・・引抜トランジスタ、２５０・・・出力トランジスタ、３００・・・電源、４００・・・負荷

Claims (17)

1. 入力信号に応じてオン状態およびオフ状態が切り替わる１つ以上のスイッチング素子を有し、前記スイッチング素子の動作状態に応じた論理値を有する出力信号を生成するスイッチ部と、
   前記出力信号の論理値がＨ論理の場合の、前記出力信号の電圧をクランプするクランプ部と
   を備える論理回路。
2. 前記論理回路は、前記出力信号を出力する出力線と、予め定められた基準電位が印加される基準電位線とを更に備え、
   前記スイッチ部は、前記出力線と前記基準電位線との間に配置され、
   前記クランプ部は、前記出力線と前記基準電位線との間において、前記スイッチ部と並列に配置されている
   請求項１に記載の論理回路。
3. 前記出力信号の論理値がＨ論理の場合に、前記クランプ部に流れる電流を抑制する電流抑制部を更に備える
   請求項２に記載の論理回路。
4. 前記論理回路は、前記基準電位よりも高電位が印加される高電位線を更に備え、
   前記電流抑制部は、前記高電位線と前記クランプ部との間に配置されている
   請求項３に記載の論理回路。
5. 前記電流抑制部は電流源である
   請求項３または４に記載の論理回路。
6. 前記クランプ部は、前記出力線と前記基準電位線との間に配置され、ダイオード接続されたＭＯＳトランジスタを有する
   請求項４に記載の論理回路。
7. 前記電流抑制部は、前記高電位線と前記クランプ部との間に配置されたＭＯＳトランジスタを有する
   請求項６に記載の論理回路。
8. 前記電流抑制部の前記ＭＯＳトランジスタは、前記クランプ部の前記ＭＯＳトランジスタよりも耐圧が高い
   請求項６に記載の論理回路。
9. 前記出力信号の電圧は、前記基準電位を基準とし、
   前記クランプ部は、前記出力信号の論理値がＨ論理の場合の前記出力信号の電圧を、前記基準電位と前記高電位線の電位との間の電圧より低い電圧にクランプする
   請求項４、６、７および８のいずれか一項に記載の論理回路。
10. 前記クランプ部は、前記出力信号の論理値がＨ論理の場合の前記出力信号の電圧を、該出力信号の電位と前記高電位線の電位との間の電圧より低い電圧にクランプする
    請求項９に記載の論理回路。
11. 前記スイッチ部は、前記出力線と、前記基準電位線との間に配置され、第１の入力信号がゲート端子に印加される第１ＭＯＳトランジスタを有し、
    前記クランプ部は、前記第１ＭＯＳトランジスタがオフ状態の場合の、前記出力線における電圧をクランプする
    請求項２から１０のいずれか一項に記載の論理回路。
12. 前記スイッチ部は、
    前記出力線と、前記基準電位線との間に配置され、第２の入力信号がゲート端子に印加される第２ＭＯＳトランジスタと、
    前記第２ＭＯＳトランジスタと、前記基準電位線との間に配置され、前記第２ＭＯＳトランジスタと直列に接続され、第３の入力信号がゲート端子に印加される第３ＭＯＳトランジスタと
    を有し、
    前記クランプ部は、前記第２ＭＯＳトランジスタおよび前記第３ＭＯＳトランジスタの少なくとも一方がオフ状態の場合の、前記出力線における電圧をクランプする
    請求項２から１０のいずれか一項に記載の論理回路。
13. 前記スイッチ部は、
    前記出力線と、前記基準電位線との間に配置され、第４の入力信号がゲート端子に印加される第４ＭＯＳトランジスタと、
    前記出力線と、前記基準電位線との間に配置され、前記第４ＭＯＳトランジスタと並列に接続され、第５の入力信号がゲート線に印加される第５ＭＯＳトランジスタと
    を有し、
    前記クランプ部は、前記第４ＭＯＳトランジスタおよび前記第５ＭＯＳトランジスタの両方がオフ状態の場合の、前記出力線における電圧をクランプする
    請求項２から１０のいずれか一項に記載の論理回路。
14. 前記クランプ部は、カソードが前記出力線側に配置されたツェナーダイオードと、カソードが前記基準電位線側に配置された順方向ダイオードとを有する
    請求項２から１３のいずれか一項に記載の論理回路。
15. 前記出力線を複数備え、
    前記クランプ部が、それぞれの前記出力線に設けられている
    請求項２から１４のいずれか一項に記載の論理回路。
16. 請求項１から１５のいずれか一項に記載の論理回路と、
    アナログ回路と
    を備える回路チップ。
17. 前記論理回路は、前記アナログ回路のトランジスタを制御する
    請求項１６に記載の回路チップ。

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