JPH10144870A - 集積回路を組立てる方法、集積回路、および集積回路のための高電圧許容インタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 種々の動作電圧環境での使用に適用できる集
積回路を製造する方法を提供する。 【解決手段】 第１の電源電圧と互換性のある集積回路
コアが与えられる（７０５）。第１、第２、および第３
のインタフェースが与えられ（７１０、７１５、７２
０）、これらが選択的にコアに結合されて（７２５）集
積回路の所望の特性が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、集積回路分野に関し、より
特定的には、混合電圧環境における集積回路のインタフ
ェースの改良に関する。

【０００２】集積回路ビジネスおよび半導体産業は、継
続的に、コストを削減し、パワーを減じ、そして性能を
改良するよう努力している。集積回路製品は、マイクロ
プロセッサ、メモリ、プログラマブル論理、プログラマ
ブルコントローラ、特定用途向け集積回路、および他の
多くのタイプの集積回路を含む。価格の削減は、ダイの
サイズを減じかつ歩留りを増加させるスケーリングされ
たプロセスに製品を移すことによって強力に推し進めら
れている。パワーの削減は、回路設計技術、パワー管理
図式、および寄生スケーリングなどの要因によって達成
されてきた。性能の向上は、設計技術、プロセスの向
上、および寄生スケーリングなどの要因によってもたら
されてきた。

【０００３】プロセス技術は改良されてきている。継続
的なスケーリングおよび装置の幾何学的配置の縮小によ
って、装置のサイズおよび寸法に合わせて動作電圧をス
ケーリングすることが必要になってきた。動作電圧は５
ボルトから３．３ボルトまでスケーリングダウンされ
た。このために混合電圧モード装置が必要となった。す
なわち、集積回路はさまざまな動作電圧とインタフェー
スすることが必要になる。そして、さらなる縮小が将来
的には期待されている。この産業においては、３．３ボ
ルトおよび５ボルトのいずれの集積回路および装置も利
用する製品および印刷回路板（ＰＣＢｓ）が提供されて
いる。標準的な電源が１電圧レベルからより低い電圧レ
ベルに切換わるにはかなりの移行期間があるものと予測
される。

【０００４】プロセススケーリングは、ダイコストを削
減する主要な方法である。このコストは、ダイのサイズ
をより小さくすることに関連し、より高い歩留りを得る
ことによって達成される。現在、スケーリングが発展
し、装置の寸法による電圧の差を削減することが必要に
なってくるような装置の寸法へと向かうにつれて、電源
電圧は減じられてきている。

【０００５】すべての製造業者が同時により低い電源に
切換えたわけではない。したがって動作電圧のスケーリ
ングによって、多数電圧モードの産業が生まれてきた。
集積回路を扱う企業は、この産業が単一のより低い電源
電圧へと移行するまでのこの中間段階の間の必要性に応
えることができる製品を提供せねばならない。この産業
が成功裏により低い電源電圧へと移行するまでには、か
なりの時間が必要だと考えられる。

【０００６】理解されるように、集積回路を組立て、か
つ動作させる改良技術はこうした要求に応える必要があ
る。これらの集積回路は、標準の電源または新しいより
低い電源のいずれにおいても動作するよう設計されてい
る装置と相互作用せねばならない。また、５ボルトでし
か使えない装置を設計し続けている顧客のために、集積
回路はコスト削減の途を提供せねばならない。製造者に
対しては、集積回路は、マーケットを選び、最低コスト
およびマーケットへの最短時間を支持するような柔軟性
を与えねばならない。

【０００７】

【発明の概要】この発明は、混合電圧モード環境に適合
可能な集積回路を組立てる技術である。同一の集積回路
が、選択される特定のオプションに依存して、異なった
動作モードにおいて使用され得る。

【０００８】たとえば、第１のオプションにおいては、
集積回路は単一の電源電圧と互換性があるであろう。第
２のオプションにおいては、集積回路は混合電圧環境と
互換性があるであろう。集積回路は電源電圧と接続され
るであろう。集積回路はこの電源電圧と互換可能な出力
を発生するであろう。この集積回路はこの電源電圧より
も高い電圧レベルの入力を許容しかつそれとインタフェ
ースするであろう。第３のオプションにおいては、集積
回路は外部電源電圧と互換可能であり、この外部電源電
圧における入力および出力とインタフェースするであろ
う。しかしながら、集積回路は、内部電源電圧と互換可
能な技術を使用して製造されるであろうし、この場合内
部電源電圧は外部電源電圧よりも低いであろう。他にも
多くの変形があり、これらは単にさまざまなオプション
のうちのいくつかの例にすぎない。

【０００９】集積回路のさまざまなオプションは同一の
集積回路上に形成される。集積回路の組立の間、所望の
オプションが選択される。これはたとえば、適切な金属
のマスクを選択することによって達成されるであろう。
他の技術は、そのいくつかを挙げると、プログラマブル
リンクの使用、プログラマブルヒューズの使用、プログ
ラマブルセルの使用およびそれ以外の多くを含む。この
発明の技術によって集積回路のコストが減じられる。こ
れと同一の設計は、混合電圧条件の各々に対して特定の
集積回路を開発しかつ設計する必要なしに、さまざまな
目的のために、さまざまな電圧環境において使用できる
であろう。

【００１０】より特定的には、集積回路を組立てるため
のこの発明の技術は、以下のステップを含む。第１の電
源電圧と互換可能である集積回路のコアが提供される。
第１の電源電圧と互換可能な外部回路からの入力信号を
扱い、第１の電源電圧と互換可能な外部回路のために出
力信号を発生するよう設計された第１のインタフェース
が、集積回路に提供される。第２の電源電圧と互換可能
である外部回路からの入力信号を扱い、第１の電源電圧
と互換可能である外部回路に対しての出力信号を発生す
るよう設計された第２のインタフェースが集積回路に提
供される。第２の電源電圧と互換可能である外部回路か
らの入力信号を扱い、第２の電源電圧と互換可能である
外部回路に対しての出力信号を発生するよう設計された
第３のインタフェースが集積回路に与えられる。第１の
インタフェース、第２のインタフェース、または第３の
インタフェースは選択的にコアと結合され、集積回路の
所望の特徴を得る。

【００１１】さらに、この発明は、混合電圧モード環境
において集積回路にインタフェースする技術である。特
に、この発明の入力／出力ドライバまたはバッファは、
入力／出力ドライバに対する電源電圧よりも高いパッド
における電圧と直接にインタフェースするであろう。こ
れは、「過電圧条件」と呼ばれるであろう。たとえば、
もし電源電圧が３．３ボルトであったならば、入力／出
力ドライバのパッドにおいて５ボルトの信号が与えられ
るであろう。この発明の入力／出力ドライバは、入力と
して使用されるとき、この電圧レベルを許容し、かつ漏
れ電流経路を防ぐ。この発明はまた、別個のノイズの多
い電源およびノイズの少ない電源がある場合の図式にお
いても使用されるであろう。たとえば、ノイズの多い電
源およびノイズの少ない電源があるかもしれない。Ｉ／
Ｏドライバはノイズの多い電源と結合され、コアはノイ
ズの少ない電源と結合されてもよい。これによって、Ｉ
／Ｏドライバにおいて内部回路との結合からノイズをあ
る程度切り離す。実施例においては、ウェルバイアス発
生器およびレベル補正器が出力ドライバ回路に含まれ、
漏れ電流経路を防いでいる。これによって集積回路の性
能、信頼性、および寿命が向上する。

【００１２】より特定的には、この発明は、第１の電源
電圧とＩ／Ｏパッドとの間に結合される第１のプルアッ
プ装置を含む、集積回路のための高電圧許容インタフェ
ース回路である。第２のプルアップ装置は第２の電源電
圧と第１のプルアップ装置の第１の制御電極との間に結
合される。そして第３のプルアップ装置は、第２の電源
電圧と第２のプルアップ装置の第２の制御電極との間に
結合される。第３のプルアップ装置の第３の制御電極は
第１の制御電極に結合され、第２のプルアップ装置のボ
ディ電極は第３のプルアップ装置のボディ電極に結合さ
れる。

【００１３】この発明は、混合電圧モード環境において
集積回路とインタフェースする技術である。特に、集積
回路は、内部電源電圧と互換可能な技術を用いて組立て
られる。外的には、集積回路は内部電源電圧よりも高い
外部電源電圧とインタフェースするであろう。集積回路
へのおよび集積回路からの入力および出力信号は外部電
源レベルと互換可能であろう。

【００１４】この発明の集積回路は外部電源電圧のレベ
ルの電圧を内部電源電圧のレベルへと変換するための変
換回路を含むであろう。一実施例においては、変換回路
は負のフィードバックを使用し、自己調整する。この内
部電源電圧は、集積回路上の内部装置にパワーを与える
ため使用されるであろう。集積回路は、出力信号を外部
電源電圧と互換可能になるよう変換するための変換回路
を含むであろう。また、集積回路は、外部電源電圧と互
換可能な入力電圧を受けることができるであろう。集積
回路は、あたかもそれが外部電源電圧と互換可能な技術
を用いて製造されたかのように、ユーザおよび他の集積
回路に見えるであろう。この発明は、プロセス技術の後
方互換性を提供する有益な技術である。

【００１５】この発明は、別個のノイズの多いおよびノ
イズの少ない電源を有する集積回路において使用され得
る。たとえば、Ｉ／Ｏドライバはノイズの多い電源に結
合され、一方変換回路はノイズの少ない電源に結合され
てもよい。これによってＩ／Ｏドライバからのノイズが
集積回路のコアへと結合することが防ぐことを助ける。

【００１６】変換回路のレイアウトは密度が高く、ま
た、電流のフローおよび熱分布が集積回路のまわりに均
等に広がっている。これによって局所的な「ホットスポ
ット」区域の形成を防ぐことを助ける。

【００１７】より特定的には、この発明の集積回路は、
第１の電源電圧と結合された出力ドライバと、第２の電
源電圧と結合されたレベルシフタ回路と、第２の電源電
圧と結合された電圧ダウンコンバータ回路とを含む。電
圧ダウンコンバータは第２の電源電圧よりも低い電圧レ
ベルを有する第１の電源電圧を発生する。集積回路のコ
ア内の回路は第１の電源電圧と結合される。

【００１８】さらに、この発明は、混合電圧モード環境
において集積回路にインタフェースする技術である。特
に、集積回路は、内部電源電圧レベルと互換可能な技術
を用いて組立てられる。外的には、集積回路は内部電源
電圧レベルよりも高い外部電源電圧レベルとインタフェ
ースするであろう。集積回路へのおよび集積回路からの
入力および出力は内部電源レベルと互換可能であろう。

【００１９】この発明の集積回路は、外部電源電圧レベ
ルの電圧を内部電源電圧レベルに変換するためのオンチ
ップ変換回路を含むかまたは、この内部電源電圧レベル
は外的に供給されるであろう。この内部電源電圧は集積
回路上の内部装置にパワーを与えるために使用されるで
あろう。また集積回路は、出力信号を外部電源電圧と互
換可能になるよう変換するための変換回路を含むであろ
う。この回路は、レベルシフタまたは電圧シフタを含ん
でもよい。また、集積回路は外部電源電圧と互換可能な
入力電圧を受けるであろう。この発明は、低電圧プロセ
ス技術の後方互換性を提供するための有益な技術であ
る。

【００２０】この発明は、また、別個のノイズの多いお
よびノイズの少ない電圧図式において使用されてもよ
い。たとえば、Ｉ／Ｏドライバはノイズの多い電源に結
合され、一方オンチップ変換回路はノイズの少ない電源
に結合されてもよい。これによってＩ／Ｏドライバにお
けるノイズの他のオンチップ回路への結合からのいくら
かの切離しが提供されるであろう。

【００２１】特に、一実施例においては、この発明の集
積回路は複数のプログラマブル素子を含む。これらのプ
ログラマブル素子は論理機能を実施するようプログラム
可能に構成可能であり、第１の電源電圧と基準電圧との
間の第１の電圧範囲と互換可能な論理信号を生成する。
集積回路は、さらに、集積回路上に形成される電圧シフ
タを含む。電圧シフタは複数のプログラマブル素子から
の論理信号を、第２の電源電圧と基準電圧との間の第２
の電圧範囲と互換可能な論理信号に変換するよう結合さ
れる。第２の電源電圧は第１の電源電圧よりも高い。

【００２２】この発明の他の目的、特徴、および利点は
以下の詳細な説明および添付した図面を参照するとより
明らかになるであろう。図面および説明においては、同
様の参照番号は全図表を通じて類似の特徴を示す。

【００２３】

【好ましい実施例の説明】図１は、この発明を具現化す
るディジタルシステムのブロック図を示す。このシステ
ムは、単一の基板上、多数の基板上、または多数の筺体
内に備えられ得る。図１はシステム１０１を示すが、こ
こでプログラマブルロジックデバイス１２１が利用され
得る。（時にＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＰＬＤ、ＥＰ
ＬＤ、ＥＥＰＬＤ、ＬＣＡ、またはＦＰＧＡと称され
る）プログラマブルロジックデバイスは、カスタム集積
回路の柔軟性を有しながら固定集積回路の利点を提供す
る、周知の集積回路である。このようなデバイスは、ユ
ーザが、標準の在庫の論理素子を、ユーザの特定の必要
を満たすよう電気的にプログラムすることを可能にす
る。たとえば、米国特許番号第４，６１７，４７９号を
参照されたい。これはすべての目的のためにここに引用
により援用される。このようなデバイスは現在、アルテ
ラ（Altera）のＭＡＸシリーズのＰＬＤおよびＦＬＥＸ
シリーズのＰＬＤに代表される。前者は、たとえば、米
国特許番号第５，２４１，２２４号および第４，８７
１，９３０号、ならびにアルテラデータブック（Altera
Data Book）の１９９６年６月号に記載されており、こ
れらはすべてここに引用により援用される。後者は、た
とえば、米国特許番号第５，２５８，６６８号、第５，
２６０，６１０号、第５，２６０，６１１号、および第
５，４３６，５７５号、ならびにアルテラデータブック
の１９９６年６月号に記載されており、これらすべてが
すべての目的のためにここに引用により援用される。ロ
ジックデバイスおよびその動作は、当業者には周知であ
る。

【００２４】図１の特定の実施例において、処理装置１
０１はメモリ１０５およびＩ／Ｏ１１１に結合され、プ
ログラマブルロジックデバイス（ＰＬＤ）１２１を組込
む。ＰＬＤ１２１は特に、接続１３１を介してメモリ１
０５に、および接続１３５を介してＩ／Ｏ１１１に結合
され得る。システムは、プログラムされたディジタルコ
ンピュータシステム、ディジタル信号処理システム、専
用ディジタルスイッチングネットワーク、または他の処
理システムであり得る。さらに、このようなシステム
は、単に例として挙げれば、遠隔通信システム、自動車
用システム、制御システム、消費者向け電子機器、パー
ソナルコンピュータ、その他等の多岐にわたるアプリケ
ーションのために設計され得る。

【００２５】処理装置１０１は、データを処理または記
憶のための適切なシステムコンポーネントに送り、メモ
リ１０５内に記憶されたプログラムを実行するかもしく
はＩ／Ｏ１１１を使用して入力を実行するか、または他
の同様の機能を行なう。処理装置１０１は、中央処理装
置（ＣＰＵ）、マイクロプロセッサ、浮遊点コプロセッ
サ、グラフィックスコプロセッサ、ハードウェアコント
ローラ、マイクロコントローラ、コントローラとして使
用するようプログラムされたプログラマブルロジックデ
バイス、または他の処理装置であり得る。さらに、多く
の実施例においては、ＣＰＵはしばしば必要がない。た
とえば、ＣＰＵの代わりに１または複数のＰＬＤ１２１
がシステムの論理動作を制御することが可能である。い
くつかの実施例においては、処理装置１０１はコンピュ
ータシステムでもあり得る。メモリ１０５は、ランダム
アクセスメモリ（ＲＡＭ）、読出専用メモリ（ＲＯ
Ｍ）、固定ディスク媒体もしくはフレキシブルディスク
媒体、ＰＣカードフラッシュディスクメモリ、テープ、
または他のいずれの記憶検索手段でもよく、それらの記
憶検索手段を何らかの形で組合せたものであってもよ
い。ＰＬＤ１２１は図１のシステム内で多くの異なる役
割を果たし得る。ＰＬＤ１２１は処理装置１０１の論理
的ビルディングブロックとしてその内部動作および外部
動作を支持し得る。ＰＬＤ１２１は、システム動作内で
その特定の役割を続行するのに必要な論理機能を実現す
るようプログラムされる。

【００２６】図２は、図１のＰＬＤ１２１の全体的な内
部アーキテクチャおよび構造を示した、簡略化されたブ
ロック図である。ＰＬＤのアーキテクチャ、構造、およ
び回路設計の多くの詳細はこの発明の理解には不要であ
り、そのような詳細は図２には示されていない。

【００２７】図２は、３６個の論理アレイブロック（Ｌ
ＡＢ）２００の６×６の２次元アレイを示す。ＬＡＢ２
００は論理機能を実行するよう構成またはプログラムさ
れた、物理的にグループ分けされた論理的資源の組であ
る。ＬＡＢの内部アーキテクチャは、図３に関連して以
下により詳細に記載される。ＰＬＤは任意の数のＬＡＢ
を含み得る。その数は図２のＰＬＤ１２１に示される数
より多くても少なくてもよい。通常、将来、技術が進歩
し改良されれば、より多数の論理アレイブロックを有す
るプログラマブルロジックデバイスが間違いなく作られ
るであろう。さらに、ＬＡＢ２００は正方形のマトリッ
クスで構成される必要はない。たとえば、アレイはＬＡ
Ｂの５×７または２０×７０のマトリックスとして構成
されてもよい。

【００２８】ＬＡＢ２００は入力および出力（図示せ
ず）を有し、これらは、大域的水平相互接続（ＧＨ）２
１０および大域的垂直相互接続（ＧＶ）２２０のアレイ
を含む大域的相互接続構造にプログラム可能に接続され
得るかまたはされないかのどちらかである。ＧＨ２１０
およびＧＶ２２０の各ラインは、図２では単一のライン
として示されているが、複数の信号導体を表わし得る。
ＬＡＢ２００の入力および出力は、隣接するＧＨ２１０
および隣接するＧＶ２２０にプログラム可能に接続が可
能である。ＧＨ２１０およびＧＶ２２０の相互接続を利
用して、多数のＬＡＢ２００が接続されかつ結合される
ことが可能であり、単一のＬＡＢ２００を使用して実現
され得るよりもより大きくかつより複雑な論理機能を実
現することが可能となる。

【００２９】一実施例において、ＧＨ２１０導体とＧＶ
２２０導体は、これらの導体の交点２２５で、プログラ
ム可能に接続され得るかまたは接続され得ない。さら
に、ＧＨ２１０導体およびＧＶ２２０導体は、他のＧＨ
２１０導体およびＧＶ２２０導体と多数の接続を設ける
ことが可能である。種々のＧＨ２１０導体およびＧＶ２
２０導体が互いにプログラム可能に接続されて、ＰＬＤ
１２１上のある位置におけるＬＡＢ２００からＰＬＤ１
２１上の別の位置における別のＬＡＢ２００への信号経
路が作られ得る。信号は複数の交点２２５を通過し得
る。さらに、１つのＬＡＢ２００からの出力信号が１ま
たは複数のＬＡＢ２００の入力に向かうことが可能であ
る。また、大域的相互接続を使用して、ＬＡＢ２００か
らの信号は同じＬＡＢ２００へとフィードバックされ得
る。この発明の特定の実施例においては、選択されたＧ
Ｈ２１０導体のみが、選択されたＧＶ２２０導体へとプ
ログラム可能に接続が可能である。さらに、またさらな
る実施例においては、ＧＨ２１０導体およびＧＶ２２０
導体は、信号を特定の方向に、すなわち入力または出力
に通過させるのに特定的に使用され得るが、両方向では
使用されない。

【００３０】図２内のＰＬＤアーキテクチャは、チップ
の周辺に、入出力ドライバ２３０をさらに示す。入出力
ドライバ２３０はＰＬＤを、外部のオフチップ回路にイ
ンタフェースするためのものである。図２は３２個の入
出力ドライバ２３０を示すが、ＰＬＤは、示された数よ
りも多いまたは少ない、いかなる数の入出力ドライバを
も含み得る。各入出力ドライバ２３０は、入力ドライ
バ、出力ドライバ、または両方向ドライバとして使用す
るために構成が可能である。

【００３１】図３は、図２のＬＡＢ２００の簡略化され
たブロック図を示す。ＬＡＢ２００は、時に「論理セ
ル」と称されるさまざまな数の論理素子（ＬＥ）３００
および、局所（または内部）相互接続構造３１０からな
る。図のＬＡＢ２００は８個のＬＥ３００を有するが、
ＬＡＢ２００は８よりも多いか少ないかのどのような数
のＬＥを含んでもよい。この発明のさらなる実施例にお
いては、ＬＡＢ２００は８個のＬＥの「バンク」を２つ
有し、合計で１６個のＬＥを有する。ここで各バンク
は、別個の入力、出力、制御信号およびキャリーチェー
ンを有する。

【００３２】ここにＬＥ３００の大まかな概観が示され
るが、これはこの発明の基本的な理解を提供するのに十
分である。ＬＥ３００はＰＬＤの最小の論理的ビルディ
ングブロックである。たとえばＧＨ２１０およびＧＶ２
２０からの、ＬＡＢの外部への信号は、局所相互接続構
造３１０を介してＬＥ３００にプログラム可能に接続さ
れるが、ＬＥ３００は図１から図３で示されたものとは
異なる、多くのアーキテクチャで実現され得る。一実施
例において、この発明のＬＥ３００は、関数発生器を組
込むが、この関数発生器は、４変数ブール演算等の、多
くの変数を含む論理関数を提供するよう構成が可能であ
る。ＬＥ３００はまた、組合せ関数に加えて、たとえば
Ｄフリップフロップを使用して、シーケンシャルな登録
された関数のための支持を提供する。

【００３３】ＬＥ３００は、組合せ出力および登録され
た出力を提供するが、これらはＬＡＢ２００の外部の、
ＧＨ２１０およびＧＶ２２０に接続が可能である。さら
に、ＬＥ３００からの出力は、局所相互接続構造３１０
内に、内部にフィードバックされ得る。すなわち、大域
的相互接続構造のＧＨ２１０およびＧＶ２２０を使用す
ることなく、局所相互接続構造３１０を介して、１つの
ＬＥ３００からの出力が他のＬＥ３００の入力へとプロ
グラム可能に接続され得るのである。局所相互接続構造
３１０は、ＬＥの短距離の相互接続を可能にし、限られ
た大域的資源であるＧＨ２１０およびＧＶ２２０を利用
することはない。局所相互接続構造３１０および局所フ
ィードバックを通じて、ＬＥ３００はプログラム可能に
接続が可能であり、したがって、単一のＬＥ３００を使
用して実現が可能であったよりも、より大きくより複雑
な論理機能を形成する。さらに、局所相互接続構造３１
０はサイズが減じられかつ長さも短いので、大域的相互
接続構造に比較して寄生も少ない。したがって、局所相
互接続構造３１０は通常、大域的相互接続構造を介して
よりも信号がより速く伝搬することを可能にする。

【００３４】図４から図６は、プログラマブルロジック
デバイスおよびフィールドプログラマブルゲートアレイ
を含む集積回路を、他の集積回路にインタフェースする
技術を図示する。プロセス技術が改善されたために、集
積回路は３．３ボルトもしくは２．５ボルト、またはそ
れよりも低い、低電圧電源を使用する。しかしながら、
そのようなプロセスで作製された集積回路は、それ以前
の世代の集積回路と互換可能でなくてはならない。たと
えば、３．３ボルトの集積回路は、５ボルトの集積回路
とともに１つのプリント回路基板上で使用される必要が
あり得る。３．３ボルトの集積回路は、動作のために適
正な電源電圧および入力電圧を有する必要がある。ま
た、３．３ボルトの集積回路は他の集積回路とインタフ
ェースするために適正な出力電圧を供給または発生しな
くてはならない。集積回路の適正なインタフェースは、
適正な機能動作のために必須である。さらに、適正なイ
ンタフェースは、装置へのストレスのかけ過ぎ等の望ま
しくない状態を防ぎ、起こり得る高電流状態またはラッ
チアップ状態、および他の同様の状態を回避する。これ
は、装置の寿命を延ばす。

【００３５】この発明の技術を使用して、プログラマブ
ルロジックデバイスおよびフィールドプログラマブルゲ
ートアレイ等の集積回路は、混合モード能力を有するよ
う製造され得る。このような集積回路は、同様の電圧レ
ベルおよび異なる電圧レベルで動作する種々の集積回路
とインタフェースするよう構成されることが可能であ
る。適切なプログラム可能なオプションを選択しかつプ
ログラムすることにより、集積回路は、同じ電源電圧、
より低い電源電圧、およびより高い電源電圧を使用する
集積回路とインタフェースすることが可能となる。

【００３６】好ましい実施例においては、プログラム可
能なオプションは、適切なマスクを選択しかつ使用する
ことにより処理中に選択された、金属のオプションによ
って実現される。たとえば、３．３ボルトテクノロジを
使用して製造された混合モードの集積回路は、３つのオ
プションを有し得る。

【００３７】（図４によって示される）第１のオプショ
ンにおいて、集積回路は３．３ボルトテクノロジと互換
が可能である。具体的には、他の集積回路からの入力信
号は３．３ボルトと互換できなくてはならない。電源は
３．３ボルトであり、出力信号は３．３ボルトの駆動能
力を提供する。

【００３８】より特定的には、図４に示されるように、
この集積回路のコア４０５およびインタフェース４１１
は３．３ボルト電源で動作する。さらに、インタフェー
ス４１１は、３．３ボルトの回路からの入力信号と互換
可能であり、３．３ボルトの回路とインタフェースする
ための出力信号を生成する。ＰＬＤまたはＦＰＧＡ等の
プログラム可能な集積回路では、コア４０５は、ＬＡ
Ｂ、ＬＥ、ＧＶとＧＨとを含むプログラム可能な相互接
続、および局所相互接続を含み得る。これに対し、イン
タフェース４１１は、専用入力バッファ、専用出力バッ
ファ、出力ドライバ、入出力バッファ、および関連する
回路を含む。

【００３９】（図５に示される）第２のオプションで
は、集積回路は５ボルトの入力信号を許容することが可
能である。電源は３．３ボルトであり、出力信号は３．
３ボルトの駆動能力を提供する。この場合、図５に示さ
れるように、コア４０５およびインタフェース４１１の
ための電源電圧は３．３ボルトである。インタフェース
４１１は５ボルトの集積回路からの電圧を許容する。イ
ンタフェース４１１は３．３ボルトの互換可能な出力を
生成する。

【００４０】（図６に示される）第３のオプションで
は、集積回路は５ボルトの入力信号を許容する。電源は
５ボルトであり、出力信号は５ボルトの互換可能な駆動
能力を提供する。例として、出力における論理ハイのた
めの電圧レベルはおよそ５ボルト−ＶＴＮまたはそれ以
上である。この場合においても、集積回路は３．３ボル
トテクノロジを使用して製造されることを理解された
い。図６に示されるように、電源は５ボルトである。こ
の電圧はオンチップ回路を使用して、３．３ボルトの低
電圧に変換される。この変換は、電圧ダウンコンバータ
（ＶＤＣ）６１０を使用して行なわれ得る。この低電圧
は、コア４０５およびインタフェース４１１内の回路に
与えられる。インタフェース４１１は５ボルトの入力信
号を許容することが可能である。さらに、インタフェー
ス４１１では、コアの３．３ボルトの信号が、レベルシ
フトプレドライバ等の回路によって、５ボルトの出力信
号に変換され得る。インタフェース内の変換を行なうた
めに使用される回路は、５ボルトの電源電圧に接続され
る。

【００４１】この発明の技術を使用する場合には、３つ
より多いかまたは少ないオプションがあり得る。集積回
路はたとえば、上述のモードのうちのいずれか２つを有
し得るが、さらに、上に記載したもの以外の付加的なオ
プションをも有し得る。例として、チップには低電力型
および高電力型があり得るが、これはプログラム可能な
オプションを通じて選択可能である。以上のオプション
のいくつかの特定の実現例が、以下にさらに詳細に記載
される。

【００４２】この発明において、これら３つのオプショ
ンを実現するための回路は集積回路上に配される。特定
的には、上述の３つのオプションの場合には、第１のオ
プション、第２のオプション、および第３のオプション
のために必要な回路はオンチップのものである。ここ
で、（プログラム可能なリンク、プログラム可能なセ
ル、金属マスクオプション等の）プログラム可能なオプ
ションによって適切な回路を適切に接続することによっ
て、あるモードまたは設計がその集積回路チップのため
に選択される。さらに、この技術を使用して、集積回路
上の回路は多数のオプション間で共有され、それにより
シリコン領域が節約される。たとえば、プログラマブル
ロジックデバイスにおいて、５ボルト許容のまたは３．
３ボルト専用の入出力（Ｉ／Ｏ）インタフェースは、プ
ログラマブルロジックコアに接続されるようプログラム
可能に選択され得る。このプログラマブルロジックコア
は、ＬＡＢおよびＬＥならびにプログラム可能な相互接
続を含む。

【００４３】マスクのプログラム可能なオプションに加
えて、この発明のプログラム可能なオプションの特徴を
実現するための多くの技術がある。これらは、レーザの
プログラム可能なオプション、ヒューズ、アンチヒュー
ズ、システム内プログラム可能（ＩＳＰ）オプション、
ＥＥＰＲＯＭ、フラッシュ、ＥＰＲＯＭ、およびＳＲＡ
Ｍ等の再プログラム可能なセル、ならびに他の多くを含
むが、これらに限定されるものではない。

【００４４】上に記載した電圧レベルは単に例示のため
のものである。この発明は、少なくとも２つの異なる電
圧レベルを含むいかなる混合の電圧レベル条件にも、容
易に適合され得る。たとえば、電圧レベルのうち１つが
３．３ボルトであり、別の電圧レベルが２．５ボルトで
あってもよい。

【００４５】さらに、（コア４０５等の）集積回路はＶ
ＣＣｉｎｔ電圧と互換可能である。集積回路には、別々
の外部供給ピンが存在し得る。たとえば、雑音が多い電
源ＶＣＣＮおよび雑音が少ない電源ＶＣＣＱがあり得
る。これらを以下にさらに説明する。

【００４６】たとえば、２．５ボルトテクノロジのコア
では、ＶＣＣＱが２．５ボルトでありＶＣＣＮが２．５
ボルトである場合には、集積回路のために第１のオプシ
ョンが選択されて、２．５ボルトの外部信号を許容す
る。ＶＣＣＱが２．５ボルトでありＶＣＣＮが２．５ボ
ルトである場合には、集積回路のために第２のオプショ
ンが選択されて、３．３ボルトの外部信号、または３．
３ボルトよりも高い信号を許容する。３．３ボルトまた
はそれ以上の外部信号への許容の程度は、使用されるプ
ロセス技術、デバイスおよびトランジスタのための酸化
物の厚さ、および他の多くの考慮事項を含む、数多くの
要因に依存し得る。ＶＣＣＱが３．３ボルトでありＶＣ
ＣＮが３．３ボルトまたはそれ以下である場合には、第
３のオプションが選択されて、その集積回路はＶＣＣＮ
までの外部信号を許容する。ＶＣＣＱが２．５ボルトで
ありＶＣＣＮが２．５ボルトよりも低い場合には、第１
または第２のオプションが選択され得る。第１のオプシ
ョンの集積回路はＶＣＣＮまでの外部信号を許容する。
第２のオプションの集積回路は、３．３ボルトまたはそ
れ以上の外部信号を、酸化物の厚さおよびその他等のプ
ロセス技術の考慮事項に依存して、許容する。

【００４７】同様に、３．３ボルトテクノロジのコアで
は、ＶＣＣＱが３．３ボルトでありＶＣＣＮが３．３ボ
ルトである場合には、第３のオプションが集積回路のた
めに選択されて、これが３．３ボルトの外部信号を許容
する。ＶＣＣＱが３．３ボルトでありＶＣＣＮが３．３
ボルトである場合には、第２のオプションが集積回路の
ため選択されて、これは５ボルトの外部信号を許容す
る。ＶＣＣＱが５ボルトでありＶＣＣＮが５ボルトまた
はそれ以下である場合には、第３のオプションが選択さ
れて、その集積回路はＶＣＣＮまでの外部信号を許容す
る。ＶＣＣＱが３．３ボルトでありＶＣＣＮが３．３ボ
ルトよりも低い場合には、第１または第２のオプション
が選択され得る。第１のオプションの集積回路は、ＶＣ
ＣＮまでの外部信号を許容する。第２のオプションの集
積回路は、３．３ボルトまたはそれ以上の外部信号を、
酸化物の厚さおよびその他等のプロセス技術の考慮事項
に依存して、許容する。

【００４８】５ボルトテクノロジのコアについては、Ｖ
ＣＣＱが５ボルトでありＶＣＣＮが５ボルトである場合
には、集積回路のために第１のオプションが選択されて
５ボルトの外部信号を許容する。ＶＣＣＱが５ボルトで
ありＶＣＣＮが５ボルトよりも低い場合には、第１のオ
プションまたは第２のオプションが選択され得る。第１
のオプションの集積回路は、ＶＣＣＮまでの外部信号を
許容する。第２のオプションの集積回路は、５ボルトま
での外部信号を許容する。

【００４９】集積回路は、図７に示される技術に従って
製造され得る。ステップ７０５は、内部電源電圧と互換
可能な集積回路のコアを提供する。たとえば、この内部
電源電圧は３．３ボルトであり得る。集積回路のコアは
ＰＬＤまたはＦＰＧＡ内に（ＬＡＢ、ＬＥ、ルックアッ
プテーブル、マクロセル、プロダクトターム等の）プロ
グラマブルロジックを含み得る。

【００５０】ステップ７１０は第１のインタフェースオ
プション（図４等参照）を提供するが、これは、（５ボ
ルト等の）内部電圧電源レベルと互換可能な外部回路か
らの入力信号を処理して、内部電源電圧レベルと互換可
能な外部回路への出力信号を生成するよう設計された、
集積回路のためのインタフェースを提供し得る。たとえ
ば、この第１のインタフェースオプションを使用して、
３．３ボルト専用の集積回路が製造され得る。これは、
図４に示された集積回路に対応する。

【００５１】ステップ７１５は第２のインタフェース
（図５等参照）を提供するが、これは、（５ボルト等
の）別の外部電源電圧レベルと互換可能な外部回路から
の入力信号を処理して、（３．３ボルト等の）内部電源
電圧レベルと互換可能な外部回路のための出力信号を生
成するように設計された、集積回路のためのインタフェ
ースを提供し得る。たとえば、この第２のインタフェー
スオプションを使用して、５ボルトの入力信号を許容す
る３．３ボルトの集積回路が製造され得る。これは、図
５に示される集積回路に対応する。

【００５２】ステップ７２０は第３のインタフェース
（図６等参照）を提供するが、これは、（５ボルト等
の）外部電源電圧レベルと互換可能な外部回路からの入
力信号を処理して、（５ボルト等の）外部電源電圧レベ
ルと互換可能な外部回路のための出力信号を生成するよ
う設計された、集積回路のためのインタフェースを提供
し得る。たとえば、この第３のインタフェースオプショ
ンを使用して、５ボルトの外部集積回路が、３．３ボル
トのプロセスおよび装置の技術を使用して製造され得
る。この内部回路は３．３ボルトで動作する。これは、
図６に示される集積回路に対応する。第２の電源電圧は
オンチップで発生され得る。

【００５３】好ましい実施例においては、これら３つの
インタフェースオプションを実現するための回路は、コ
アとして、同じ集積回路または半導体ボディ上に形成さ
れる。

【００５４】ステップ７２５は、第１のインタフェー
ス、第２のインタフェース、または第３のインタフェー
スを、コアに選択的に結合するステップを含む。ステッ
プ７２５は、金属のマスキング、ｅビームリソグラフ
ィ、プログラミングレーザヒューズ、プログラマブルヒ
ューズ、アンチヒューズ、電気的に消去可能なプログラ
ム可能セル、およびその他多くによって、集積回路を選
択的にプログラムすることによって行なわれ得る。選択
されたインタフェースオプションは、コアにプログラム
可能に相互接続される。オプションを実現するための回
路は集積回路上に位置し得るが、ある特定のインタフェ
ースオプションを実行するのに不要な回路はディスエー
ブルされる。さらに、同じ回路が複数のインタフェース
オプションで「再使用」され得る。これは、さらにコン
パクトなレイアウトの提供を促す。

【００５５】この発明の技術を使用すれば、集積回路
は、個別の集積回路を各特定の場合に対して特定的に設
計することなく、さまざまな動作環境で互換可能なよう
に、容易に製造され得る。このことは、研究開発コスト
および製造コストの減少につながる。これはまた、不要
な集積回路の種類の過剰な在庫を保有するリスクもまた
減じる。特に、インタフェースオプションがまだ選択さ
れていない集積回路は、必要な際に適切なインタフェー
スオプションで選択的に製造またはプログラムされ得
る。これにより、迅速に変化する市場の条件を満たす所
望の集積回路を製造するための応答速度が、大いに高め
られる。図８は、集積回路のインタフェース４１１内で
使用され得る出力ドライバを示す。このような出力ドラ
イバは、集積回路のインタフェースオプションのうちの
１つ内で使用され得る。具体的には、この回路は図４に
示される第１のオプションの実現例内で使用が可能であ
る。出力ドライバはプルアップドライバ８１０およびプ
ルダウンドライバ８１５を含む。この実施例において、
プルアップドライバ８１０はＰＭＯＳトランジスタであ
り、プルダウンドライバ８１５はＮＭＯＳトランジスタ
である。プルアップドライバ８１０は電源８１７とピン
（またはパッド）８２０との間に結合される。ピン８２
０は、それが入力もしくは出力のために、または両方の
ために使用され得るために、時としてＩ／Ｏパッドと称
される。プルダウンドライバ８１５はピン８２０と電源
８２２との間に結合される。電源８１７は典型的にＶＤ
ＤまたはＶＣＣであり、電源８２２は典型的にＶＳＳで
ある。

【００５６】動作において、出力ドライバは論理ハイ、
論理ローを生成するか、または、ＰＵおよびＰＤにおけ
る論理信号に依存して３状態（すなわち高インピーダン
ス状態）である。ＰＵはプルアップドライバ８１０のゲ
ートに結合され、ＰＤはプルダウンドライバ８１５のゲ
ートに結合される。ＰＵがローでありＰＤがローである
場合には、ピンはハイに（ＶＣＣのレベルに）駆動され
る。ＰＵがハイでありＰＤがハイである場合には、ピン
はローに（ＶＳＳのレベルに）駆動される。ＰＵがハイ
でありＰＤがローである場合には、ピンは３状態にな
る。ピン８２０は典型的に、論理信号を集積回路および
コアに入力するための入力バッファ（図示せず）に結合
される。ピン８２０は、出力バッファが３状態にある場
合には入力として使用が可能であり、または、出力バッ
ファから集積回路への信号のフィードバックにも使用さ
れ得る。

【００５７】しかしながら、図８に示される出力ドライ
バ回路は高電圧を許容しないので、入力電圧が第１の電
源８１７のレベルを上回る電源電圧を有する集積回路か
らのものである場合には、使用できない。たとえば、出
力バッファが３状態の場合には、信号はピン８２０を介
して入力バッファ（図示せず）に入力される。もし第１
の電源８１７が３．３ボルトであれば、５ボルトの集積
回路とインタフェースする場合にはピン８２０の電位は
５ボルトまたはそれ以上になり得る。５ボルトの入力は
論理ハイの入力を表わす。この電圧は、グリッチおよび
スイッチングノイズによる遷移中には５ボルトを上回る
ことさえある。これは、電位の問題を提起する。

【００５８】ＶＰＩＮ（ピンにおける電圧レベル）が
３．３ボルト＋｜ＶＴＰ｜を上回るように移行する場合
に、Ｉ１の電流スニーク経路（または漏れ経路）が生じ
る。ＶＴＰは、プルアップドライバ８１０のしきい値電
圧である。さらに、一実施例においては、プルアップド
ライバ８１０はＰＭＯＳトランジスタであり、ｐ型基板
上のｎウェル内に形成される。その場合には、ピン８１
０と第１の電源８１７との間に寄生ダイオード８３０が
存在する。寄生ダイオード８３０は、ドレインとｎウェ
ル領域とを形成するのに使用される、ｐ拡散間のダイオ
ードであり、これは第１の電源８１７に接続される。し
たがって、ＶＰＩＮが３．３ボルト＋Ｖｄｉｏｄｅを上
回るよう移行する場合には、Ｉ２の電流スニーク経路が
やはり生ずる。Ｖｄｉｏｄｅとは、ダイオードのターン
オン電圧または順電圧（ＶＦ）である。

【００５９】スニーク電流経路Ｉ１およびＩ２は、第１
の電源（ＶＣＣ）が上昇することを可能にする。もしＶ
ＣＣが許容可能な絶対最大レベルを超えて上昇しかつ許
容可能な時間よりも長い間そのレベルに留まれば、その
デバイスには酸化物の信頼性の問題が生じる。したがっ
て、図８に示される出力バッファが第１の電源８１７を
上回る電圧レベルとインタフェースすることは望ましく
ない。

【００６０】図９は、ピン８２０での高電圧入力を許容
する出力ドライバ回路を示す。この回路は、上述されか
つ図５に示された第２のインタフェースオプションのた
めに用いられ得る。図９では、出力ドライバは別個の５
ボルト供給ピン９１０と３．３ボルト供給ピン８１７と
を有する。別個の供給ピンが利用可能または所望でない
とき、この５ボルト電源電圧が電圧ポンプまたは他の同
様の手段によって内部的に発生され得る。たとえば、５
ボルトの内部電圧が３．３ボルト電源から発生できる。
プルアップドライバ８１０（ＰＭＯＳトランジスタ）の
ためのｎウェルはノード９１０に接続される。（５ボル
トである）ｎウェルは上述されたＩ２電流経路を防ぐ。

【００６１】さらに、Ｉ１電流経路を防ぐために回路が
ＰＵに結合される。ノードＰＵをバイアスするために用
いられる回路はＰＭＯＳトランジスタＭＰ１およびＭＰ
２ならびにＮＭＯＳトランジスタＭＮ１を含む。ＭＰ１
は電源９１０とＰＵとの間に結合され、ＭＮ１はＰＵと
ＶＳＳとの間に結合される。ＰＵ２は電源９１０とＭＰ
１のゲート（ノード９１５）との間にある。ＭＰ１およ
びＭＰ２のためのボディ接続は電源９１０に結合され
る。インバータＸ００，Ｘ０１，およびＸ０２のチェー
ンはＮＭＯＳパスゲートトランジスタ９２０を介してＭ
Ｐ１のゲートに与えられる。ＭＮ１のゲートはインバー
タＸ００の出力に結合される。入力ノードＩｎはインバ
ータＸ００に入力する。

【００６２】入力ノードＩＮがローであれば、ＭＮ１が
オンであり、かつＭＰ１がオフであるため、ＰＵはロー
である。この場合、プルアップドライバ８１０がオンで
あるのでスニーク電流経路は問題ではない。ＩＮがハイ
である場合、ＰＵは電源９１０のレベル（たとえば５ボ
ルト）である。ＰＵが５ボルトのとき、Ｉ１はＶＰＩＮ
が５ボルト＋｜ＶＴＰ｜でなければ導通しない。したが
って、ピン８２０が５ボルトであるときにＩ１経路はな
い。ノード９１５がローであり、電源９１０（５ボル
ト）がＭＰ１を介してＰＵに渡されるため、ＰＵは５ボ
ルトである。ＭＰ１のｎウェルとＭＰ２のｎウェルと
が、ラッチアップのような問題を防ぎ、かつボディ効果
を最小にするために、電源９１０が接続される。ＭＰ３
のｎウェルもまたこの目的のため電源９１０に結合され
得る。

【００６３】パストランジスタ９２０はまたインバータ
Ｘ０２をノード９１５から分離するのに役立つ。ノード
９１５が電源８１７の電圧（たとえば３．３ボルト）よ
りも上であるときでさえ、パストランジスタ９２０（Ｍ
Ｎ２）はインバータＸ０２の出力における電圧を、ＶＴ
Ｎ（すなわちパストランジスタ９２０のしきい値電圧）
未満である、電源電圧８１７の電圧レベルに制限する。
このため、インバータＸ０２を形成するために用いられ
る装置に過度にストレスが与えられないようにされる。

【００６４】好ましい実施例では、プルアップドライバ
８１０、ＭＮ３、ＭＮ１、ＭＰ１、ＭＰ２、およびＭＰ
３は厚酸化物装置である。ＭＮ２もまた厚酸化物装置で
あり、これは電源８１７がオフであり、かつノード９１
０および９１５が５ボルトである条件下での信頼性を確
実にするであろう。厚酸化物装置は、他のトランジスタ
に用いられる薄いゲート酸化物よりも厚いゲート酸化物
を有するトランジスタである。たとえば、薄酸化物装置
は約７０Åの厚さの酸化物を有し得る。厚酸化物装置は
典型的に薄酸化物装置よりも大きい電圧ストレスを許容
できる。たとえば、厚酸化物装置は５ボルト以上の電圧
ストレスを扱うことができる。典型的な厚酸化物厚さは
約１４０Åであり得る。厚酸化物装置を用いることによ
って、これは、ピン８２０での電源８１７よりも上の電
圧とインタフェースする際にこれらの装置に対する酸化
物ストレスを低減する。また、これらの厚酸化物装置は
ピン８２０での高電圧による破壊を受けにくい。したが
って、集積回路の全体の寿命および動作が向上される。

【００６５】図１０は、図９に示されるような出力バッ
ファのための代替的なプルダウン回路を示す。トランジ
スタ９４２および９４４がＭＮ３の代わりに用いられる
であろう。トランジスタ９４２のゲートは第１の電源８
１７に結合される。トランジスタ９４４のゲートはＰＤ
に結合される。トランジスタ９４２および９４４はＮＭ
ＯＳ装置であり、薄酸化物装置である。

【００６６】このプルダウン回路が薄酸化物装置を用い
て形成されるが、これはピン８２０での高電圧を許容す
る。具体的には、高電圧は２つのトランジスタの間で分
割され、したがって装置を損傷するであろうあまりにも
高い電圧をどちらの装置も受けない。トランジスタ９４
２はノード９４６の電圧をＶＤＤ−ＶＴＮに制限する。
図１０の回路は、厚酸化物装置を用いることが望ましく
ない場合かまたは厚酸化物装置が利用可能でないときを
除いて、高電圧に対する許容性をもたらす場合に有益で
あり得る。

【００６７】しかしながら、１つの厚酸化物装置を用い
るのに比較して、２つの薄酸化物装置を用いるのにはい
くらかの欠点があり得る。たとえば、１つではなく２つ
の装置を有することによってシリコン面積がより多く必
要とされ得る。また、２つの装置を用いる際の性能は高
まった寄生および他の同様の問題のために僅かに劣るで
あろう。

【００６８】上の説明では、電源電圧９１０が５ボルト
として示され、電源電圧８１７が３．３ボルトとして示
された。これらの値は例示の目的のためにのみ与えられ
た。当業者には自明であるように、電源電圧９１０が電
源電圧８１７よりも上である場合、回路は異なった具体
的な電圧に対して類似して動作かつ機能するであろう。
たとえば、電源電圧９１０が３．３ボルトであってもよ
く、電源電圧８１７が２．５ボルトであってもよい。

【００６９】図１１は、ピン８２０での高電圧とのイン
タフェースをもたらす別の出力ドライバ（または出力バ
ッファ）を示す。この実施例では、ウェルバイアス発生
器１００２がプルアップドライバ８１０のｎウェルおよ
びゲートをバイアスするために用いられる。図１１の出
力ドライバ回路は図８、図９および図１０に示されたも
のと同様である。図１１はまた、信号を集積回路のコア
に結合するためにピン８２０に結合された入力バッファ
ＸＩＮＶ３を示す。入力バッファのさらなる説明は図１
２、図１３、図１４に関連して以下に与えられる。

【００７０】図１１の実施例は電源８１７を有する。集
積回路は「雑音が多い」電源（すなわちＶＣＣＮ）と
「雑音が少ない」電源（すなわちＶＣＣＱ）とを有し得
る。雑音が多い電源と雑音が少ない電源との両方は同じ
電圧レベルに接続され得る。しかしながら、雑音が多い
電源は雑音が少ない電源とは別個のピンに接続されるで
あろう。集積回路上で、雑音が多い電源は雑音を発生す
るかまたはそれを受ける回路に接続され、雑音が少ない
電源は比較的雑音が少ない回路に接続されるであろう。
この態様で電源を分離することによって、雑音が少ない
電源に接続された回路はスイッチングと雑音が多い電源
上に存在する他の型の雑音とから幾分分離される。

【００７１】雑音が多い電源は出力ドライバのような比
較的雑音が多い回路に接続される（たとえば、電源８１
７は雑音が多い電源であり得る）。たとえば、出力ドラ
イバは接地バウンスから雑音を発生する。さらに、図５
に示されるような集積回路において、インタフェース４
１１における回路は一般に雑音が多い電源に接続され、
これはこれらの回路が典型的に「雑音が多い」とみなさ
れるためである。コア４０５における回路は雑音が少な
い電源に接続され、これはこれらの回路が典型的に「雑
音が少ない」とみなされるためである。これは雑音が集
積回路のコアへと結合することを防ぐのに役立つ。

【００７２】以下に説明されるようなある実施例では、
ある装置（たとえばトランジスタ９２０など）を雑音が
少ない電源であろう第２の電源に結合することが望まし
いかもしれない。ここで、電源８１７は雑音が多い電源
であろう。この実施例では、装置は雑音が多いかまたは
少ない電源であり得る同じ電源８１７に結合される。具
体的な実施例では、電源８１７は雑音が多い電源であ
り、集積回路のコアは雑音が少ない電源に結合される。

【００７３】ウェルバイアス発生器１００２は、電源８
１７とバイアス出力ノード１０１０との間に結合される
トランジスタＭ７およびＭ８を含む。トランジスタＭ７
のゲートはノード１０１５に結合される。トランジスタ
Ｍ８のゲートはバイアス出力ノード１０１０に結合され
る。

【００７４】トランジスタＭ９およびＭ１０はノード１
０１５とバイアス出力ノード１０１０との間に結合され
る。トランジスタＭ９のゲートは電源８１７に結合され
る。トランジスタＭ１０のゲートはバイアス出力ノード
１０１０に結合される。

【００７５】ノード１０１５は抵抗器Ｒ３を介してピン
８２０に接続される。抵抗器Ｒ３はピン８２０からの静
電放電（ＥＳＤ）保護を装置Ｍ９およびＭ１０に与える
ために用いられ得る。しかしながら、抵抗器Ｒ３は特定
の実施例に依存して任意に省略できる。ＥＳＤ保護のた
めの他の技術が用いられてもよい。

【００７６】さらに、トランジスタＭ１１がバイアス出
力ノード１０１０とＰＵとの間に結合される。インバー
タＸＩＮＶ１およびＸＩＮＶ２を含んだインバータチェ
ーンがパストランジスタ９２０を介してＰＵに駆動す
る。パストランジスタ９２０は他のパスゲート構造に代
用されてもよい。パストランジスタ９２０は、伝送ゲー
トと、ＣＭＯＳ伝送ゲートと、直列のより多くのトラン
ジスタのうちの２つと、他の具体的な回路実施例の多く
とで代用されてもよい。ＸＩＮＶ１の出力１０２０はト
ランジスタＭ１１のゲートを駆動する。

【００７７】好ましい実施例では、トランジスタＭ７、
Ｍ８、Ｍ９、Ｍ１０、およびＭ１１はＰＭＯＳトランジ
スタである。トランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０、
およびＭ１１のためのｎウェル接続はバイアス出力ノー
ド１０１０に結合される。

【００７８】動作において、ウェルバイアス発生器１０
０２は図８に示される電流Ｉ１およびＩ２を防ぐために
用いられるバイアス出力電圧１０１０を発生する。図１
１に示されるように、バイアス出力ノード１０１０はプ
ルアップドライバ８１０のｎウェルに結合される。さら
に、バイアス出力ノード１０１０は条件に依存してプル
アップドライバ８１０のゲートに対して結合または分離
できる。

【００７９】より具体的に、ＰＵがローであるときにイ
ンバータＸＩＮＶ１の出力がハイである。この場合、ト
ランジスタＭ１１はオフであり、ノードＰＵから効果的
に分離される。これはピン８２０が論理ハイに駆動され
る場合である。Ｉ１電流経路およびＩ２電流経路は重要
ではない。

【００８０】他方、ＰＵがハイであるときインバータＸ
ＩＮＶ１の出力はローである。この場合、トランジスタ
Ｍ１１はオンである。トランジスタＭ１１はバイアス出
力ノード１０１０をＰＵのゲートに効果的に結合する。
本質的に、ＰＵのゲートは上述の電流経路Ｉ１を防ぐた
めにゲートバイアス出力ノード１０１０での電圧を追跡
する。

【００８１】電圧バイアス発生器１００２がピン８２０
での電圧条件に関連して説明される。特に、出力ノード
１０１０は、ピン８２０が接地からほぼＶＣＣ−｜ＶＴ
Ｐ｜までの範囲にあるときにＶＣＣ（すなわち、電源電
圧８１７のレベル）である。ＶＣＣは電源８１７の電圧
であり、｜ＶＴＰ｜はＰＭＯＳトランジスタのためのし
きい値電圧である。バイアス出力ノード１０１０は、導
通またはオン状態にあるトランジスタＭ７を介してＶＣ
Ｃに結合される。これらの条件の下、電圧バイアス発生
器１００２はＩ１電流経路およびＩ２電流経路を防ぐ。
具体的に、プルアップドライバ８１０のゲートおよびｎ
ウェルはＶＣＣにバイアスされる。ＶＰＩＮ（すなわ
ち、ピン８２０の電圧レベル）がＶＣＣ未満であるた
め、Ｉ１およびＩ２は０である。

【００８２】ピン８２０がほぼＶＣＣ−｜ＶＴＰ｜より
も上であるがほぼＶＣＣよりも下である場合、トランジ
スタＭ７はオフである。バイアス出力ノード１０１０は
トランジスタＭ８を介してほぼＶＣＣ−｜ＶＴＰ｜に保
たれる。トランジスタＭ８がダイオードかまたは同様な
装置またはコンポーネントで代用され得ることに注意さ
れたい。たとえば、トランジスタ８１０、Ｍ７、および
Ｍ８のｐ−ｎ接合がこのようなダイオードを形成する。
これは、バイアス出力ノード１０１０をＶＣＣ−ＶＦの
あたりに維持する同様の機能を果たす。ＶＦはダイオー
ドの順電圧である。この条件の下、電圧バイアス発生器
１００２はプルアップドライバ８１０のゲートおよびｎ
ウェルを適切にバイアスされた状態に維持する。Ｉ１電
流経路およびＩ２電流経路は重要ではない。

【００８３】ピン８２０がＶＣＣよりも上であるがほぼ
ＶＣＣ＋｜ＶＴＰ｜よりも下になる場合、バイアス出力
ノード１０１０はほぼＶＰＩＮ−｜ＶＴＰ｜であり、こ
こでＶＰＩＮはピン８２０の電圧レベルである。バイア
ス出力ノード１０１０はトランジスタＭ１０を介してこ
のレベルに保たれる。トランジスタＭ１０はトランジス
タＭ８と類似してダイオードのように作用する。同様
に、トランジスタＭ８もまた、トランジスタＭ８の場合
で説明されたように、ダイオード構造かまたは他の装置
またはコンポーネントで代用できる。たとえば、このよ
うなダイオードはトランジスタＭ９およびＭ１０のｐ−
ｎ接合に存在する。これらの条件の下、プルアップドラ
イバ８１０のゲートおよびｎウェルはほぼＶＰＩＮ−｜
ＶＴＰ｜である。Ｉ１電流経路およびＩ２電流経路は重
要ではない。｜ＶＴＰ｜がダイオード８３０（図８を参
照）のＶＦよりも僅かに大きいならば、比較的小さい電
流Ｉ２があり得る。しかしながら、｜ＶＴＰ｜がダイオ
ード８３０のＶＦよりも小さいときＩ２は０であろう。

【００８４】ピン８２０がほぼＶＣＣ＋｜ＶＴＰ｜より
も上になる場合、バイアス出力ノード１０１０はＶＰＩ
Ｎである。ＶＰＩＮはトランジスタＭ９を介して渡され
る。トランジスタＭ９はこれらの条件下では導通状態で
ある。これらの条件の下、プルアップドライバ８１０の
ゲートおよびｎウェルはＶＰＩＮと同じである。この場
合、電流経路Ｉ１および電流経路Ｉ２は起こらない。

【００８５】したがって、上述のように、電圧バイアス
発生器１００２は電源８１７よりも上の電圧がピン８２
０にある場合Ｉ１スニーク電流経路およびＩ２スニーク
電流経路を防ぐ。たとえば、３．３ボルトの電源電圧を
有した集積回路は５ボルトの入力電圧で駆動され得る。
図１１に示される出力ドライバ回路は混合電圧モードが
可能な集積回路のための（図５に示される）第２のオプ
ションを実施する際に用いられる。

【００８６】図１１の回路のための好ましい実施例で
は、上述のように、プルダウンドライバ８１５およびト
ランジスタＭ１１が厚酸化物装置であるべきである。こ
れは異なった電圧ストレス条件でゲート酸化物の信頼性
を確実にするためのものである。プルダウンドライバ８
１５では、ピン８２０が約５ボルトであり、かつノード
ＰＤが接地されるときにストレス条件が生じる。トラン
ジスタＭ１１では、ピン８２０が、ノード１０１０を約
５ボルトにする、約５ボルトであり、かつノード１０２
０がほぼ接地されるときにストレス条件が生じる。さら
に、厚酸化物装置に対する｜ＶＴＰ｜は薄酸化物装置に
対する｜ＶＴＰ｜とは異なり得る。したがって、トラン
ジスタＭ７およびＭ９はまた、プルアップドライバ８１
０とそれらが同様の｜ＶＴＰ｜を有することを確実にす
るために厚酸化物装置であってもよい。これは、電圧バ
イアス発生器１００２がプルアップドライバ８１０の特
性を適切に追跡するために重要である。しかしながら、
薄酸化物装置に対する｜ＶＴＰ｜が厚酸化物装置に対す
るものよりも小さいならば、トランジスタＭ７およびＭ
９は薄酸化物装置であってもよい。これは、ピン８２０
の電圧とＰＵの電圧との間の差がプルアップトランジス
タ８１０の｜ＶＴＰ｜よりも小さいためである。このこ
とはＩ１電流経路がないことを確実とする。

【００８７】トランジスタＭ３、Ｍ８、およびＭ１０も
また厚酸化物装置であってもよい。用いられるプロセス
技術に依存して、向上したゲート酸化物ストレス許容性
と、装置間の装置パラメータの追跡と、他の要因とを与
えるような厚酸化物装置を用いることには利点があり得
る。

【００８８】さらに、装置Ｍ３、Ｍ７、Ｍ８、Ｍ９とプ
ルアップドライバ８１０ともまたそれらの酸化物の信頼
性を高めるために厚酸化物装置であってもよい。たとえ
ば、酸化物ストレス条件は、電源８１７がオフであり、
かつピン８２０、ノード１０１５、およびノードＰＵが
５ボルトであるときに生じ得る。

【００８９】この発明の実施例では、パストランジスタ
９２０の制御電極が雑音が多い電源（ＶＣＣＮ）または
雑音が少ない電源（ＶＣＣＱ）に結合され得る。この接
続は、可能な技術を少し挙げると、プログラマブルリン
ク、ヒューズ、プログラマブルビット、および金属マス
クのようなプログラマブルオプションを用いてなされ得
る。トランジスタ９２０の制御電極がＶＣＣＱに結合さ
れるとき、他の装置はＶＣＣＮであろう電源８１７に結
合される。

【００９０】ＶＣＣＮの電圧レベルがＶＣＣＱのものよ
りも下である状況では（たとえば、ＶＣＣＮが３．３ボ
ルト未満であり、ＶＣＣＱが３．３ボルトである。ＶＣ
ＣＮが２．５ボルト未満であり、ＶＣＣＱが２．５ボル
トである）、トランジスタ９２０の制御電極はＶＣＣＮ
に結合されるべきである。これは、ＰＵの電圧レベルに
かかわらずＸＩＮＶ２の出力でのノード１０３０がＶＣ
ＣＮ−ＶＴＮに制限されるため、ＶＣＣＱからトランジ
スタ９２０を介してＶＣＣＮに至る漏れを防ぐ。

【００９１】パストランジスタ９２０の制御電極がＶＣ
ＣＮに結合されるべきである別の例は、ＶＣＣＱが約
３．３ボルトであり、ＶＣＣＮが約２．５ボルトである
ときである。これらの状況の下、ＶＣＣＮおよびＶＣＣ
Ｑに１０％の許容性を認めると、ＶＣＣＱは約３．６ボ
ルトであり得、ＶＣＣＮは約２．２５ボルトであり得
る。パストランジスタ９２０の制御電極が３．６ボルト
のＶＣＣＱに結合されるならば、バイアス出力ノード１
０１０は２．２５ボルトであり、ノードＰＵは、ほぼ
２．６ボルトであるほぼＶＣＣＱ−ＶＴＮであろう。こ
こで、ノード１０２０が０ボルトである場合Ｍ１１を介
する電流の流れが存在し、これはこの装置がオンである
ためである。この電流の流れは（２．６ボルトの）ＰＵ
から（２．２５ボルトの）バイアス出力ノード１０１０
へ、そしてピン８２０へと流れる。この電流を最小にす
るために、Ｍ１１は（たとえば装置をサイジングするこ
とによって）弱いトランジスタにされ得る。

【００９２】別の解決法はパストランジスタ９２０の制
御電極をＶＣＣＮに接続することである。これは、ＰＵ
がＶＣＣＮ−ＶＴＮに達するときにＰＵが何によっても
駆動されないようにＰＵの電圧を制限する。

【００９３】図１２から図１９はこの発明の入力バッフ
ァのさまざまな実施例を示す。図１１の入力バッファＸ
ＩＮＶ３はこれらの回路実施例を用いて実現できる。

【００９４】図１２はインバータ回路の構成を用いる入
力バッファの実施例を示す。トランジスタ１０５０およ
びトランジスタ１０５５は正の電源と接地との間に直列
に結合される。２つのトランジスタの制御電極はともに
結合され、ピン８２０に結合される。インバータからの
出力１０５８は２つのインバータ間のノードから取出さ
れる。出力１０５８は集積回路のコアを駆動するために
結合される。正の電源はＶＣＣＱまたはＶＣＣｉｎｔの
いずれであってもよい。

【００９５】具体的な実施例では、トランジスタ１０５
０がｐチャネル装置であり、トランジスタ１０５５がｎ
チャネル装置である。上述のように、ピン８２０はＶＣ
ＣＱまたはＶＣＣｉｎｔより上の電圧を受け得る。たと
えば、ピン８２０が約５ボルトであり得、ＶＣＣＱまた
はＶＣＣｉｎｔが約３．３ボルトである。酸化物ストレ
スを最小にし、かつ入力バッファの信頼性を高めるため
に、トランジスタ１０５０および１０５５は個別的にま
たは共に厚酸化物装置であり得る。

【００９６】さらに、インバータの入力しきい値トリッ
プポイントはプログラム可能であり得る。入力しきい値
トリップポイントは、プルアップトランジスタ１０５０
対プルダウントランジスタ１０５５の割合の相対強度の
割合に依存する。

【００９７】したがって、トリップポイントはトランジ
スタ１０５０対トランジスタ１０５５のＷ／Ｌ比を調節
することによって変化され得る。トランジスタ１０５０
および１０５５の大きさはプログラマブルオプションに
よって調節され得る。たとえば、金属マスクのオプショ
ンによって、トリップポイントは意図される応用に対し
て所望であるように調節できる。

【００９８】プログラマブルしきい値入力バッファは、
さまざまな電圧電源および電圧レベルとインタフェース
する集積回路のために特に有益である。たとえば、入力
しきい値は集積回路を２．５ボルトまたは１．８ボルト
の電源環境において用いるように適合させるために調節
され得る。さらに、ＶＣＣＱがＶＣＣＮよりも上である
状況では（たとえば、ＶＣＣＱは３．３ボルトであり、
ＶＣＣＮが２．５ボルトである）、ＶＣＣが２．５ボル
トである場合のための入力レベル仕様が、ＶＣＣＱが正
確に３．３ボルトであるために妨害される。プログラマ
ブルしきい値入力バッファは入力しきい値を適切に設定
するための状況を扱うことができる。

【００９９】図１３は、適切な金属マスクを選択するこ
となどによって、プログラム可能な金属オプションを用
いる図１２における入力バッファの実施例を示す。トラ
ンジスタ１０５０の有効な大きさ（または強度）はトラ
ンジスタ１０６０および１０６２を用いて調節できる。
同様に、トランジスタ１０５５の有効な大きさ（または
強度）はトランジスタ１０６４および１０６６を用いて
調節できる。トランジスタ１０６０、１０６２、１０６
４、および１０６６はレイアウトにおいて与えられ、ト
ランジスタ１０５０および１０５５と任意に並列に接続
される。特定の数の「オプション」のトランジスタ１０
６０、１０６２、１０６４、および１０６６のみが示さ
れるが、適宜どのような数のオプショントランジスタが
あってもよい。オプショントランジスタは可変の大きさ
であり、これは入力しきい値トリップポイントを微細に
調節するために用いられ得る。

【０１００】たとえば、図１４は入力しきい値トリップ
ポイントがオプショントランジスタ１０６０および１０
６２をトランジスタ１０５０と並列に結合することによ
っていかにシフトアップされ得るかを示す。図１５は、
入力しきい値トリップポイントがオプショントランジス
タ１０６４および１０６６をトランジスタ１０５５と並
列に結合することによっていかにシフトダウンされる得
るかを示す。

【０１０１】より大きな酸化物ストレス許容性を与える
ために、オプショントランジスタ１０６０、１０６２、
１０６４、および１０６６はトランジスタ１０５０およ
び１０５５に対して説明されたように厚酸化物装置であ
り得る。

【０１０２】図１５はプログラマブル入力しきい値バッ
ファの別の実施例を示す。このバッファは図１１のバッ
ファＸＩＮＶ３を実現するためにも用いられる。回路は
図１２に対して説明されたようにトランジスタ１０５０
および１０５５を含む。しきい値はトランジスタ１０６
８および１０７０とトランジスタ１０７２および１０７
４とを用いて調節され得る。トランジスタ１０６８およ
び１０７０とトランジスタ１０７２および１０７４とに
類似した、トランジスタ１０５０および１０５５と並列
した付加的なブランチのトランジスタがあってもよい。
これらの付加的なブランチのトランジスタは、図１３に
おける多数金属オプショントランジスタと同様、入力し
きい値の調節においてより高度な融通性および正確さを
与えるであろう。

【０１０３】トランジスタ１０６８、１０７０、１０７
２、および１０７４は正電源と接地との間に直列に結合
される。正電源は多数正電源システムにおいてＶＣＣＱ
またはＶＣＣｉｎｔのいずれであってもよい。トランジ
スタ１０６８の制御電極（またはゲート）は第１のプロ
グラマブル素子ＰＧＭ１に結合される。トランジスタ１
０７０および１０７２の制御電極は入力ピンに結合され
る。トランジスタ１０７４の制御電極は第２のプログラ
マブル素子ＰＧＭ２に結合される。プログラマブル素子
は論理ハイまたは論理ローを表わすようにプログラムさ
れ得る。

【０１０４】プログラマブル素子はマスクオプションを
用いて実現され得る。ＳＲＡＭセル、ＲＡＭセル、ＥＰ
ＲＯＭセル、ＥＥＰＲＯＭセル、フラッシュセル、ヒュ
ーズ、アンチヒューズ、強誘電性メモリ、強磁性メモ
リ、および他の多くの技術がある。たとえば、ＰＧＭ１
またはＰＧＭ２、またはその両方がプログラマブル論理
装置内からの論理信号によって制御され得る。

【０１０５】ＰＧＭ１およびＰＧＭ２を適切にプログラ
ムすることによって、入力しきい値がシフトアップまた
はシフトダウンされる。たとえば、ＰＧＭ１およびＰＧ
Ｍ２が論理ローであるとき、入力しきい値トリップポイ
ントはシフトアップされる。ＰＧＭ１およびＰＧＭ２が
論理ハイであるとき、入力しきい値トリップポイントは
シフトダウンされる。ＰＧＭ１が論理ハイであり、かつ
ＰＧＭ２が論理ローであるとき、入力しきい値トリップ
ポイントは調節されない。ＰＧＭ１が論理ローであり、
かつＰＧＭ２が論理ハイであるとき、入力しきい値トリ
ップポイントは、トランジスタ１０６８および１０７０
対トランジスタ１０７２および１０７４の割合に依存し
て調節され得る。

【０１０６】図１７は図１６のトランジスタ１０６８、
１０７０、１０７２、および１０７４に対する代替的な
構成を示す。トランジスタの配列は異なっているが機能
性は同様である。

【０１０７】図１８はこのインバータの入力バッファの
さらなる実施例を示す。図１８の回路は図１２のものと
類似しているが、トランジスタ１０５０および１０５５
によって形成されたインバータの入力におけるノードｉ
ｇｂとピン８２０との間に結合されたトランジスタ１０
７５が付加される。トランジスタ１０７５の制御電極
は、他電源集積回路においてＶＣＣＱまたはＶＣＣｉｎ
ｔのいずれであってもよい正電源に結合される。

【０１０８】この実施例では、トランジスタ１０５０お
よび１０５５は薄酸化物装置であってもよいが、トラン
ジスタ１０７５は厚酸化物装置である。厚酸化物トラン
ジスタ１０７５は薄酸化物トランジスタ１０５０および
１０５５に対する分離のために役立ち、トランジスタ１
０５０および１０５５のゲート酸化物上のストレスを最
小にする。

【０１０９】図１８のバッファ回路は分離パストランジ
スタ１０７５のために図１２のものよりも遅いかもしれ
ない。さらに、ＤＣ電源の消費が起こり得る。ノードｉ
ｇｂはＶＣＣＱよりも下の１つのＶＴＮであり（すなわ
ち、トランジスタ１０７５の制御電極での電圧）、トラ
ンジスタ１０５０がその制御電極においてＶＣＣＱ−Ｖ
ＴＮでなお導通し得るので電流がトランジスタ１０５０
および１０５５を介して流れ得る。

【０１１０】さらに、バッファの入力しきい値は、上述
されかつ図１６および図１７に示されたような技術を用
いることなどによってプログラム可能であり得る。

【０１１１】図１９はこの発明の入力バッファの別の実
施例を示す。この実施例は図１２および図１８の回路と
類似点を共有する。図１９の回路は正電源（すなわち、
ＶＣＣ、ＶＣＣｉｎｔ、またはＶＣＣＱ）とノードｉｇ
ｃとの間に結合されたトランジスタ１０７８をさらに含
む。トランジスタ１０７８の制御電極はバッファの出力
に結合される。図１８におけるように、トランジスタ１
０７５は、上述のように薄酸化物装置１０５０および１
０５５を高電圧酸化物ストレスから分離する厚酸化物装
置である。

【０１１２】トランジスタ１０７８は、入力（すなわち
ピン８２０）が論理ハイであるときにノードｉｇｃの電
圧レベルをＶＣＣＱに回復させるためのｐチャネルハー
フラッチとなる。図１９では、ハーフラッチに対する制
御がバッファの出力からとられるが、同様の論理機能を
達成する回路構成は多数ある。ノードｉｇｃがＶＣＣＱ
に再開始されることを確実にすることによって、これは
静的またはＤＣ電源消費を最小にし、これはトランジス
タ１０５０が（図１８の回路構成と比較して）十分にオ
フであるためである。しかしながら、トランジスタ１０
７８はＩ／ＯピンでのいくらかのＤＣ漏れ電流に寄与し
得る。

【０１１３】さらに、バッファの入力しきい値は、上述
されかつ図１６および図１７に示されたような同様な技
術を用いることなどによってプログラム可能であり得
る。

【０１１４】図２０はこの発明の電圧バイアス発生器の
さらなる実施例の図である。図２０では、電圧バイアス
発生器１１０２が図１１の電圧バイアス発生器１００２
と類似している。電圧バイアス発生器１１０２と電圧バ
イアス発生器１００２との間の唯一の相違点が説明され
る。

【０１１５】電圧バイアス発生器１１０２はプルアップ
ドライバ８１０のｎウェルに結合されたバイアス出力ノ
ード１１１０を有する。トランジスタＭ７、Ｍ８、Ｍ
９、およびＭ１０は電圧バイアス発生器１００２におけ
る同様に符号をつけられたトランジスタと同様に構成さ
れ、かつ動作する。これらのトランジスタはバイアス出
力ノード１１１０で電圧を発生する。

【０１１６】ＰＵの電圧は、図１１の実施例における単
一のトランジスタＭ１１とは対照的に、トランジスタＭ
１７、Ｍ１９、およびＭ１１Ａによって発生される。ト
ランジスタＭ１７は第１の電源８１７とノード１１２０
との間に結合される。トランジスタＭ１７の制御電極は
ノード１１２０に結合される。トランジスタＭ１９はノ
ード１０１５とノード１１２０との間に結合される。ト
ランジスタＭ１９の制御電極はノード１１２０に結合さ
れる。トランジスタＭ１１Ａはノード１０２０とＰＵと
の間に結合される。トランジスタＭ１１Ａの制御電極は
インバータＸＩＮＶ１の出力に結合される。

【０１１７】好ましい実施例では、トランジスタＭ１
７、Ｍ１９、およびＭ１１ＡはＰＭＯＳ装置である。こ
れらのトランジスタのためのｎウェル接続はバイアス出
力ノード１１１０に結合される。

【０１１８】動作において、ＰＵがローであるときイン
バータＸＩＮＶ１の出力はハイである。この場合、トラ
ンジスタＭ１１Ａはオフであり、ノードＰＵから効果的
に切り離される。これは、ピン８２０が論理ハイに駆動
される場合である。Ｉ１電流経路およびＩ２電流経路は
重要ではない。

【０１１９】他方、ＰＵがハイであるときインバータＸ
ＩＮＶ１の出力はローである。この場合、トランジスタ
Ｍ１１Ａはオンである。トランジスタＭ１１はノード１
１２０の出力をノードＰＵに効果的に結合する。ＰＵの
この電圧は上述の電流経路Ｉ１を防ぐために用いられ
る。トランジスタＭ１７およびＭ１９はトランジスタＭ
８およびＭ１０と類似して動作し、ＰＵの電圧をバイア
スする。この回路の動作はピン８２０の電圧に関連して
説明される。

【０１２０】ＶＰＩＮがほぼＶＣＣよりも小さい場合、
回路はトランジスタＭ１７およびＭ１１Ａを介してＰＵ
をほぼＶＣＣ−｜ＶＴＰ｜に駆動する。これは、上述さ
れたトランジスタＭ８の動作と類似している。したがっ
て、Ｉ１電流経路がこれらの条件下で防がれる。

【０１２１】ＶＰＩＮがほぼＶＣＣよりも上であると
き、回路はＰＵをほぼＶＰＩＮ−｜ＶＴＰ｜に駆動す
る。これは、上述されたトランジスタＭ１０の動作と類
似している。この場合、ＰＵがＶＰＩＮの｜ＶＴＰ｜内
にあるためＩ１電流経路もまた防がれる。

【０１２２】したがって、図２０の電圧バイアス発生器
１１０２は図１１の電圧バイアス発生器１００２と同様
に動作する。これは、トランジスタＭ１７がトランジス
タＭ８と同様な機能を果たし、トランジスタＭ１９がト
ランジスタＭ１０と同様な機能を果たすためである。電
圧バイアス発生器１１０２では、ノード１１２０に与え
られる同様の電圧が代わりにバイアス出力ノード１０１
０から取られる。図１１の回路構成は必要とされるトラ
ンジスタの数が少ないために好ましい。その他の点で
は、両方の電圧バイアス発生器回路の動作が主として機
能上均等である。

【０１２３】この発明の異なった実施例では、いくらか
の装置が図１１で説明されたように厚酸化物装置であり
得る。たとえば、上述のように、プルダウンドライバ８
１５およびトランジスタＭ１１がそれらの酸化物ストレ
スの信頼性を高めるために厚酸化物装置であるべきであ
る。同様のＶＴＰを確実とするために、トランジスタＭ
７およびＭ９は厚酸化物装置であり得る。トランジスタ
Ｍ８、Ｍ３、Ｍ１７とプルアップドライバ８１０ともま
たそれらの酸化物の信頼性を高めるために厚酸化物装置
であり得る。Ｍ１０およびＭ１９は厚酸化物装置であり
得る。

【０１２４】図２１は、本発明の電圧バイアス発生器１
２０２の他の実施例を示す。この電圧バイアス発生器
は、図１１−１９および２０に示された類似部分を共有
している。回路の相違点については以下で説明する。

【０１２５】電圧バイアス発生器１２０２は、図１１の
電圧バイアス発生器１００２と同様である。トランジス
タＭ７、Ｍ８、Ｍ９およびＭ１０は、図１１で同じ参照
番号が付けられたトランジスタと同様に構成されかつ動
作する。バイアス出力ノード１２１０は、プルアップド
ライバ８１０のｎウェル接続に結合される。電圧バイア
ス発生器１２０２は、前述のとおりＩ２電流経路を妨げ
る。

【０１２６】この実施例においては、トランジスタＭ１
４はピン８２０とＰＵとの間に結合される。トランジス
タＭ１４の制御電極は第１の電源８１７に結合される。
パストランジスタ１２２７はパストランジスタ９２０と
並列して結合される。パストランジスタ１２２７の制御
電極はピン８２０に結合される。好ましい実施例では、
トランジスタＭ１４およびパストランジスタ１２２７は
ＰＭＯＳトランジスタである。トランジスタＭ１４およ
びパストランジスタ１２２７に対するｎウェル接続はバ
イアス出力ノード１２１０に結合される。

【０１２７】動作においては、ＶＰＩＮが約ＶＣＣ＋｜
ＶＴＰ｜未満のとき、トランジスタＭ１４は導電せず、
ピン８２０をＰＵから切り離す。またＶＰＩＮが約ＶＣ
Ｃ−｜ＶＴＰ｜未満のとき、トランジスタ１２２７がオ
ンし、全レール論理高電圧（たとえばＶＣＣが３．３ボ
ルトとのき３．３ボルト）がＰＵに流れることを可能に
する。これらのトランジスタはＩ１電流経路が無関係に
なることを保証する。これらのトランジスタは、ＰＵで
の電圧レベルがＶＰＩＮのおよそ｜ＶＴＰ｜以内とな
り、結果としてＩ１電流経路がないことを確実にする。

【０１２８】ＶＰＩＮがＶＣＣ−｜ＶＴＰ｜を上回ると
き、ＰＵはトランジスタＭ１４を通してＶＰＩＮを追跡
する。トランジスタＭ１４およびパストランジスタ１２
２７は導電しない。具体的には、ＶＰＩＮでの電圧が約
ＶＰＩＮ−｜ＶＴＰ｜となる。こうした条件下では、Ｖ
ＰＩＮはＰＵでの電圧の約｜ＶＴＰ｜以内であるため、
Ｉ１電流経路は無関係である。

【０１２９】さらに、本発明の代替実施例では、パスト
ランジスタ９２０はネイティブな装置である。ネイティ
ブな装置とは、ＶＴ調節埋込が全くないまたは最小であ
るトランジスタであり、トランジスタのしきい値電圧
（ＶＴｎａｔｉｖｅ）はおよそ０ボルトまたはそれより
もわずかに大きなものである。たとえば、ＶＴｎａｔｉ
ｖｅは約０．２ボルトであり得る。ＶＴｎａｔｉｖｅが
｜ＶＴＰ｜未満の場合、パストランジスタ１２２７を回
路から取除き、シリコン面積を節約することができる。

【０１３０】この回路はそれでもなお適切に機能するで
あろう。その理由は、ＰＵでの電圧は少なくとも約ＶＣ
Ｃ−ＶＴｎａｔｉｖｅとなるためである。具体的には、
ＶＣＣがパストランジスタ９２０を通して駆動されると
き、ＰＵでの電圧は約ＶＣＣ−ＶＴｎａｔｉｖｅであ
る。このことにより、ＶＰＩＮは確実にＰＵでの電圧の
｜ＶＴＰ｜以内となる。したがって、電流経路Ｉ１は妨
げられる。本発明の他の実施例では、装置のいくつか
は、図１１および２０について説明したように、厚酸化
物装置でもよい。たとえば、上記のように、プルダウン
ドライバ８１５およびトランジスタ１２２７は、酸化物
ストレスの信頼性を向上させるには厚酸化物装置である
必要がある。同様のＶＴＰを保証するためには、トラン
ジスタＭ７およびＭ９は厚酸化物装置とすることができ
る。トランジスタＭ８、Ｍ３、Ｍ１０、Ｍ１４、および
プルアップドライバ８１０もまた、酸化物の信頼性を向
上させるためには厚酸化物装置でもよい。

【０１３１】図２２はオプション（図６に示されてい
る）のある実施例のブロック図であり、集積回路に与え
られる外部電源の電圧は、内部回路が使用する電源電圧
よりも高い。さらに、インタフェース回路が高電圧レベ
ルに対しインタフェースの役割を果たす。たとえば、外
部電源電圧（ＶＣＣｅｘｔ）が５ボルトのとき内部回路
は３．３ボルトの電源（ＶＣＣｉｎｔ）で動作すること
ができる。チップへの入力および出力信号は、５ボルト
互換信号である。

【０１３２】図２２に示すように、集積回路はレベルシ
フタ（ＬＳ）１３１７に結合されるコア１３１０を有す
る。コア１３１０は前述のように、インタフェース４１
１に含まれていない集積回路の内部回路を含む（図６参
照）。たとえば、ＰＬＤまたはＦＰＧＡでは、コア１３
１０は、ＬＡＢ、ＬＥ、ＧＶ、ＧＨ、ならびにその他の
構成要素および回路を含むであろう。マイクロプロセッ
サでは、コア１３１０は、レジスタ、加算器、ＡＬＵ、
命令実行ユニットおよびその他の構成要素を含むであろ
う。インタフェース４１１は、たとえば、集積回路に対
し出力信号を発生する回路を含む。

【０１３３】図２２に示す本発明の実施例では、前述の
ように、分離された雑音の多い電源および雑音の少ない
電源が存在する。雑音の少ない外部電源電圧１３３５
（すなわちＶＣＣｅｘｔ）が集積回路に与えられる。電
圧ダウンコンバータ（ＶＤＣ）１３３０を用いて、ＶＣ
Ｃｅｘｔは、コア１３１０の回路のためにより低い電源
電圧１３４０に変換される。雑音の多い外部電源電圧１
３３８（すなわちＶＣＣＮ）はＩ／Ｏドライバ１３２３
に結合される。ＶＣＣＮはＶＣＣｅｘｔと同じ電圧レベ
ルでもよい。ＶＣＣＮの電圧はまたＶＣＣｅｘｔと異な
るレベルでもよい。ＶＣＣＮは、「雑音の多い」回路の
インタフェースの役割を果たして雑音がＶＣＣｅｘｔに
結合されないようにするのに使用される。

【０１３４】さらに、図２２の実施例では、それぞれＶ
ＳＳＱ１３４１およびＶＳＳＮ１３４５である、雑音の
少ない接地電源および雑音の多い接地電源がある。ＶＳ
ＳＱはコア１３１０に結合され、ＶＳＳＮはＩ／Ｏドラ
イバ１３２３に結合されるる雑音が雑音の少ない接地に
結合されるのを防ぐために、雑音の少ない接地は雑音の
多い接地から切り離される。

【０１３５】本発明の他の実施例では、単一の電源ＶＣ
Ｃ、分離された雑音の多いおよび雑音の少ない電源ＶＣ
Ｃｅｘｔ（またはＶＣＣＱ）およびＶＣＣＮ、単一の接
地ＶＳＳ、分離された雑音の多いおよび雑音の少ない接
地ＶＳＳＮおよびＶＳＳＱ、ならびにこれらの組合せを
含み得る。たとえば、コア１３１０およびＩ／Ｏドライ
バ１３２３双方に結合される単一の電源ＶＣＣが存在し
てもよいが、雑音の多い接地および雑音の少ない接地が
あってもよい。３つ以上の分離された電源があってもよ
い。たとえば、集積回路にわたるＩ／Ｏドライバ１３２
３の異なるグループに対し、別々の接地があってもよ
い。

【０１３６】使用される電源の数は、集積回路に対して
利用できるピンの数に幾分依存している。集積回路に対
し利用できる電源ピンおよび接地ピンの数は、チップの
ダイサイズ、使用されるパッケージおよびその他の要件
に依存する。

【０１３７】レベルシフタ１３１７はコア１３１０から
の信号をＩ／Ｏドライバ１３２３に対する互換信号に変
換する。レベルシフタ１３１７はＶＣＣｅｘｔに結合さ
れる。レベルシフタ１３１７は３．３ボルトの論理信号
を、Ｉ／Ｏドライバ１３２３を駆動するのに使用され
る、等価の５ボルト論理信号に変換する。Ｉ／Ｏドライ
バ１３２３はピンまたはパッドで、５ボルト互換論理信
号を発生する。

【０１３８】Ｉ／Ｏドライバ１３２３はプルアップドラ
イバおよびプルダウンドライバを有する出力ドライバを
含む。たとえば、Ｉ／Ｏドライバ１３２３は、図８に示
すようにプルアップドライバ８１０およびプルダウンド
ライバ８１５を含み得る。

【０１３９】集積回路の内部回路が使用する、ＶＣＣｅ
ｘｔをＶＣＣｉｎｔ電圧１３４０に変換する電圧ダウン
コンバータ（ＶＤＣ）１３３０がある。ＶＣＣｉｎｔは
ＶＣＣｅｘｔ未満の電圧である。ＶＣＣｉｎｔは電源電
圧に結合され、かつチップのコア１３１０における回路
に電源電圧を供給する。電圧ダウンコンバータ１３３０
はオンチップである。

【０１４０】たとえば、ＶＣＣｅｘｔは５ボルトでもよ
く、電圧ダウンコンバータ１３３０がこの電圧を約３．
３ボルトまたはさらに低い電圧ＶＣＣｉｎｔに変換す
る。この集積回路のインタフェースとなるユーザにとっ
ては、チップは５ボルト互換チップのように見えるかも
しれないが、内部回路は３．３ボルトで動作する。さら
に、ＰＬＤ集積回路では、たとえば、コア１３１０は、
大域的相互接続にわたり１つ以上のＬＡＢを通してレベ
ルシフタ１３１７に送られる３．３ボルトの論理信号を
有し得る。レベルシフタ１３１７はこうした論理を外界
に送られる５ボルト互換信号に変換する。

【０１４１】本発明では、オンチップの電圧ダウンコン
バータのため、別個の電圧調節器または電圧コンバータ
は不要である。こうしてプリント回路板上のスペースが
節約される。

【０１４２】電圧ダウンコンバータ１３３０では、トラ
ンジスタ１３５５がＶＣＣｅｘｔとＶＣＣｉｎｔとの間
に結合される。ＶＣＣｉｎｔは、トランジスタ１３５５
の制御電極ノード１３６５に結合される反転増幅器に結
合される。電極ノード１３６５は、２つのダイオード接
続されるトランジスタ１３６７および１３６９を用いて
ＶＣＣｅｘｔにクランプされる。使用されるプロセス技
術次第で、トランジスタ１３６７、１３６９および１３
５５は、より高いゲート酸化物の信頼性をもたらすため
に厚酸化物装置でもよい。トランジスタ１３５５は、ノ
ード１３６５が約４ボルト以上という条件下での酸化物
の信頼性を向上させるために、厚酸化物装置でもよい。

【０１４３】トランジスタ１３６７および１３６９を、
ダイオードおよびその他の同様の電圧クランプ装置に変
えることができる。トランジスタ１３６７および１３６
９は、電極ノード１３６５をＶＣＣｅｘｔのおよそ２つ
のＶＴＮ以内に維持するように動作する。こうすること
により、トランジスタ１３５５のゲート酸化物のストレ
スを最小にする。したがって、好ましい実施例ではＶＣ
Ｃｅｘｔが５ボルトのとき、電極１３６５での電圧レベ
ルは約３．４ボルトである必要がある。比較的ＶＣＣｉ
ｎｔ電圧に近い約３．４ボルトという電圧レベルは、望
ましいものである。その理由は、反転増幅器に対するよ
り迅速な応答時間が、電圧の変動を調節できるようにな
るからである。さらに、具体的な実施例では、ＶＣＣｉ
ｎｔが約３．４ボルトのとき、トランジスタ１３５５を
通る電流は、比較的少量の電流を伝導するように設計さ
れている。たとえば、この電流は約１ミリアンペア未満
でもよい。使用される技術（たとえば電圧のクランプ当
りの電圧降下）および設計の標準次第で、２つを上回る
または下回る電圧クランプがあってもよい。たとえば、
電圧クランプは１つだけでもよく、または３つ以上の電
圧クランプがあってもよい。

【０１４４】動作中、ＶＣＣｉｎｔでの電圧レベルは、
たとえば、雑音、ＶＣＣｅｘｔでの変動、およびコア１
３１０が大量の電流を引いたときの電圧のサグを含む多
数の理由のため、変動する可能性がある。電圧ダウンコ
ンバータ１３３０は自己平衡性があり、比較的安定した
ＶＣＣｉｎｔを得る。ＶＣＣｉｎｔが下降するとき、反
転増幅器１３６０は電極ノード１３６５をより強くター
ンオンし、トランジスタ１３５５を通る伝導を増大させ
る。これがＶＣＣｉｎｔを増大させる。ＶＣＣｉｎｔが
あまりにも大きいとき、逆効果が発生する。トランジス
タ１３５５を通る伝導は制限されてＶＣＣｉｎｔが減少
する。したがって、電圧ダウンコンバータ１３３０は負
のフィードバックを用いて調節される自己平衡性のＶＣ
Ｃｉｎｔを発生する。

【０１４５】上記のようにある実施例では、ＶＣＣｉｎ
ｔはおよそ３．３ボルトである。回路はＶＣＣｉｎｔが
予め定められた電圧サグ条件で３ボルト未満に下降しな
いように実現される。この条件は、最悪のケースの動作
条件および電圧下での集積回路の性能を考慮に入れてい
る。集積回路の性能はまた、最悪のケースの動作条件下
の仕様に見合うまたはそれを超えているであろう。具体
的には、こうした条件下では、ＶＣＣｉｎｔのサグ条件
に対する応答時間は、スピードまたは性能上の劣化を引
き起こさない。なぜならば、３ボルトというのは最悪の
ケースの動作条件の１つだからである（これは最悪のケ
ースの動作電圧であろう。）これはまた、集積回路上の
回路が適切に動作および機能することを確実にするであ
ろう。

【０１４６】好ましい実施例では、トランジスタ１３５
５はＮＭＯＳトランジスタである。トランジスタ１３５
５は単一の装置として示されているが、並列に結合され
る複数の装置でもよい。トランジスタ１３５５は集積回
路の電力要求を満たすためには、かなり大きな装置であ
る必要がある。

【０１４７】電力要求の例は、２．５アンペアが動作中
動的に要求されることである（すなわちＡＣスイッチン
グ）。トランジスタ１３５５の幅は約４５００ミクロン
でもよい。トランジスタ１３５５は７５０の小さな装置
を並列に用いて形成することができる。個々の装置の幅
は６ミクロンであろう。

【０１４８】好ましい実施例では、チャネル長を、トラ
ンジスタがより大きな電圧ストレスに対処できるように
するために、最小よりも大きくしなければならない。具
体的な例では、プロセスに対し描かれる最小のチャネル
長が０．６ミクロンであれば、トランジスタ１３５５に
対し描かれるチャネル長は約０．７５ミクロンである。
こうすることにより、装置の信頼性が高まり、エレクト
ロマイグレーションおよび厚い電子による劣化の効果が
避けられるであろう。

【０１４９】この電力を集積回路全体にわたり均等に分
配するために、図２３に示すように個々の装置は集積回
路のコアを取囲むように均一的に分布している。トラン
ジスタゲート１４２５は、トランジスタ１３５５に対す
る個々のゲート幅各々を示している。これら個々のゲー
ト幅は、トランジスタ１３５５の「フィンガー」と呼ば
れる。トランジスタ１３５５はバス１４３０を用いてＶ
ＣＣｅｘｔによって供給され、一方トランジスタ１３５
５はＶＣＣｉｎｔ内部をバス１４３５に供給する。

【０１５０】図２４は、トランジスタ１３５５を形成す
るのに使用される個々のトランジスタ１５１０のレイア
ウトのより詳細な図である。金属−３バスがＶＣＣｉｎ
ｔおよびＶＣＣｅｘｔを分配するのに使用される。拡散
領域１５１５および１５１７が、金属−２および次に金
属−３に結合される金属−１を用いてＶＣＣｅｘｔに結
合される。同様に、拡散領域１５２０はＶＣＣｉｎｔに
結合される。ポリシリコンを用いてトランジスタ１３５
５の制御電極（すなわちゲート）１３６５が形成され
る。反転増幅器１３６０はポリシリコンに結合される。

【０１５１】図２３および２４のようにトランジスタ１
３５５を形成することにより、集積回路を通して均一的
に分配される電流および電力を含め何らかの利点がもた
らされる。ＩＲ（電圧）降下およびターンオン抵抗は最
小になる。このことは、集積回路上に、集積回路のある
部分がその集積回路の残りの部分と比較して異常に高い
温度にさらされる「厚いスポット」が発生するチャンス
が少なくなることを意味している。これは、集積回路の
信頼性が低下する可能性があるため望ましくない。ま
た、装置は金属のフィンガーを用いて形成されるため、
この構造は、熱を集積回路から引き離す大きなヒートフ
ィン（たとえばヒートシンク）と類似した働きをする。

【０１５２】図２５はトランジスタ１３５５の一部分の
レイアウトを示す。ジオメトリと層との間の具体的な接
続は図２４で示し説明したものと同様である。複数のト
ランジスタフィンガー１６１０を用いてトランジスタ１
３５５のこの部分が形成される。ＶＣＣｉｎｔがトラン
ジスタの一方の側に結合される。ＶＣＣｅｘｔはトラン
ジスタ１３５５に結合される。さらに、電圧のクランプ
のために使用されるトランジスタ１３６７および１３６
９は、電極１３６５に結合している。

【０１５３】図２５に示すトランジスタ１３５５のこの
部分は、必要な回数だけまたはスペースが許す限り繰返
される。なお、トランジスタ１３６７および１３６９も
また、トランジスタフィンガーの各グループについて繰
返されてもよい。この場合、集積回路を通してトランジ
スタ１３６７および１３６９の複数の例があるだろう。
トランジスタ１３６７および１３６９の発生各々は集積
回路のまわりに分布するであろうため、寄生の遅延がよ
り小さくなるのでこれらの装置に対する応答時間が改良
される。

【０１５４】図２６は、トランジスタ１３５５の一部分
の別のレイアウトを示す。図２６は図２５と同様の特徴
を示す。しかしながら、反転増幅器１３６０は電極ノー
ド１３６５に結合するものとして示されている。この構
造を集積回路において何度も繰返し、トランジスタ１３
５５の所望のサイズを実現することができる。図２５で
行なった説明と同様に、集積回路のまわりに分布する反
転増幅器１３６０の複数の事例（並列して結合される）
があってもよい。これはまた、寄生遅延が減少するた
め、反転増幅器に対して応答時間が向上する。

【０１５５】図２７は、電圧ダウンコンバータ１３３０
のある実現例の概略図である。反転増幅器１３６０はＶ
ＣＣｅｘｔ１３５５とＶＳＳＱ１３４１との間に直列で
結合される第１のトランジスタ１８０５および第２のト
ランジスタ１８１０を用いて形成される。反転増幅器１
３６０の出力は、第１のトランジスタ１８０５と第２の
トランジスタ１８１０との間から取入れられ、制御電極
ノード１３６５に結合される。第１のトランジスタ１８
０５の制御電極はＶＣＣｉｎｔに結合される。同様に、
第２のトランジスタ１８１０の制御電極はＶＣＣｉｎｔ
に結合される。

【０１５６】好ましい実施例では、第１のトランジスタ
１８０５はＰＭＯＳトランジスタであり、トランジスタ
１８１０はＮＭＯＳトランジスタである。反転増幅器１
３６０のこの実施例のレイアウトは、図２６に示されて
いる（参照番号１３６０で示される）。なおこの実現例
では、クランプトランジスタ１３６７および１３６９は
図示されていないが、これらの装置を上記の理由のため
任意的に含み入れてもよい。

【０１５７】図２８は、本発明のさらなる実施例の概略
図である。この実施例では、複数の反転増幅器１３６０
Ａ、１３６０Ｂおよび１３６０Ｃがある。この概略図
は、個々の増幅器が集積回路のまわりに分布するある実
現例を示している。反転増幅器１３６０Ａ、１３６０Ｂ
および１３６０Ｃは同様の回路を使用する。さらに、反
転増幅器１３６０Ａ、１３６０Ｂおよび１３６０Ｃは、
それぞれ、ノード１９３０Ａ、１９３０Ｂおよび１９３
０Ｃでの信号によって制御される。

【０１５８】この実施例では、反転増幅器１３６０（た
とえば１３６０Ｃ）は、ＶＣＣｅｘｔとＶＳＳＱとの間
に直列に結合されるトランジスタ１９２０、１９２２、
１９２４および１９２６を有する。反転増幅器１３６０
Ｃの出力は、トランジスタ１９２２と１９２４との間か
ら取入れられ、制御電極ノード１３６５に結合されるト
ランジスタ１９２２および１９２４の制御電極はＶＣＣ
ｉｎｔに結合される。

【０１５９】トランジスタ１９２６の制御電極はノード
１９３０Ｃで第１の制御信号に結合される。トランジス
タ１９２０の制御電極は、バッファ１９１０Ｃにより発
生される、ノード１９３０Ｃでの第１の制御信号の補数
である、第２の制御信号１９３５に結合される。具体的
には、図２８では、バッファ１９１０Ｃは電源としてＶ
ＣＣｅｘｔおよびＶＳＳＱを使用するＣＭＯＳインバー
タである。

【０１６０】動作においては、反転増幅器１３６０Ｃは
ノード１９３０Ｃでの第１の制御信号および第２の制御
信号１９３５次第でターンオンまたはオフされる。ノー
ド１９３０Ｃでの第１の制御信号が論理ハイのとき、第
２の制御信号１９３５は論理ローであり、反転増幅器１
３６０Ｃがイネーブルされ、図２７に示す反転増幅器１
３６０同様に動作する。他方、第１の制御信号１９３０
Ｃが論理ローのとき、第２の制御信号１９３５は論理ハ
イであり、反転増幅器１３６０Ｃはディスエーブルさ
れ、電極ノード１３６５から効果的に切り離される。

【０１６１】反転増幅器１３６０Ａおよび１３６０Ｂは
反転増幅器１３６０Ｃについて述べたのと同様に動作す
る。ノード１９３０Ｃでの第１の制御信号は、集積回路
における電力浪費の量を制御するのに役立つであろう、
なぜなら反転バッファ１３６０Ａ、１３６０Ｂおよび１
３６０Ｃは選択的にターンオフされるからである。

【０１６２】図２９は、本発明の電圧ダウンコンバータ
１３３０のさらなる実施例を示す図である。この実施例
では、トランジスタ１３５５は、ＶＣＣｅｘｔ１３３５
とバイアス電流ネットワーク２００１の第１の端子との
間に結合される。この実施例では、トランジスタ１３５
５はＰＭＯＳトランジスタである。トランジスタ１３５
５の制御電極ノード１３６５はバイアス電流ネットワー
ク２００１の第１の端子に結合される。バイアス電流ネ
ットワーク２００１の第２の端子はＶＣＣｉｎｔに結合
されかつＶＣＣｉｎｔのために使用される。バイアス電
流ネットワーク２００１は、ＶＣＣｉｎｔで安定した電
圧を発生する、トランジスタ１３５５を通る一定の電流
を維持する回路を含む。ＶＣＣｉｎｔはノード１３４０
で集積回路のコアに結合される。バイアス電流ネットワ
ーク２００１は、ＶＣＣｉｎｔがＶＣＣｅｘｔ１３３５
の電圧に上昇しないことを保証する。バイアス電流ネッ
トワーク２００１については多数の実現例がある。たと
えば、バイアス電流ネットワーク２００１を、たとえ
ば、電流ミラー、電圧調整器、演算増幅器、またはこれ
らの組合せを用いて実現できる。

【０１６３】図３０は、本発明の別の実施例を示す図で
ある。この実施例は図２２および２９に示す実施例に類
似する。この実施例におけるトランジスタ１３５５は、
一般的にはエンハンスメント装置に対するしきい値電圧
よりも小さなしきい値電圧を有するネイティブな装置で
ある。図２２の実施例と同様、トランジスタ１３５５の
制御電極はインバータ１３６０の出力に結合される。イ
ンバータ１３６０はＶＣＣｉｎｔ１３６５に結合され
る。この実施例はまた、バイアス電流ネットワーク２０
０１を含む。バイアス電流ネットワーク２００１は、図
２９における実施例と同様、ＶＣＣｉｎｔがＶＣＣｅｘ
ｔ１３３５の電圧に上昇しないことを保証する。

【０１６４】図３１は、レベルシフト回路１３１７を示
す概略図である。トランジスタ２１０５およびトランジ
スタ２１０８は、ＶＣＣｅｘｔとＶＳＳＱとの間に直列
に結合される。トランジスタ２１０５の制御電極はノー
ド２１１２に結合される。トランジスタ２１０８の制御
電極は、コア１３１０に結合されるノード２１１５に結
合される。トランジスタ２１１７はＶＣＣｅｘｔとノー
ド２１１２との間に結合される。トランジスタ２１１７
の制御電極は、Ｉ／Ｏドライバ１３２３に結合される、
ノード２１２０でのレベルシフト回路１３１７の出力に
結合される。トランジスタ２１１５はノード２１１５と
２１１２との間に結合される。トランジスタ２１２５の
制御電極はＶＣＣｉｎｔに結合される。代わりの実施例
では、コアが約ＶＣＣｅｘｔ−ＶＴＮの電圧で動作でき
かつこれを許容できるならば、この電圧はＶＣＣｅｘｔ
でもよい。好ましい実施例では、トランジスタ２１０５
および２１１７はＰＭＯＳトランジスタであり、トラン
ジスタ２１０８および２１２５はＮＭＯＳトランジスタ
である。

【０１６５】動作においては、ノード２１１５での論理
ロー入力は結果として、ノード２１２０での論理ハイ出
力をもたらす。ノード２１２０でのこの論理ハイ出力に
対する電圧レベルはＶＣＣｅｘｔであり、トランジスタ
２１０５を通して流れる。トランジスタ２１０８および
２１１７はオフになるであろう。さらに、トランジスタ
２１１７については、出力ノード２１２０でのＶＣＣｅ
ｘｔは送り戻されてトランジスタ２１１７を完全にオフ
にする。

【０１６６】ノード２１１５での論理ハイ入力は結果と
して、ノード２１２０での論理ロー出力をもたらす。具
体的には、ノード２１２０でのこの論理ロー出力に対す
る電圧レベルはＶＳＳＱであり、トランジスタ２１０８
を通して送られる。ノード２１２０からのＶＳＳＱはト
ランジスタ２１１７を十分にオンにするため、ノード２
１１２はＶＣＣｅｘｔとなるであろう。ノード２１１２
でのＶＣＣｅｘｔはトランジスタ２１０５を完全にオフ
にする。また、ＶＣＣｅｘｔはノード２１１５から切り
離される、なぜなら、トランジスタ２１２５を通してノ
ード２１１５に送ることのできる最大電圧は約ＶＣＣｉ
ｎｔ−ＶＴＮだからである。

【０１６７】図３１の回路は、レベルシフト回路の具体
的な実現化例である。その他の回路の実施例もまた使用
できる。

【０１６８】具体的な実施例では、トランジスタ２１０
５、２１０８、２１１７、および２１２５は、酸化物の
信頼性を確かにものにするためには、厚酸化物装置とす
るこができる（個々におよび他の装置と組合せて）。酸
化物がストレスを受けるある状態とは、ＶＣＣｅｘｔと
ＶＣＣｉｎｔとが異なるときにパワーアップされるとき
である。この場合、ＶＣＣｉｎｔはおよそ接地であり、
ＶＣＣｅｘｔはおよそ５ボルトである。ノード２１２０
がおよそ接地であるとき、ノード２１１２は約５ボルト
であろう。

【０１６９】図３２は、低電圧内部回路とより高い電圧
の外部回路とのインタフェースのための回路の実現例を
示す図である。この回路は、集積回路が内部回路に対し
電源電圧よりも高い高レベルの出力電圧を与えるオプシ
ョンにおいて（図６および２２に示されている）におい
て使用できる。この回路をまた他のオプションにおいて
使用することもできる。

【０１７０】この回路は、集積回路に対する入力／出力
バッファとして使用できる。この回路は、ＶＣＣ１電源
電圧およびＶＣＣ２電源電圧に結合される。ＶＣＣ１は
ＶＣＣ２を上回る電圧レベルである。たとえば、ＶＣＣ
１は約３．３ボルトであり、ＶＣＣ２が約２．５ボルト
である可能性がある。ＶＣＣ２は集積回路の内部回路に
結合される。ＶＣＣ２は、たとえば図２２に示すような
オンチップの電圧ダウンコンバータを用いて内部的に発
生させてもよく、外部ピンを通して供給されてもよい。
ＶＣＣ２電圧は、オフチップの電圧調整器またはコンバ
ータ、またはその他の電圧発生手段（たとえば電源、変
圧器など）から、外部から供給されてもよい。ＶＣＣ１
は外部インタフェースのための電圧レベルにある。たと
えば、ＶＣＣ１が３．３ボルトのとき、集積回路は約
３．３ボルトの外部電圧を発生することができる。

【０１７１】この回路は、ＶＣＣ１とＶＳＳとの間でプ
ルダウンドライバ２２１０と直列に結合されるプルアッ
プドライバ２２０５を含む。プルアップドライバ２２０
５とプルダウンドライバ２２１０との間のノードは、外
部回路へのインタフェースのためにパッド２２１５に結
合される。パッド２２１５はまた集積回路に信号を入力
するために入力バッファ２２２０に結合される。出力ド
ライバからの信号をまた、入力バッファ２２２０を通し
てチップにフィードバックしてもよい。好ましい実施例
では、プルアップ装置２２０５は、ＶＣＣ１に結合され
るボディ電極を有する、ＰＭＯＳトランジスタである。
パッド２１１５での電圧レベルがＶＣＣ１を上回る場
合、プルアップ装置２２０５のためには、フローティン
グウェルが必要であろう。具体的なフローティングウェ
ル実現例については前述のとおりである（例、図１１−
１９参照）。プルダウン装置２２１０はＮＭＯＳトラン
ジスタである。

【０１７２】図３２の出力ドライバ回路は、図８に示し
た出力ドライバ回路と同様の動作を行なう。プルアップ
ドライバ２２０５の制御電極はＰＵ信号に結合される。
ＰＵ信号は、ＶＣＣ２に結合される、バッファ２２２３
などの内部回路からの信号から発生される。このバッフ
ァ２２２３から出力される信号はレベルシフタ２２２５
を通してＰＵに結合される。レベルシフタ２２２５はＶ
ＣＣ１に結合され、図２２のレベルシフタ１３１７と同
様の役割を果たす。具体的には、レベルシフタ２２２５
は、バッファ２２２３からの電圧出力レベルを、ＶＣＣ
１電源電圧と互換性のあるレベルにシフトする。

【０１７３】バッファ２２３０は、プルダウン装置２２
１０の制御電極に結合されるＰＤに結合される。バッフ
ァ２２３０はＶＣＣ２電源電圧に結合される。

【０１７４】ＰＵおよびＰＤでの電圧を適切に制御する
ことにより、出力回路は、ＶＣＣ１からＶＳＳの電圧範
囲で、パッド２２１５で論理出力を生成する。パッド２
２１５での出力もまた、トライステートであろう。

【０１７５】プルアップ装置２２０５をターンオンさせ
るためには、レベルシフタ２２２５はＶＳＳをＰＵに結
合する。プルアップ装置２２０５をターンオフさせるた
めには、レベルシフタ２２２５はＶＣＣ１をプルアップ
装置２２０５に結合する。ＶＣＣ１がプルアップ装置２
２０５の制御電極に結合されるとき、図９との関連で先
に説明したのと同様の理由のため、スニーク電流または
漏れ経路は生じないであろう。

【０１７６】図３１に示した実現化例について説明した
ように、酸化物の信頼性を保証するためには、入力バッ
ファ２２２０を実現するのに使用されるプルアップドラ
イバ２２０５および装置を厚酸化物装置とすることがで
きる。これが必要になるであろう特にある状況とは、Ｖ
ＣＣ１（外部電源）およびＶＣＣ２（内部電源）が上記
のように異なるときにパワーアップされるという状況に
対処することである。

【０１７７】レベルシフタの実現には数多くの技術があ
る。たとえば、ある具体的な実施例が図３１に示されて
いる。図３３はレベルシフタの他の実現化例を示してい
る。好ましい実施例では、このレベルシフタは集積回路
のコアと同じ集積回路上にある。こうするとプリント回
路板面積をより経済的に使用できるであろう。しかしな
がら、ある実施例ではオフチップのレベルシフタを使用
することもできる。たとえば、オンチップのレベルシフ
タを使用することにより、ある集積回路は、低電圧およ
び高電圧集積回路双方に対し同時にインタフェースの役
割を果たすことができる。

【０１７８】図３３の回路構成は、クロス結合されるラ
ッチ２３１０および分離装置２３１５である。ある実施
例では、分離装置２３１５は、ＶＣＣ２に結合される制
御電極を有するＮＭＯＳトランジスタ２３２０である。
分離装置２３１５の第１の端子は、レベルシフタのため
の入力２３２１である。

【０１７９】クロス結合されたスイッチ２３１０は、Ｖ
ＣＣ１とＶＳＳとの間に直列に結合される、第１のプル
アップ装置２３２５および第２のプルダウン装置２３３
０を含む第１のバッファ２３２２を有する。第１のバッ
ファ２３２２の入力は分離装置２３１５の第２の端子２
３３１に結合される。第１のバッファ２３２２の出力２
３３３はまたレベルシフタの出力である。この出力は一
般的にはＶＳＳからＶＣＣ１の間の範囲で出力を生成す
る。

【０１８０】クロス結合されたスイッチ２３１０に対す
る第２のバッファ２３３５は、ＶＣＣ１とＶＳＳとの間
に直列に結合された第２のプルアップ装置２３４０およ
び第２のプルダウン装置２３４５を含む。第２のバッフ
ァ２３３５の出力は第１のバッファ２３２２の入力に結
合される。同様に、出力２３３３は第２のバッファ２３
３５の入力に結合される。

【０１８１】好ましい実施例では、プルアップ装置２３
２５および２３３５はＰＭＯＳ装置であり、プルダウン
装置２３４０および２３４５はＮＭＯＳ装置である。Ｐ
ＭＯＳ装置は、図１１におけるＰＭＯＳ装置について説
明したのと同様、フローティングウェルを有してもよ
い。その代わりとして、ＰＭＯＳ装置が基板またはＶＣ
Ｃ１へのウェル接続を有してもよい。

【０１８２】図３３のレベルシフタの動作は、図３１の
回路について上述したのと同様である。入力２３２１
は、ＶＳＳから約ＶＣＣ２の範囲にあるであろう。入力
２３２１がローのとき、第１のバッファ２３２２は、出
力２３３３でおよそＶＣＣ１であろう論理ハイを出力す
る。第２のバッファ２３３５は、約０ボルトの論理ロー
を出力する。第２のプルアップ装置２３３５の制御電極
は、この装置を完全にオフにするであろうＶＣＣ１にあ
る。

【０１８３】入力２３２１が論理ハイ（たとえば約ＶＣ
Ｃ１）のとき、第１のバッファ２３２２は、出力２３３
３で約ＶＳＳであろう論理ローを出力するだろう。第２
のバッファ２３３５は約ＶＣＣ１の論理ハイを出力す
る。結果として、ＶＣＣ１は、この装置を完全にオフに
する、第１のプルアップ装置２３２５の制御電極に結合
される。

【０１８４】分離装置２３１５は、ＶＣＣ２−ＶＴＮを
上回る電圧がノード２３２１に送られることを防止す
る。これは、高電圧が、ノード２３２１で結合されるコ
ア回路に損傷を与えることを防止する。

【０１８５】図３４は、分離装置２３１５と置換えるこ
とができる分離装置２４１５を示す。ＮＭＯＳ装置２４
２０はＶＴｔｈｉｃｋを伴う厚酸化物装置である。ＶＴ
ｔｈｉｃｋは約１ボルト以上であろう。ＮＭＯＳ装置２
４２０の制御電極はＶＣＣ１に結合される。この分離回
路を用いると、ノード２３２１での電圧は、低電圧のコ
ア回路に対するインタフェースについては比較的まだ安
全である、ＶＣＣ１−ＶＴｔｈｉｃｋ以下である。さら
に、装置２４２０は厚い装置であるため、制御電極での
ＶＣＣ１電圧を許容できるだろう。分離装置２３１５ま
たは２４１５を使用するかどうかについては、プロセス
技術による種々の装置の規定を含む数多くの要素次第で
ある。

【０１８６】本発明の好ましい実施例についての上記の
説明は例示を目的として示されたものである。本発明を
まさに説明した形式で網羅するまたはその形式に限定す
ることを意図するのではなく、上記の教示の下で多数の
変形例および修正例が可能である。実施例は、本発明の
原理およびその実際の応用例を最もうまく説明して当業
者が意図されたある使用法に適した種々の実施例で種々
の変形を適用して最良に利用できるように、選択され説
明されている。本発明の範囲は前掲の特許請求の範囲に
より規定されることが意図されている。

【図面の簡単な説明】

【図１】プログラマブルロジックデバイス集積回路を取
入れたディジタルシステムのブロック図である。

【図２】プログラマブルロジックデバイスに対するアー
キテクチャを示すブロック図である。

【図３】プログラマブルロジックデバイスの論理アレイ
ブロック（ＬＡＢ）の簡潔なブロック図である。

【図４】１つの電圧供給解決法をもたらす本発明の集積
回路に対するオプションを示す図である。

【図５】混合された電圧環境における許容およびインタ
フェース能力をもたらす本発明の集積回路に対するオプ
ションを示す図である。

【図６】集積回路のコアのための電源電圧を上回る電源
電圧に対するインタフェース能力をもたらす本発明の集
積回路に対するオプションを示す図である。

【図７】混合された電圧環境においてインタフェースを
行なうことができる集積回路を製造する方法を示すフロ
ー図である。

【図８】出力ドライバの回路図である。

【図９】二重電源ピンを有する、Ｉ／Ｏパッドでの高電
圧を許容する、出力ドライバの回路図である。

【図１０】プルダウンドライバの代替の回路実施例を示
す回路図である。

【図１１】ウェルバイアス発生器を有する高電圧許容出
力ドライバの回路図である。

【図１２】入力バッファの実現例を示す図である。

【図１３】プログラマブルオプションを用いるプログラ
マブル入力しきい値トリップポイントを有するバッファ
の実現例を示す図である。

【図１４】トリップポイントをシフトアップするように
構成されたプログラマブル入力しきい値を伴うバッファ
を示す図である。

【図１５】トリップポイントをシフトダウンするように
構成されたプログラマブル入力しきい値を伴うバッファ
を示す図である。

【図１６】プログラマブル入力しきい値トリップポイン
トを有するバッファの他の実現例を示す図である。

【図１７】図１６のバッファ回路の代替の回路構成を示
す図である。

【図１８】さらなる入力バッファ実現例を示す図であ
る。

【図１９】ハーフラッチを含む別の入力バッファ実現例
を示す図である。

【図２０】ウェルバイアス発生器を有する別の高電圧許
容出力ドライバの回路図である。

【図２１】ウェルバイアス発生器を有する高電圧許容出
力ドライバのさらなる実施例を示す回路図である。

【図２２】電圧ダウンコンバータ回路を用いる集積回路
をインタフェースする方法を示す回路図である。

【図２３】集積回路および電圧ダウンコンバータの構成
要素のレイアウトの概観図である。

【図２４】電圧ダウンコンバータの装置のフィンガーの
簡単なレイアウト図である。

【図２５】電圧クランプ装置を含む電圧ダウンコンバー
タの一部のレイアウト図である。

【図２６】反転増幅器回路を含む電圧ダウンコンバータ
の一部のレイアウト図である。

【図２７】電圧ダウンコンバータの回路図および反転増
幅器の具体的な実現例を示す図である。

【図２８】反転増幅器が論理的に制御される電圧ダウン
コンバータのさらなる実施例の図である。

【図２９】バイアス電流ネットワークを用いた電圧ダウ
ンコンバータ回路を示す図である。

【図３０】バイアス電流ネットワークを用いる電圧ダウ
ンコンバータ回路の代替の実施例を示す図である。

【図３１】レベルシフタ回路の回路図である。

【図３２】低電圧内部回路とさらに高電圧の外部回路と
のインタフェースのための回路の概略図である。

【図３３】レベルシフタ回路の具体的な実施例を示す図
である。

【図３４】分離装置の実施例を示す図である。

【符号の説明】

１３１０ コア １３１７ レベルシフタ １３２３ Ｉ／Ｏドライバ １３３０ 電圧ダウンコンバータ

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／０２２８３７ (32)優先日 1996年７月31日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０３１６１７ (32)優先日 1996年11月27日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０４６８１０ (32)優先日 1997年５月２日 (33)優先権主張国 米国（ＵＳ） (72)発明者 ジョン・イー・ターナー アメリカ合衆国、95060 カリフォルニア 州、サンタ・クルス、サンタ・クルス・ア ベニュ、116 (72)発明者 ジョン・ディー・ラム アメリカ合衆国、94555 カリフォルニア 州、フレモント、グレート・ソルト・レイ ク・ドライブ、32996 (72)発明者 ウィルソン・ウォン アメリカ合衆国、94134 カリフォルニア 州、サン・フランシスコ、フェルトン・ス トリート、301

Claims (10)

【特許請求の範囲】
1. 【請求項１】 集積回路を組立てる方法であって、 第１の電源電圧と互換可能な集積回路のコアを提供する
   ステップと、 第１の電源電圧と互換可能な外部回路からの入力信号を
   扱い、第１の電源電圧と互換可能な外部回路のための出
   力信号を発生するよう設計された集積回路のための第１
   のインタフェースを提供するステップと、 第２の電源電圧と互換可能な外部回路からの入力信号を
   扱い、第１の電源電圧と互換可能な外部回路のための出
   力信号を発生するよう設計された集積回路のための第２
   のインタフェースを提供するステップと、 第２の電源電圧と互換可能な外部回路からの入力信号を
   扱い、第２の電源電圧と互換可能な外部回路のための出
   力信号を発生するよう設計された集積回路のための第３
   のインタフェースを提供するステップと、 第１のインタフェース、第２のインタフェース、または
   第３のインタフェースのコアとの結合を選択するステッ
   プと、を含む集積回路を組立てる方法。
2. 【請求項２】 第１のインタフェース、第２のインタフ
   ェース、または第３のインタフェースのコアとの選択的
   な結合が金属のマスクを使用して実行される、請求項１
   に記載の方法。
3. 【請求項３】 第２の電源電圧は第１の電源電圧よりも
   高い、請求項１に記載の方法。
4. 【請求項４】 第２のインタフェース回路は、第２の電
   源電圧を許容する入力−出力バッファを含み、第２の電
   源電圧は第１の電源電圧よりも高い、請求項１に記載の
   方法。
5. 【請求項５】 第１のインタフェース、第２のインタフ
   ェース、および第３のインタフェースは集積回路上にあ
   る、請求項１に記載の方法。
6. 【請求項６】 第１の電源電圧と結合された出力ドライ
   バと、 第２の電源電圧と結合されたレベルシフタ回路と、 第２の電源電圧と結合され、第２の電源電圧よりも低い
   電圧レベルを有する第３の電源電圧を発生する電圧ダウ
   ンコンバータ回路とを含み、集積回路のコア内の回路は
   第３の電源電圧と結合される、集積回路。
7. 【請求項７】 電圧ダウンコンバータは、 第２の電源と第３の電源との間に結合された変換トラン
   ジスタと、 第３の電源を受けるよう結合され変換トランジスタに制
   御信号をフィードバックし、よって第３の電源の出力を
   調整する増幅器とを含む、請求項６に記載の集積回路。
8. 【請求項８】 集積回路のための高電圧許容インタフェ
   ース回路であって、 第１の電源電圧とＩ／Ｏパッドとの間に結合された第１
   のプルアップ装置と、 第２の電源電圧と第１のプルアップ装置の第１の制御電
   極との間に結合された第２のプルアップ装置と、 第２の電源電圧と第２のプルアップ装置の第２の制御電
   極との間に結合された第３のプルアップ装置とを含み、
   第３のプルアップ装置の第３の制御電極は第１の制御電
   極に結合され、第２のプルアップ装置のボディ電極は第
   ３のプルアップ装置のボディ電極と結合される、高電圧
   許容インタフェース回路。
9. 【請求項９】 第２の電源電圧は第１の電源電圧よりも
   高い、請求項８に記載の高電圧許容インタフェース回
   路。
10. 【請求項１０】 第２のプルアップ装置のボディ電極は
    第１のプルアップ装置のボディ電極と結合される、請求
    項８に記載の高電圧許容インタフェース回路。