JP3562725B2 - 出力バッファ回路、および入出力バッファ回路 - Google Patents

出力バッファ回路、および入出力バッファ回路 Download PDF

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    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018592Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation

Description

【0001】
【産業上の利用分野】
本発明は、複数の電圧の電源で動作するボード上に搭載された場合等、複数の電圧の電源が混在する環境で動作する半導体集積回路に関する。
【0002】
【従来の技術】
近年、一部のデバイスの電源電圧を例えば3Vに落とし、その他のデバイスを5Vで動作させるような、電源電圧を混在させたボード設計が行なわれるようになってきた。その理由は全体の消費電力を抑える目的のものや、一部のデバイスの電源電圧の仕様が5V未満であることなどが多い。このような電源電圧の混在環境で、5Vで動作するデバイスがそれより低電圧で動作するデバイスに信号供給したり、それら異なる電圧で動作するデバイスが同じバスに接続されたりした場合、5V動作のデバイス側から低電圧動作するデバイス側に電流が流れ込んでしまうことがあった。このような電流は消費電力の増加をもたらし、またデバイスのラッチアップの起因になったり、さらには近年の微細化が進んだ高密度なデバイスでは5Vの電圧によりトランジスタが破壊されるなどの大きな問題となる可能性がある。
【0003】
図9は、ボード上のバスに3Vで動作するデバイスと5Vで動作するデバイスとが混在している様子を示した模式図、図10は、図9の丸印内に示す従来の入出力バッファ回路を示す回路図である。
図9に示すように3Vデバイスと5Vデバイスが共通のバスに接続されると、図10に(1)〜(3)の符号を付した以下の問題が生じる。
(1)外部バス10からパッド11を経由して5Vが入力されると、出力最終段のPチャンネルトランジスタ12の寄生ダイオード12aがオンし、そこに電流経路が形成され、大きなリーク電流が流れる。
(2)また、Pチャンネルトランジスタ12のゲートには3Vしか印加されていないためそのPチャンネルトランジスタ12が完全にはオフされず、弱いオン状態となり、そこにも電流経路が形成される。
(3)出力最終段のNチャンネルトランジスタ13、入力初段のNチャンネルトランジスタ14に5Vが印加されて高電界が発生し、ゲート酸化膜耐圧、ホットキャリアの問題が発生し、それらのNチャンネルトランジスタ13,14が破壊されてしまう可能性がある。
【0004】
図11は、上記の問題を解決する従来の対策を示した模式図である。尚ここには出力バッファ回路の部分のみ図示されている。
ボード上のバス10が5Vのときのリーク電流を防止するため、出力最終段に5Vを供給し、その出力最終段に5Vを供給してもトランジスタを劣化させないためにその出力最終段のみ厚い酸化膜にする等のプロセスによる対策を施す。そしてさらに、出力最終段のPチャンネルトランジスタを完全にオフできるようにするために、3V振幅の信号を5V振幅に変換するレベルシフト回路を備え、3V系回路の3V振幅の信号を5V振幅に変換して出力最終段のPチャンネルトランジスタのゲートに供給する。
【0005】
このような対策を施すことにより、同じバス10に3Vで動作するデバイスと5Vで動作するデバイスとの双方の接続が許容された回路系が構成される。
【0006】
【発明が解決しようとする課題】
しかし、図11に示す対策を施すには、一部だけ厚い酸化膜を作る等プロセスの工程が増加し、チップの製造に時間がかかり、コストアップとなるという問題が生じる。
また、そのデバイスに3Vと5Vとの2系統の電源を供給する必要があり、その分ボード上の配線が複雑になり、またチップの必要ピン数が増えてしまうという問題も生じる。
【0007】
本発明は、上記事情に鑑み、プロセスの工程を追加する必要がなく、かつ単一電源のみを供給し、しかも共通のバスにその単一電源の電圧よりも高い電圧の印加が許容された出力バッファ回路、および入出力バッファ回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記目的を達成する本発明の出力バッファ回路は、信号をパッドに出力する出力回路において、
電源と前記パッドとの間に直列に接続され、電源側から順にバックゲートが電源に接続され、第1の信号がそのゲートに入力される第1のPチャンネルトランジスタと、
バックゲートが前記パッドに接続された第2のPチャンネルトランジスタと、
前記第2のPチャンネルトランジスタのゲートと前記パッドとの間に接続され、そのバックゲートが前記パッドに接続され、前記パッドに電源電圧よりも高い電圧が印加されたときに前記第2のPチャンネルトランジスタのゲートをプルアップする第3のPチャンネルトランジスタとを備えたことを特徴とする。
【0009】
また、本発明の出力バッファ回路は、外部回路との間の信号の授受を中継するパッドに、Hレベル、Lレベル、又はハイインピーダンスを出力する出力回路において、
電源と前記パッドとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、前記パッドに‘H’レベルを出力する際に‘L’レベル、前記パッドに‘L’レベルおよびハイインピーダンスを出力する際に‘H’レベルに遷移する第1の信号を入力する第1の信号入力端子に接続された第1のPチャンネルトランジスタ、並びに、バックゲートが前記パッドに接続された第2のPチャンネルトランジスタと、
前記パッドとグラウンドとの間に接続された、前記パッド側から順に、ゲートが電源もしくは前記第1の信号入力端子に接続された第1のNチャンネルトランジスタ、並びに、ゲートが、前記パッドに‘H’レベルおよびハイインピーダンスを出力する際に‘L’レベル、前記パッドに‘L’レベルを出力する際に、‘H’レベルに遷移する第2の信号を入力する第2の信号入力端子に接続された第2のNチャンネルトランジスタと、
前記第1の信号入力端子と前記第2のPチャンネルトランジスタのゲートとの間に直列に接続された、前記第1の信号入力端子側から順に、ゲートが、前記パッドに‘H’レベルおよび‘L’レベルを出力する際に‘H’レベル、前記パッドにハイインピーダンスを出力する際に‘L’レベルに遷移するイネーブル信号が入力されるイネーブル信号入力端子に接続された第3のNチャンネルトランジスタ、並びに、ゲートが、前記第2の信号の論理が反転された第3の信号が入力される第3の信号入力端子に接続された第4のNチャンネルトランジスタと、
前記第2のPチャンネルトランジスタのゲートと前記パッドとの間に接続された、バックゲートが前記パッドに接続されるとともに、ゲートが電源もしくは前記第3の信号入力端子に接続された第3のPチャンネルトランジスタとを備えたことを特徴とするものであってもよい。
この場合に、更に、第1のPチャンネルトランジスタと第2のPチャンネルトランジスタとの接続点と、第1のNチャンネルトランジスタと第2のNチャンネルトランジスタとの接続点とを接続したものであることが好ましい。
【0010】
また、本発明の入出力バッファ回路は、互いに同一のパッドに接続された、上述の本発明の出力バッファ回路、および、外部回路から、該外部回路との間の信号の授受を中継するパッドに入力された‘H’レベルおよび‘L’レベルを内部回路に取り込む入力回路であって、
インバータと、
該インバータの入力端子と前記パッドとの間に配置され、ゲートが電源に接続された第5のNチャンネルトランジスタと、
前記パッドに‘H’レベルが入力された際に前記インバータの入力端子の電位を電源電位に引き上げるフィードバック回路とを備えた入力バッファ回路を具備することを特徴とする
ここで、上記の入出力バッファ回路において、
前記フィードバック回路は、そのゲートが前記インバータの出力端子に、又はインバータの入カ端子に入力が接続された別のインバータの出力端子に接続され、そのソースが電源に接続され、そのドレインが前記インバータの入力端子に接続されているPチャンネルトランジスタからなることが好ましい。
【0011】
【作用】
本発明の出力バッファ回路においては、上述した(1)〜(3)の問題に対し以下の対策が採られている。即ち、上述した(1)の寄生ダイオードがオンするという問題に対しては、バックゲートがパッド側に接続された第2のPチャンネルトランジスタにより解決される。
【0012】
また、上述した(2)の出力最終段のPチャンネルトランジスタが完全にオフされないという問題に対しては、上記第2のPチャンネルトランジスタのゲートをプルアップするプルアップ用トランジスタとして第3のPチャンネルトランジスタを備えたことにより、パッドに5Vが印加されるとその第3のPチャンネルトランジスタを経由して第2のPチャンネルトランジスタのゲートに5Vが印加され、この第2のPチャンネルトランジスタが完全にオフ状態となる。
【0013】
さらに、上述した(3)の、Nチャンネルトランジスタに例えば5V等の高電圧が印加されて高電界が生じるという問題に対しては、第1のNチャンネルトランジスタを備えたことから、その印加された高電圧が第1のNチャンネルトランジスタと第2のNチャンネルトランジスタとに分散され、1つのNチャンネルトランジスタに耐圧を越えるような高電界が生じることが防止される。
【0014】
また、本発明の入出力バッファ回路における入力バッファ回路においては、上述した(3)の問題に対し以下の対策が採られている。即ち、第5のNチャンネルトランジスタを配置したことにより、高電圧がその第5のNチャンネルトランジスタとインバータとに分散され、耐圧を越えるような高電界の発生が防止される。また、フィードバック回路を備えたことにより、インバータの入力側が正規の電圧にまで引き上げられ、そのインバータが正しく動作する。
【0015】
【実施例】
以下、本発明の実施例について説明する。
図1は、本発明の入出力バッファ回路の第1実施例を示す回路図である。
図1に示す入出力バッファ回路を構成する出力バッファ回路100は、パッド11に‘H’レベル、‘L’レベルおよびハイインピーダンスを出力する回路であり、その出力バッファ回路100には、3Vの電源VDDとパッド11との間に、電源側から順に、バックゲートが電源VDDに接続された第1のPチャンネルトランジスタ101と、バックゲートがパッド11に接続された第2のPチャンネルトランジスタ102が直列に接続されている。また、この出力バッファ回路100には、パッド11とグラウンドGNDとの間に、パッド11側から順に、第1のNチャンネルトランジスタ103と第2のNチャンネルトランジスタ104が直列に接続されている。
【0016】
第1のPチャンネルトランジスタ101のゲートは、第1のインバータ105の出力端子と接続されており、この第1のインバータ105には信号D1が入力される。本実施例においては、この第1のインバータ105の出力端子121、即ち第1のPチャンネルトランジスタ101のゲート端子が、本発明にいう第1の信号入力端子に相当し、したがって信号D1は、本発明にいう第1の信号の論理が反転された信号である。
【0017】
また第2のPチャンネルトランジスタ102のゲートは、第1のインバータ105の出力端子121と、第2のPチャンネルトランジスタ102のゲートとの間に直列接続された第3のNチャンネルトランジスタ106と第4のNチャンネルトランジスタ107を介して第1のインバータ105の出力端子に接続されている。さらに、第2のPチャンネルトランジスタ102のゲートとパッド11との間には、バックゲートがパッド11に接続された第3のPチャンネルトランジスタ108が接続されている。
【0018】
第3のNチャンネルトランジスタ106のゲートにはイネーブル信号ENが入力される。本実施例においては、この第3のNチャンネルトランジスタ106のゲート端子がイネーブル信号入力端子に相当する。
第4のNチャンネルトランジスタ107のゲートと第3のPチャンネルトランジスタ108のゲートはともに第2のインバータ109の入力端子123に接続されている。第2のインバータ109には、信号D2が入力される。
【0019】
さらに、第1のNチャンネルトランジスタ103のゲートは電源VDDに接続され、第2のNチャンネルトランジスタ104のゲートは第2のインバータ109の出力端子122に接続されている。本実施例においては、この第2のインバータ109の出力端子122、即ち第2のNチャンネルトランジスタ104のゲート端子が、本発明にいう第2の信号入力端子に相当し、第2のインバータ109の入力端子123、即ち第4のNチャンネルトランジスタ107及び第3のPチャンネルトランジスタ108の各ゲート端子が、本発明にいう第3の信号入力端子に相当し、したがって信号D2が本発明にいう第3の信号、その第3の信号が第2のインバータ109で反転された信号が本発明にいう第2の信号に相当する。
【0020】
また、図1に示す入出力バッファ回路を構成する入力バッファ回路200には、電源VDDとグラウンドGNDとの間に直列に接続された一対のPチャンネルトランジスタ202およびNチャンネルトランジスタ203からなるインバータ201と、パッド11とインバータ201の入力端子との間に配置され、ゲートが電源VDDに接続された第5のNチャンネルトランジスタ204と、電源VDDとインバータ201の入力端子との間に配置されゲートがインバータ201の出力端子と接続された、フィードバック用のPチャンネルトランジスタ205と、入力端子がインバータ201の出力端子に接続された第3のインバータ206から構成されている。
【0021】
図2は、パッド11に‘H’レベル(3V)の信号を出力する際の各部の状態を示した、図1と同一の回路図である。
パッド11に‘H’レベルを出力するには、信号D1,D2の双方が‘H’レベルに遷移される。また、イネーブル信号ENは‘H’レベルに保持される。
イネーブル信号ENが‘H’レベルに保持された状態において、信号D1,D2が‘H’レベルに遷移すると、第1のPチャンネルトランジスタ101のゲートには‘L’レベルが印加されてこの第1のPチャンネルトランジスタ101がオンとなり、第2のPチャンネルトランジスタ102の寄生ダイオード102aでバルク充電され、パッド11が‘H’レベルに遷移を開始する。
【0022】
また、第3のNチャンネルトランジスタ106および第4のNチャンネルトランジスタ107双方がオンとなるため、その後第2のPチャンネルトランジスタ102がオンとなり、第1のPチャンネルトランジスタ101および第2のPチャンネルトランジスタ102を経由してパッド11に‘H’レベルが出力される。また、第2のNチャンネルトランジスタ104のゲートには‘L’レベルが印加され第2のNチャンネルトランジスタ104はオフとなる。
【0023】
またこのとき、入力バッファ回路200にも‘H’レベルが印加され、第5のNチャンネルトランジスタ204のゲートに電源VDD=3Vが印加されているため、インバータ201の入力端子には、電源電圧VDDよりもスレショルド電圧Vthだけ低い電圧VDD−Vth、例えばVth=0.8Vであれば2.2Vが印加される。これを受けてインバータ201の出力端子の電位が低下し、Pチャンネルトランジスタ205がオンし、このPチャンネルトランジスタ205を介して電源VDD=3Vがインバータ201の入力端子に印加され、これにより、インバータ201の出力端子は完全に‘L’レベルとなり、その信号が第3のインバータ206を経由し信号D3が‘H’レベルとなる。パッド11に‘H’レベルが出力されたときの入力バッファ回路200の動作は以上のとおりであるが、出力バッファ回路100からパッド11に信号を出力するタイミングでは、通常この信号D3は使用されない。
【0024】
このように、本実施例の入出力バッファ回路は、パッド11に‘H’レベルを出力する際、全く問題なく動作する。
図3は、パッド11に‘L’レベル(0V)の信号を出力する際の各部の状態を示した、図1と同一の回路図である。
パッド11に‘L’レベルを出力するには、信号D1,D2の双方が‘L’レベルに遷移される。またイネーブル信号ENは、このときも‘H’レベルに保持される。
【0025】
イネーブル信号ENが‘H’レベルに保持された状態において、信号D1,D2が‘L’レベルに遷移すると、第2のNチャンネルトランジスタ104がオン状態となる。このとき第1のNチャンネルトランジスタ103もオン状態にあることから、これら第1および第2のNチャンネルトランジスタ103,104を経由してパッド11とグラウンドGNDとが接続され、パッド11に‘L’レベル(0V)が出力される。
【0026】
またこのとき第1のPチャンネルトランジスタ101はそのゲートに‘H’レベルが印加されてオフし、第2のPチャンネルトランジスタ102のゲートの電位は不定となるがそのバックゲートがパッド11に接続されていて0Vとなり、したがって第2のPチャンネルトランジスタ102もオフする。
またこのとき、入力バッファ回路200のインバータ201の入力端子に‘L’レベルが印加され、インバータ201の出力端子は‘H’レベル、第3のインバータの出力信号D3は‘L’レベルとなる。
【0027】
このように、本実施例の入出力バッファ回路は、パッド11に‘L’レベルを出力する際も全く問題なく動作する。
図4は、出力バッファ回路100からはパッド11にハイインピーダンスを出力し、そのパッド11に外部回路から‘H’レベル(5V)が印加された状態を示した図1と同一の回路図である。
【0028】
このとき、イネーブル信号ENとして‘L’レベルが入力され、信号D1,D2としてそれぞれ‘L’レベル、‘H’レベルが入力される。
このとき、第1のPチャンネルトランジスタ101は、そのゲートに‘H’レベルが印加されてオフ状態となる。さらにこのとき、第3のPチャンネルトランジスタ108のゲートには、信号D2の3Vが印加され、バックゲートにはパッド11の5Vが印加されるため、第3のPチャンネルトランジスタ108に、図10に(2)で示した電流が流れ、これにより第2のPチャンネルトランジスタ102のゲートに5Vが印加される。このため、この第2のPチャンネルトランジスタ102は完全にオフ状態となる。さらにこのとき、第4のNチャンネルトランジスタ107のゲートには信号D2の‘H’レベル(3V)が印加されてオン状態にあるが、Nチャンネルトランジスタであることから第3のNチャンネルトランジスタ106と第4のNチャンネルトランジスタ107との接続点は例えば2.2Vとなり、この第4のNチャンネルトランジスタ107にも耐圧を越える高電界は生じない。また、第3のNチャンネルトランジスタ106のソース・ドレイン間の電位差は0.8Vにとどまる。
【0029】
さらにこのとき、第2のNチャンネルトランジスタ104のゲートには、‘L’レベルが印加されるためこの第2のNチャンネルトランジスタ104はオフ状態となり、パッド11に印加された5Vは第1のNチャンネルトランジスタ103と第2のNチャンネルトランジスタ104とに分圧され、これら第1および第2のNチャンネルトランジスタ103,104のいずれにも耐圧を越える高電界は生じない。
【0030】
パッド11に印加された5Vは、第5のNチャンネルトランジスタ204に印加されるが、その第5のNチャンネルトランジスタ204のゲートには3Vが印加されており、このためインバータ201の入力端子には2.2Vが印加される。したがって第5のNチャンネルトランジスタ204のソース・ドレイン間には2.8Vしか印加されず、そこに耐圧を越える電界は生じない。
【0031】
その後、前述したように、インバータ201の入力端子にはフィードバック用Pチャンネルトランジスタ205を介して3Vが印加され、インバータ201の出力が‘L’レベル、第3のインバータ206の出力信号D3が‘H’レベルとなりこの‘H’レベルの信号D3が内部に取り込まれる。
このように、出力バッファ回路100からハイインピーダンスが出力され、パッド11に外部回路から5Vが印加されても、図10を参照して説明した(1)〜(3)のいずれの問題も生じることなく、かつパッド11に印加された5Vの‘H’レベルが3Vの‘H’レベルの信号に変換されて内部に取り込まれる。
【0032】
図5は、出力バッファ回路100からパッド11にハイインピーダンスが出力され、そのパッド11に外部回路から‘L’レベル(0V)が印加された状態を示した図1と同一の回路図である。
この場合、各トランジスタは図示のように動作し、図10を参照して説明した(1)〜(3)のいずれの問題も生じることなく、かつパッド11に印加された‘L’レベル(0V)が内部に取り込まれる。
【0033】
このように、図1に示した実施例によれば、プロセスの変更、追加を伴うことなく、かつ、3Vの単一電源のみを供給し、しかも外部から5Vの電圧を印加することが許容された入出力回路が実現する。
図6は、本発明の入出力バッファ回路の第2実施例を示す回路図である。図1に示す第1実施例との相違点のみについて説明する。
【0034】
この第2実施例の第1のNチャンネルトランジスタ103は第1のインバータ105の出力端子121(第1の信号入力端子)に接続されている。また、第4のNチャンネルトランジスタ107のゲートは第2のインバータ109の入力端子123に接続され、第3のPチャンネルトランジスタ108のゲートは電源VDDに接続されている。このように、出力バッファ回路100を構成する第1のNチャンネルトランジスタ103、第4のNチャンネルトランジスタ107、第3のPチャンネルトランジスタ108の各ゲートは、図1に示すように、あるいは図6に示すように、それぞれ単独に、その接続先を変更してもよい。
【0035】
またこの第2実施例の入力バッファ回路200のフィードバック用Pチャンネルトランジスタ205のゲートは、インバータ207の出力端子に接続されており、そのインバータ207の入力端子はインバータ201の入力端子に接続されている。このように、インバータ201の入力端子の電位を2.2Vから3Vに引き上げるためのフィードバック回路は、特に限定されるものではなく種々に構成することができるものである。
【0036】
図7は、本発明の入出力バッファ回路の第3実施例を示す回路図である。図1に示す第1実施例との相違点のみについて説明する。
図7に示す第3実施例では、第1のPチャンネルトランジスタ101と第2のPチャンネルトランジスタ102との接続点110と、第1のNチャンネルトランジスタ103と第4のNチャンネルトランジスタ104との接続点111とが互いに接続されている。
【0037】
図8は、図7に示す第3実施例の、出力バッファ回路の部分を書き方のみを変えて示した回路図である。
2つの接続点110,111を互いに接続したことにより、図8に示すように、第2のPチャンネルトランジスタ102と第1のNチャンネルトランジスタ103が並列接続されることとなる。第1,第2実施例においても、遷移時に寄生ダイオードがオンされること等により、パッド11に接続された外部負荷を高速に駆動することができるが、第3実施例の場合、第2のPチャンネルトランジスタ102と第1のNチャンネルトランジスタ103が並列接続されているため、パッド11の信号が‘L’レベルから‘H’レベルに変化する際、および‘H’レベルから‘L’レベルに変化する際に、第1実施例、第2実施例と比べより多くの電流を流すことができ、外部負荷をより高速に駆動することができる。
【0038】
尚、上記各実施例は出力バッファ回路100と入力バッファ回路200との双方を備えた入出力バッファ回路の実施例であるが、出力バッファ回路100もしくは入力バッファ回路200のみでもそれぞれ単独に構成することができる。
【0039】
【発明の効果】
以上説明したように、本発明によれば、プロセスの変更、追加を伴うことなく、かつ単一電源のみを供給し、しかも図10を参照して説明した前述の(1)〜(3)のいずれの問題もが解決された出力バッファ回路、および入出力バッファ回路が構成される。
【図面の簡単な説明】
【図1】本発明の入出力バッファ回路の第1実施例を示す回路図である。
【図2】パッドに‘H’レベル(3V)の信号を出力する際の各部の状態を示した、図1と同一の回路図である。
【図3】パッドに‘L’レベル(0V)の信号を出力する際の各部の状態を示した、図1と同一の回路図である。
【図4】出力バッファ回路からはパッドにハイインピーダンスを出力し、そのパッドに外部回路から‘H’レベル(5V)が印加された状態を示した図1と同一の回路図である。
【図5】出力バッファ回路からパッドにハイインピーダンスが出力され、そのパッドに外部回路から‘L’レベル(0V)が印加された状態を示した図1と同一の回路図である。
【図6】本発明の入出力バッファ回路の第2実施例を示す回路図である。
【図7】本発明の入出力バッファ回路の第3実施例を示す回路図である。
【図8】図7に示す第3実施例の、出力バッファ回路の部分を書き方のみを変えて示した回路図である。
【図9】ボード上のバスに3Vで動作するデバイスと5Vで動作するデバイスとが混在している様子を示した模式図である。
【図10】図9の丸印内に示す従来の入出力バッファ回路を示す回路図である。
【図11】従来の対策を示した模式図である。
【符号の説明】
11 パッド
100 出力バッファ回路
101 第1のPチャンネルトランジスタ
102 第2のPチャンネルトランジスタ
103 第1のNチャンネルトランジスタ
104 第2のNチャンネルトランジスタ
106 第3のNチャンネルトランジスタ
107 第4のNチャンネルトランジスタ
108 第3のPチャンネルトランジスタ
121 第1の信号入力端子
122 第2の信号入力端子
123 第3の信号入力端子
200 入力バッファ回路
201 インバータ
204 第5のNチャンネルトランジスタ
205 フィードバック用Pチャンネルトランジスタ

Claims (5)

  1. 信号をパッドに出力する出力回路において、
    電源と前記パッドとの間に直列に接続され、電源側から順にバックゲートが電源に接続され、第1の信号がそのゲートに入力される第1のPチャンネルトランジスタと、
    バックゲートが前記パッドに接続された第2のPチャンネルトランジスタと、
    前記第2のPチャンネルトランジスタのゲートと前記パッドとの間に接続され、そのバックゲートが前記パッドに接続され、前記パッドに電源電圧よりも高い電圧が印加されたときに前記第2のPチャンネルトランジスタのゲートをプルアップする第3のPチャンネルトランジスタとを備えたことを特徴とする出力バッファ回路。
  2. 外部回路との間の信号の授受を中継するパッドに、Hレベル、Lレベル、又はハイインピーダンスを出力する出力回路において、
    電源と前記パッドとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、前記パッドに‘H’レベルを出力する際に‘L’レベル、前記パッドに‘L’レベルおよびハイインピーダンスを出力する際に‘H’レベルに遷移する第1の信号を入力する第1の信号入力端子に接続された第1のPチャンネルトランジスタ、並びに、バックゲートが前記パッドに接続された第2のPチャンネルトランジスタと、
    前記パッドとグラウンドとの間に接続された、前記パッド側から順に、ゲートが電源もしくは前記第1の信号入力端子に接続された第1のNチャンネルトランジスタ、並びに、ゲートが、前記パッドに‘H’レベルおよびハイインピーダンスを出力する際に‘L’レベル、前記パッドに‘L’レベルを出力する際に、‘H’レベルに遷移する第2の信号を入力する第2の信号入力端子に接続された第2のNチャンネルトランジスタと、
    前記第1の信号入力端子と前記第2のPチャンネルトランジスタのゲートとの間に直列に接続された、前記第1の信号入力端子側から順に、ゲートが、前記パッドに‘H’レベルおよび‘L’レベルを出力する際に‘H’レベル、前記パッドにハイインピーダンスを出力する際に‘L’レベルに遷移するイネーブル信号が入力されるイネーブル信号入力端子に接続された第3のNチャンネルトランジスタ、並びに、ゲートが、前記第2の信号の論理が反転された第3の信号が入力される第3の信号入力端子に接続された第4のNチャンネルトランジスタと、
    前記第2のPチャンネルトランジスタのゲートと前記パッドとの間に接続された、バックゲートが前記パッドに接続されるとともに、ゲートが電源もしくは前記第3の信号入力端子に接続された第3のPチャンネルトランジスタとを備えたことを特徴とする出力バッファ回路。
  3. 請求項2の出力バッファ回路において、更に、第1のPチャンネルトランジスタと第2のPチャンネルトランジスタとの接続点と、第1のNチャンネルトランジスタと第2のNチャンネルトランジスタとの接続点とを接続したことを特徴とする出力バッファ回路。
  4. 互いに同一のパッドに接続された、請求項1乃至3記載の出力バッファ回路、および、外部回路から、該外部回路との間の信号の授受を中継するパッドに入力された‘H’レベルおよび‘L’レベルを内部回路に取り込む入力回路であって、
    インバータと、
    該インバータの入力端子と前記パッドとの間に配置され、ゲートが電源に接続された第5のNチャンネルトランジスタと、
    前記パッドに‘H’レベルが入力された際に前記インバータの入力端子の電位を電源電位に引き上げるフィードバック回路とを備えた入力バッファ回路を具備することを特徴とする入出力バッファ回路
  5. 請求項4の入力バッファ回路において、
    前記フィードバック回路は、そのゲートが前記インバータの出力端子に、又はインバータの入カ端子に入力が接続された別のインバータの出力端子に接続され、そのソースが電源に接続され、そのドレインが前記インバータの入力端子に接続されているPチャンネルトランジスタからなることを特徴とする入力バッファ回路。
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DE69418020T DE69418020T2 (de) 1993-12-24 1994-12-22 Ausgangspufferkreis, Eingangspufferkreis und Zweirichtungspufferkreis für mehrere Spannungssysteme
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EP98100281A EP0844737B1 (en) 1993-12-24 1994-12-22 Input buffer circuit and bidirectional buffer circuit for plural voltage systems
CN94119214A CN1108017A (zh) 1993-12-24 1994-12-23 多电压系统的输出,输入缓冲电路及双向缓冲电路
KR1019940036240A KR100326654B1 (ko) 1993-12-24 1994-12-23 다중전압시스템용출력버퍼회로,입력버퍼회로및양방향버퍼회로
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996042139A1 (en) * 1995-06-13 1996-12-27 Advanced Micro Devices, Inc. Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit
DE19536020C1 (de) * 1995-09-27 1997-02-20 Siemens Ag Bidirektionale Treiberschaltung für PCI-Bussysteme
JP2806335B2 (ja) * 1996-01-17 1998-09-30 日本電気株式会社 論理回路及びこれを用いた半導体集積回路
JP3340906B2 (ja) * 1996-03-13 2002-11-05 株式会社 沖マイクロデザイン 出力回路
US6118302A (en) 1996-05-28 2000-09-12 Altera Corporation Interface for low-voltage semiconductor devices
JP3234778B2 (ja) * 1996-09-25 2001-12-04 株式会社東芝 入出力回路及びこの入出力回路への信号の入出力方法
US5933025A (en) * 1997-01-15 1999-08-03 Xilinx, Inc. Low voltage interface circuit with a high voltage tolerance
US5889420A (en) * 1997-06-30 1999-03-30 Siemens Aktiengesellschaft OCD with low output capacitance
US6255850B1 (en) * 1997-10-28 2001-07-03 Altera Corporation Integrated circuit with both clamp protection and high impedance protection from input overshoot
US6043680A (en) * 1998-02-02 2000-03-28 Tritech Microelectronics, Ltd. 5V tolerant I/O buffer
US6121795A (en) * 1998-02-26 2000-09-19 Xilinx, Inc. Low-voltage input/output circuit with high voltage tolerance
US6141200A (en) * 1998-04-20 2000-10-31 International Business Machines Corporation Stacked PFET off-chip driver with a latch bias generator for overvoltage protection
US7687858B2 (en) 1999-01-15 2010-03-30 Broadcom Corporation System and method for ESD protection
US6445039B1 (en) 1998-11-12 2002-09-03 Broadcom Corporation System and method for ESD Protection
US6985035B1 (en) 1998-11-12 2006-01-10 Broadcom Corporation System and method for linearizing a CMOS differential pair
US7696823B2 (en) 1999-05-26 2010-04-13 Broadcom Corporation System and method for linearizing a CMOS differential pair
US6885275B1 (en) 1998-11-12 2005-04-26 Broadcom Corporation Multi-track integrated spiral inductor
AU3209000A (en) 1999-01-15 2000-08-01 Broadcom Corporation System and method for esd protection
US8405152B2 (en) 1999-01-15 2013-03-26 Broadcom Corporation System and method for ESD protection
AT326031T (de) 1999-06-29 2006-06-15 Broadcom Corp System und verfahren zur unabhängigen versorgungsfolge integrierter schaltungen
US6353333B1 (en) * 2000-06-16 2002-03-05 Xilinx, Inc. Simplified 5V tolerance circuit for 3.3V I/O design
EP1328060B1 (en) * 2000-09-26 2012-05-23 Seiko Epson Corporation Oscillation circuit, electronic circuit, and semiconductor device, clock, and electronic apparatus which comprise these circuits
JP3742335B2 (ja) * 2001-12-20 2006-02-01 富士通株式会社 入出力バッファ回路
US6690191B2 (en) 2001-12-21 2004-02-10 Sun Microsystems, Inc. Bi-directional output buffer
KR100532433B1 (ko) * 2003-05-07 2005-11-30 삼성전자주식회사 하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법
EP1628399B1 (en) * 2003-05-28 2009-05-20 Fujitsu Microelectronics Limited Semiconductor device
KR100711108B1 (ko) * 2004-07-16 2007-04-24 삼성전자주식회사 레벨 쉬프터 및 레벨 쉬프팅 방법
US7439592B2 (en) 2004-12-13 2008-10-21 Broadcom Corporation ESD protection for high voltage applications
US7505238B2 (en) 2005-01-07 2009-03-17 Agnes Neves Woo ESD configuration for low parasitic capacitance I/O
US7429882B2 (en) * 2006-06-08 2008-09-30 Toshiba America Electronic Components, Inc. AC-DC input buffer
KR101548242B1 (ko) * 2008-07-21 2015-09-04 삼성전자주식회사 반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치
US7986171B2 (en) * 2008-10-21 2011-07-26 Himax Technologies Limited Mixed-voltage I/O buffer
US7893731B2 (en) * 2008-11-19 2011-02-22 Toshiba America Electronic Components, Inc. AC/DC input buffer
JP5189576B2 (ja) * 2009-10-05 2013-04-24 日本電波工業株式会社 電圧制御発振器
US8390320B2 (en) * 2011-03-10 2013-03-05 Infineon Technologies Ag Dynamic pad hardware control
CN103268133B (zh) * 2013-04-18 2014-12-10 北京大学 一种多工作电压输入输出管脚单元电路
US9473141B2 (en) * 2014-10-13 2016-10-18 Globalfoundries Inc. Receiving an I/O signal in multiple voltage domains
CN105790753B (zh) * 2014-12-25 2018-12-21 中芯国际集成电路制造(上海)有限公司 输出缓冲器
JP6719233B2 (ja) * 2016-03-07 2020-07-08 エイブリック株式会社 出力回路
CN107733026B (zh) * 2017-10-30 2020-06-05 Oppo广东移动通信有限公司 一种负压保护电路、usb充电电路及终端设备
CN109102832B (zh) * 2018-09-12 2021-07-06 中国电子科技集团公司第五十八研究所 一种负向电压传输电路
US11019392B2 (en) * 2019-07-19 2021-05-25 Semiconductor Components Industries, Llc Methods and apparatus for an output buffer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217502A (en) * 1977-09-10 1980-08-12 Tokyo Shibaura Denki Kabushiki Kaisha Converter producing three output states
US4324991A (en) * 1979-12-12 1982-04-13 Casio Computer Co., Ltd. Voltage selector circuit
US4438352A (en) * 1980-06-02 1984-03-20 Xerox Corporation TTL Compatible CMOS input buffer
JPH0353810B2 (ja) * 1985-10-15 1991-08-16
JPH0728214B2 (ja) * 1987-02-06 1995-03-29 株式会社日立製作所 半導体集積回路装置
US4800303A (en) * 1987-05-19 1989-01-24 Gazelle Microcircuits, Inc. TTL compatible output buffer
JPH056373B2 (ja) * 1988-06-16 1993-01-26 Toshiba Kk
KR910007785B1 (ko) * 1988-12-20 1991-10-02 삼성전자 주식회사 전원공급전압 변동에 대해 안정한 씨모스 입력 버퍼회로
US4978905A (en) * 1989-10-31 1990-12-18 Cypress Semiconductor Corp. Noise reduction output buffer
JPH07111826B2 (ja) * 1990-09-12 1995-11-29 株式会社東芝 半導体記憶装置
US5151619A (en) * 1990-10-11 1992-09-29 International Business Machines Corporation Cmos off chip driver circuit
US5128560A (en) * 1991-03-22 1992-07-07 Micron Technology, Inc. Boosted supply output driver circuit for driving an all N-channel output stage
US5321319A (en) * 1992-06-08 1994-06-14 Advanced Micro Devices, Inc. High speed CMOS bus driver circuit that provides minimum output signal oscillation
KR940010674B1 (ko) * 1992-10-29 1994-10-24 삼성전자 주식회사 입력 버퍼

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