JP3916986B2 - 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば液晶表示装置等の画像表示装置へ印加する信号を供給する回路等のように、論理演算を行う信号処理回路、および、それに用いられる、低電圧信号を生成する低電圧信号発生器、さらに、それを備えた画像表示装置に関するものである。
【０００２】
【従来の技術】
大規模な伝送回路をもつ装置の中で、液晶素子、ＥＬ（エレクトロルミネッセンス）素子およびＬＥＤ（発光ダイオード）素子等を、マトリクス状に配列して形成される画像表示装置が知られている。このようなマトリクス型の画像表示装置、例えば、図２８に示すような液晶表示装置１０１は、マトリクス状に配された画素ＰＩＸを有する表示部１０２と、各画素ＰＩＸを駆動するデータ信号線駆動回路１０３及び走査信号線回路１０４とを備えている。制御回路１０５が各画素ＰＩＸの表示状態を表す映像信号ＤＡＴを生成すると、当該映像信号ＤＡＴに基づいて画像が表示できる。以下に動作の概略を示す。データ信号線駆動回路１０３では、シフトレジスタにおいてクロック信号ＳＣＫ等のタイミング信号に同期して信号線Ｓ_nのパルスを順次信号線Ｓ_n+1へ転送する。この転送パルスによりサンプリングパルスを生成する。サンプリング部１０３ｂにおいてはサンプリングパルスと同期して入力された映像信号ＤＡＴを取り込み、各データ信号線ＳＤに書き込む働きをする。一方、走査信号線駆動回路１０４では、シフトレジスタにおいてクロック信号ＧＣＫ等のタイミング信号に同期して走査信号線ＧＬ_nのパルスを順次走査信号線ＧＬ_n+1へ転送する。この転送パルスにより、走査信号線ＧＬ_nを選択するゲートパルスを生成する。このゲートパルスが画素ＰＩＸ内にあるスイッチング素子の開閉を制御し、各データ信号線ＳＤに書き込まれた映像信号（データ）を各画素ＰＩＸに書き込むとともに、各画素ＰＩＸに書き込まれたデータを保持させる働きをする。
【０００３】
近年、液晶表示装置の小型化や高解像度化、実装コストの低減などのために、表示を司る画素アレイと駆動回路とを、同一基板上に一体形成する技術が注目を集めている。このような駆動回路一体型の液晶表示装置では、その基板に透明基板を使う必要がある（現在広く用いられている透過型液晶表示装置を構成する場合）ので、石英基板やガラス基板上に構成することができるポリシリコンシリコン薄膜トランジスタを能動素子として用いる場合が多い。
【０００４】
ポリシリコンシリコン薄膜トランジスタ（以下、「ポリシリコンＴＦＴ」と称す。）は、その移動度が概略１０〜１００ｃｍ²／Ｖ・ｓ程度であり、またＮ型及びＰ型のしきい値はそれぞれ＋１〜＋４Ｖ、−１〜−４Ｖである。回路動作のためには電源電圧及び入力論理振幅がＴＦＴしきい値より十分高くなければならず、従って、ポリシリコンＴＦＴを用いた回路の動作には１０〜１２Ｖ程度の電圧が必要である。
【０００５】
ところで、液晶表示装置はＰＤＡ（Personal Digital Assistant）や携帯電話などの携帯情報機器やデスクトップパソコンのモニタとして用いられているが、それらの機器自身は単結晶シリコンを用いたＩＣやＬＳＩで構成されており、信号電圧は高くても３〜５Ｖである。このため従来は液晶パネルに３Ｖの低論理振幅入力制御信号を１２Ｖ程度まで昇圧するレベルシフタを内蔵していた。例えば、特開平１１−２７２２４０号公報、特開平１１−１４５８２１号公報に示されている。これらは、図２９に示すように、データ信号線駆動回路１０３および走査信号線駆動回路１０４の入力前にレベルシフタを設けて外部入力の低論理振幅制御信号をレベルシフトし、それぞれの駆動回路のシフトレジスタへ出力している。
【０００６】
しかしながら、上述の手法ではシフトレジスタ駆動用のクロックが高論理振幅信号になり、さらにほぼデータ信号線駆動回路１０３と同程度の長さの配線を伝播することとなる。
【０００７】
ここでシフトレジスタのクロックの負荷容量を考慮してみる。図３０に一般的シフトレジスタであるＤ型フリップフロップを示す。クロック配線（ＣＫ及びＣＫＢ）はシフトレジスタ全段に繋がっている。それぞれのクロック線には１段当たり２つのトランジスタのゲートと繋がっており、これが負荷ゲート容量となっている。
【０００８】
また配線自身は、下地と容量結合するので、容量は次式で表される。

ここで、Ｃ_wireはトータルの配線容量、Ｃ_plateは下地との平行平板を考慮した場合の配線容量、Ｃ_fringeは配線のフリンジ効果による容量である。上式は図３１で示す等価モデルを用いた結果（「ＭＯＳ集積回路の基礎」、原央編著、近代科学社刊）であり、フリンジ容量Ｃfringeの効果を円柱配線で代替えしている。ここで、Ｗは配線幅、Ｌは配線長、Ｔは配線膜厚、Ｈはフィールド酸化膜厚、ε_oxはフィールド酸化膜厚の誘電率である。この式から明らかなように、配線容量は配線長Ｌに比例して増大する。これ以外にも隣接の配線との容量結合があり、この効果も配線長Ｌに比例する。
【０００９】
つまり、クロック線の負荷容量はシフトレジスタの段数が増えること、さらに配線長が長くなることと比例して増大する。
【００１０】
一方、伝播信号による消費電力は静的消費電流が無いとすると次式で表される。
Ｐ＝Ｃ_LｆＶ² ・・・（２）
ここで、Ｐは消費電力、Ｃ_Lは負荷容量、ｆは動作周波数、Ｖは動作電圧である。
【００１１】
（１）と（２）の結果から、負荷を持った配線を信号が伝播すると距離に比例して消費電力が増大する。さらにその伝播する信号論理振幅が大きいと二乗で消費電力は増大する。従って、上述の低論理振幅入力制御信号をレベルシフタで昇圧しデータ信号線駆動回路および走査信号線駆動回路へ出力する従来例ではクロック線での消費電力が大きくなってしまう。また高論理振幅、高速のクロック配線が基板全体にわたっていることから、不要輻射の発生のおそれもある。
【００１２】
これに対し、図３２は、特開平６−９５０７３号公報で挙げられているポリシリコンを用いて作製した液晶表示装置の信号線駆動回路もしくは走査線信号回路の一部分である。シフトレジスタ２０１は低論理振幅信号で駆動し、その出力をレベルシフタ２０２で液晶駆動に用いる高論理振幅信号まで昇圧するものである。これによってクロック線には低論理振幅信号しか伝播せず消費電力と不要輻射の発生が抑えられるとされている。しかしながら本例では、上述した単結晶シリコンと比較して移動度もしきい値も劣るポリシリコンで形成されたシフトレジスタを低論理振幅で駆動するため、駆動のための電圧マージンが小さく、動作不良を起こす確率が高くなる。また高論理振幅信号を用いるよりも駆動スピードも遅くなる。
【００１３】
これに対し、特開２０００−７５８４２号公報及び特開２０００−１６３００３号公報では以下のようになっている。すなわち、図３３はＤ型フリップフロップを用いた一般的シフトレジスタのダイアグラムである。シフトレジスタ３０１はＤ型フリップフロップ３０２ａ、３０２ｂ、…が連結された構造をとっている。特開２０００−７５８４２号公報及び特開２０００−１６３００３号公報では、図３４に示すように、低論理振幅でクロック線を伝送してきた信号を各段に分散配置したレベルシフタ３０３ａ、３０３ｂ、…によって高論理振幅信号に昇圧し、その後シフトレジスタをこの高論理振幅信号で駆動することにより、伝送系であるクロック線での消費電力を低減する。さらに、シフトレジスタを高論理振幅で動作させるので、上記特開平６−９５０７３号公報で問題となったシフトレジスタの動作マージンと駆動スピードを改善することができるとされている。
【００１４】
【発明が解決しようとする課題】
しかしながら、各段のクロック信号の入力部にレベルシフタを内蔵した特開２０００−７５８４２号公報及び特開２０００−１６３００３号公報のシフトレジスタの場合、クロック信号は外部制御回路から液晶パネル内の信号線駆動回路または走査線駆動回路中のシフトレジスタ内のレベルシフタまで低論理振幅のままである。よって液晶パネル内で信号線駆動回路または走査線駆動回路の前に制御回路からの信号の論理演算が必要な時、この低論理振幅信号では上述したように演算の電圧動作マージンが小さく動作不良を起こしたり、演算スピードが遅くなったりし、実用上問題となる。例えば、データ信号線駆動回路内のシフトレジスタの駆動周波数を落とすため、シフトレジスタを多相化することがある。この場合、外部回路からのクロック信号を分周処理しなければならない。このような論理演算を行うには、上述したようにポリシリコンＴＦＴでは特性が不足しており、高論理振幅信号が必要である。
【００１５】
このように、ポリシリコンＴＦＴを用いた装置では、信号演算部に対しては高論理振幅信号が必要であり、長大な伝送系では低消費電力や不要輻射の点から低論理振幅信号が求められている。
【００１６】
本発明は、上記問題点に鑑みなされたものであり、その目的は、高論理振幅信号が必要な論理演算部を備えた構成において、消費電力増加や不要輻射発生を抑えることができる信号処理回路、および、それに用いられる、低電圧信号を生成する低電圧信号発生器、さらに、それを備えた画像表示装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記の課題を解決するため、本発明の信号処理回路は、マトリクス状に配された複数の画素を有する表示部を備えた画像表示装置に用いられるものであって、上記表示部と同一基板上に形成され、高論理振幅信号が必要な第１論理演算回路及び第２論理演算回路と、その間の負荷容量である伝送系とを備えた信号処理回路において、上記第１論理演算回路と上記伝送系との間に、上記高論理振幅信号からそれよりも振幅の小さい低論理振幅信号に変換する降圧レベルシフタである低電圧信号発生器が設けられ、上記伝送系と上記第２論理演算回路との間に、上記低論理振幅信号から高論理振幅信号に変換する昇圧レベルシフタが設けられていることを特徴としている。
【００１８】
また、本発明の低電圧信号発生器は、マトリクス状に配された複数の画素を有する表示部を備えた画像表示装置に用いられるものであって、上記表示部と同一基板上に形成され、高論理振幅信号が必要な第１論理演算回路及び第２論理演算回路と、その間の負荷容量である伝送系とを備えた信号処理回路に設けられるものであって、高論理振幅信号からそれよりも振幅の小さい低論理振幅信号に変換することを特徴としている。
【００１９】
上記の構成により、第１論理演算回路が高論理振幅信号を用いて演算を行った後、その高論理振幅信号から、降圧レベルシフタである低電圧信号発生器が、低論理振幅信号に変換する。その低論理振幅信号が負荷容量である伝送系に印加される。その後、その低論理振幅信号から、昇圧レベルシフタが、高論理振幅信号に変換する。第１論理演算回路で用いる高論理振幅信号と、第２論理演算回路で用いる高論理振幅信号とは、振幅は、同一とすることも、異なるとすることもできる。
【００２０】
したがって、第１・第２論理演算回路では、高論理振幅信号を用いて、動作不良を起こすことなく、高速に演算できるとともに、負荷容量であるその中間の伝送系では、低論理振幅信号を用いて、低消費電力で信号を第１論理演算回路から第２論理演算回路へ伝送することができる。それゆえ、高論理振幅信号が必要な論理演算部を備えた構成において、消費電力増加や不要輻射発生を抑えることができる。すなわち、高論理振幅信号が必要な論理演算部と低消費電力のために低論理振幅信号が必要な負荷容量をもつ伝送系を組み合わせる信号処理回路、及び、高論理振幅信号から低論理振幅信号を生成することができる降圧レベルシフタである低電圧信号発生器を提供することができる。
【００２１】
このようにして、伝送回路系について、ある第１の回路で必要である高電圧信号を用いて低電圧信号を生成し第２回路へ伝送することにより伝送系の消費電力を低減することができる。すなわち、ポリシリコンＴＦＴが用いられた回路において高論理振幅信号が必要な論理演算部と低消費電力のために低論理振幅信号が必要な負荷容量をもつ伝送系を組み合わせる回路構成及び高論理振幅信号から低論理振幅信号を生成する低電圧信号発生器となる降圧レベルシフタを提供することができる。
【００２２】
また、本発明の低電圧信号発生器は、上記構成において、上記高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のローレベル電位と、上記低論理振幅信号のローレベル電源電位と、上記高論理振幅信号のローレベル電源電位とのうちのいずれか１つが入力され、上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のハイレベル電位と、上記低論理振幅信号のハイレベル電源電位とのいずれかが入力され、上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、低論理振幅信号を出力することを特徴としている。
【００２３】
上記の構成により、上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから低論理振幅信号を出力する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の低電圧信号発生器を実現することができる。
【００２４】
また、本発明の低電圧信号発生器は、マトリクス状に配された複数の画素と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置に用いられるものであって、上記構成において、上記ローレベル出力用トランジスタ群のソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示すスタートパルス信号と、上記低論理振幅信号のローレベル電源電位と、上記高論理振幅信号のローレベル電源電位とのうちのいずれか１つが入力され、上記ハイレベル出力用トランジスタ群のソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示す反転スタートパルス信号と、上記低論理振幅信号のハイレベル電源電位とのいずれかが入力されていることを特徴としている。
【００２５】
上記の構成により、上記高論理振幅信号が上記ゲートを開閉することにより、上記トランジスタから、低論理振幅信号を出力する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の低電圧信号発生器を実現することができる。
【００２６】
また、本発明の低電圧信号発生器は、上記の構成に加えて、上記各トランジスタから、上記低論理振幅信号とその反転信号を出力することを特徴としている。
【００２７】
上記の構成により、上記低論理振幅信号とその反転信号を出力する。それゆえ、上記の構成による効果に加えて、より柔軟に、後段の回路に対応することができる。
【００２８】
また、本発明の低電圧信号発生器は、上記の構成に加えて、上記第１論理演算回路および第２論理演算回路の少なくとも一方、あるいは自身がポリシリコンシリコン薄膜トランジスタから構成されていることを特徴としている。
【００２９】
上記の構成により、上記第１論理演算回路および第２論理演算回路の少なくとも一方、あるいは上記低電圧信号発生器がポリシリコンシリコン薄膜トランジスタから構成されている。それゆえ、上記の構成による効果に加えて、より柔軟に、後段の回路に対応することができる。
【００３０】
また、本発明の画像表示装置は、マトリクス状に配された複数の画素と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記データ信号線駆動回路に上記構成の低電圧信号発生器を備えたことを特徴としている。
【００３１】
上記の構成により、データ信号線駆動回路に上記構成の低電圧信号発生器が設けられている。
【００３２】
したがって、第１論理演算回路としての例えば入力クロック信号を分周する回路や、第２論理演算回路としての例えばシフトレジスタでは、高論理振幅信号を用いて、動作不良を起こすことなく、高速に演算できるとともに、負荷容量であるその中間の伝送系では、低論理振幅信号を用いて、低消費電力で信号を第１論理演算回路から第２論理演算回路へ伝送することができる。
【００３３】
それゆえ、画像表示装置において、高速な論理演算と低消費電力化とをともに実現することができる。
【００３４】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路が、クロック信号を昇圧する昇圧レベルシフタと、上記昇圧レベルシフタで昇圧されたクロック信号を分周するクロック分周回路と、上記クロック分周回路の出力を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、各段に昇圧レベルシフタを備えた複数のシフトレジスタと、上記データ信号線への出力を制御するサンプリング回路とを備えたことを特徴としている。
【００３５】
上記の構成により、上記低電圧信号発生器としての降圧レベルシフタが、上記クロック分周回路の出力を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができる。
【００３６】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路が、クロック信号から反転クロック信号を生成する反転クロック信号回路と、上記反転クロック信号を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、各段に昇圧レベルシフタを備えたシフトレジスタと、上記データ信号線への出力を制御するサンプリング回路とを備えたことを特徴としている。
【００３７】
上記の構成により、上記低電圧信号発生器としての降圧レベルシフタが、上記反転クロック信号回路で生成された反転クロック信号を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができる。
【００３８】
また、本発明の画像表示装置は、上記の構成に加えて、デジタルデータを捕まえるタイミングを決める各段に昇圧レベルシフタを備えた第１のシフトレジスタと、上記第１のシフトレジスタの出力を降圧する、上記低電圧信号発生器としてのレベルシフタと、上記デジタルデータをデジタル／アナログ変換するデジタルアナログコンバータと、上記データ信号線に出力するタイミングを決める各段に昇圧レベルシフタを備えた第２のシフトレジスタと、上記データ信号線への出力を制御するサンプリング回路とを備えたことを特徴としている。
【００３９】
上記の構成により、上記低電圧信号発生器としての降圧レベルシフタが、上記第１のシフトレジスタの出力を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができる。
【００４０】
また、本発明の画像表示装置は、マトリクス状に配された複数の画素と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記走査信号線駆動回路に上記構成の低電圧信号発生器を備えたことを特徴としている。
【００４１】
上記の構成により、上記走査信号線駆動回路に上記構成の低電圧信号発生器が設けられている。
【００４２】
したがって、第１論理演算回路としての例えば入力クロック信号を分周する回路や、第２論理演算回路としての例えばシフトレジスタでは、高論理振幅信号を用いて、動作不良を起こすことなく、高速に演算できるとともに、負荷容量であるその中間の伝送系では、低論理振幅信号を用いて、低消費電力で信号を第１論理演算回路から第２論理演算回路へ伝送することができる。
【００４３】
それゆえ、画像表示装置において、高速な論理演算と低消費電力化とをともに実現することができる。
【００４４】
また、本発明の画像表示装置は、上記の構成に加えて、上記走査線信号線駆動回路が、クロック信号を昇圧する昇圧レベルシフタと、上記昇圧レベルシフタで昇圧されたクロック信号を分周するクロック分周回路と、上記クロック分周回路の出力を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、各段に昇圧レベルシフタを備えた複数のシフトレジスタとを備えたことを特徴としている。
【００４５】
上記の構成により、上記低電圧信号発生器としての降圧レベルシフタが、上記クロック分周回路の出力を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができる。
【００４６】
また、本発明の画像表示装置は、上記の構成に加えて、上記走査信号線駆動回路が、クロック信号から反転クロック信号を生成する反転クロック信号回路と、上記反転クロック信号を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、各段に昇圧レベルシフタを備えたシフトレジスタとを備えたことを特徴としている。
【００４７】
上記の構成により、上記低電圧信号発生器としての降圧レベルシフタが、上記反転クロック信号回路で生成された反転クロック信号を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができる。
【００４８】
また、本発明の信号処理回路は、マトリクス状に配された複数の画素を有する表示部を備えた画像表示装置に用いられるものであって、上記表示部と同一基板上に形成され、高論理振幅信号で動作する第１論理演算回路と、負荷容量を有する伝送系と、第１論理演算回路から高論理振幅信号を入力し、入力された高論理振幅信号を、該高論理振幅信号よりも振幅の小さい低論理振幅信号に変換し、変換された低論理振幅信号を上記伝送系に出力する降圧レベルシフタである低電圧信号発生器とを備えることを特徴としている。
【００４９】
また、本発明の低電圧信号発生器は、マトリクス状に配された複数の画素を有する表示部を備えた画像表示装置に用いられるものであって、上記表示部と同一基板上に形成され、高論理振幅信号で動作する第１論理演算回路の出力側と、負荷容量を有する伝送系との間に設けられるものであって、高論理振幅信号を、該高論理振幅信号よりも振幅の小さい低論理振幅信号に変換することを特徴としている。
【００５０】
上記の構成によると、第１論理演算回路にて高論理振幅信号を用いて演算が行なわれて、演算による高論理振幅信号が出力され、出力された高論理振幅信号が、降圧レベルシフタである低電圧信号発生器にて低論理振幅信号に変換され、変換された低論理振幅信号が負荷容量を有する伝送系に出力される。
【００５１】
したがって、第１論理演算回路では、高論理振幅信号を用いて、動作不良を起こすことなく、高速に演算できるとともに、負荷容量である伝送系では、低論理振幅信号が伝送されるので、消費電力増加や不要輻射発生を抑えることができる。
【００５２】
また、本発明の信号処理回路は、上記の構成に加えて、上記伝送系に接続され、上記降圧レベルシフタから上記伝送系を介して入力された上記低論理振幅信号で動作する第２論理演算回路をさらに備えることを特徴としている。
【００５３】
例えばポリシリコンシリコン薄膜トランジスタから構成されている論理演算回路は、高速処理が必要であれば、高論理振幅信号で駆動する必要があるが、低速処理でよいならば、低論理振幅信号で駆動することができる。
【００５４】
したがって、本発明の信号処理回路は、伝送系と第２論理演算回路との間に昇圧レベルシフタを設ける必要がないので、回路規模の増大を抑えることができる。
【００５５】
また、上記の構成では、第１論理演算回路と伝送系との間に降圧レベルシフタを設けているので、伝送系と第２論理演算回路との間に降圧レベルシフタを設ける場合に比べて、消費電力増加や不要輻射発生を抑えることができる。
【００５６】
なお、本発明の信号処理回路は、論理演算部を複数持ちさらに負荷を持つ伝送系を持つ装置、すなわち、高論理振幅信号が必要な論理演算回路１および論理演算回路２とその間の負荷容量からなる回路において、論理演算回路１と負荷容量の間に高論理振幅信号から低論理振幅信号に変換する降圧レベルシフタが設けられ、負荷容量と論理演算回路２との間に低論理振幅信号から高論理振幅信号に変換する昇圧レベルシフタが設けられているように構成することもできる。
【００５７】
また、本発明の低電圧信号発生器は、その回路構成の中で、高論理振幅信号から低論理振幅信号に変換することを特徴とする降圧レベルシフタを備えているように構成することもできる。
【００５８】
また、本発明の信号処理回路は、上記構成において、高論理振幅信号がパスゲートを構成するトランジスタのゲートにつながっており、ソースが低論理振幅信号または低論理振幅信号のハイレベル電源電位または高論理振幅信号と低論理振幅信号のローレベル電源電位につながっており、低論理振幅信号の出力を生成するように構成することもできる。
【００５９】
また、本発明の信号処理回路は、上記構成において、トランジスタのソースにつながる低論理振幅信号がスタートパルス信号または反転スタートパルス信号であるように構成することもできる。
【００６０】
また、本発明の信号処理回路は、上記構成において、トランジスタのソースにつながる低論理振幅信号が反転スタートパルス信号または高論理振幅信号と低論理振幅信号のローレベル電源電位であるように構成することもできる。
【００６１】
また、本発明の信号処理回路は、上記構成において、トランジスタのソースにつながる低論理振幅信号がスタートパルス信号または低論理振幅信号のハイレベル電源電位であるように構成することもできる。
【００６２】
また、本発明の信号処理回路は、上記構成において、トランジスタのソースにつながるのが低論理振幅信号のハイレベル電源電位または低論理振幅信号のローレベルであるように構成することもできる。
【００６３】
また、本発明の信号処理回路は、上記構成において、高論理振幅信号がパスゲートを構成するトランジスタのゲートにつながっており、ソースが低論理振幅信号または低論理振幅信号のハイレベル電源電位または高論理振幅信号と低論理振幅信号のローレベル電源電位につながっており、低論理振幅信号の出力と反転出力を生成するように構成することもできる。
【００６４】
また、本発明の信号処理回路は、上記構成において、これらの論理演算回路のいずれかがポリシリコンからなるように構成することもできる。
【００６５】
これにより、電圧の二乗に比例する負荷容量配線の消費電力を大幅に低減できるとともに不要輻射を低減できる。
【００６６】
また、本発明の画像表示装置は、マトリクス状に配された複数の画素と、上記各画素の各行に配置された複数のデータ信号線と、上記各画素の各列に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記構成の信号処理回路や降圧レベルシフタを備えるように構成することもできる。
【００６７】
また、本発明の画像表示装置は、上記構成において、入力クロック信号を昇圧するレベルシフタと、それに続くクロック分周回路と、上記分周回路の出力を降圧するレベルシフタと各段に昇圧レベルシフタを備えた複数のシフトレジスタと、データ信号線への出力を制御するサンプリング回路で構成されるデータ信号線駆動回路をもつように構成することもできる。それにより、負荷容量配線の消費電力を大幅に低減できるとともに不要輻射を低減できる。
【００６８】
また、本発明の画像表示装置は、上記構成において、クロック信号を受けて反転クロック信号を生成する回路と、上記反転クロック信号を降圧するレベルシフタと、各段に昇圧レベルシフタを備えたシフトレジスタと、データ信号線への出力を制御するサンプリング回路で構成されるデータ信号線駆動回路をもつように構成することもできる。それにより、負荷容量配線の消費電力を大幅に低減できるとともに不要輻射を低減できる。
【００６９】
また、本発明の画像表示装置は、上記構成において、デジタルデータを捕まえるタイミングを決める各段に昇圧レベルシフタを備えた第１のシフトレジスタと上記第１のシフトレジスタの出力を降圧するレベルシフタとデジタルアナログコンバータとデータ信号線に出力するタイミングを決める各段に昇圧レベルシフタを備えた第２のシフトレジスタとデータ信号線への出力を制御するサンプリング回路で構成されるデータ信号線駆動回路をもつように構成することもできる。それにより、負荷容量配線の消費電力を大幅に低減できるとともに不要輻射を低減できる。
【００７０】
また、本発明の画像表示装置は、上記構成において、入カクロック信号を昇圧するレベルシフタと、それに続くクロック分周回路と、上記分周回路の出力を降圧するレベルシフタと各段に昇圧レベルシフタを備えた複数のシフトレジスタとで構成される走査線信号線駆動回路をもつように構成することもできる。それにより、負荷容量配線の消費電力を大幅に低減できるとともに不要輻射を低減できる。
【００７１】
また、本発明の画像表示装置は、上記構成において、クロック信号を受けて反転クロック信号を生成する回路と、上記反転クロック信号を降圧するレベルシフタと、各段に昇圧レベルシフタを備えたシフトレジスタとで構成される走査線駆動回路をもつように構成することもできる。それにより、負荷容量配線の消費電力を大幅に低減できるとともに不要輻射を低減できる。
【００７２】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１から図２２までに基づいて説明すれば、以下の通りである。
【００７３】
本発明は、ポリシリコンを用いた回路に広く適用できるが、以下では、好適な例として、２相シフトレジスタを備えた画像表示装置に適用した場合について説明する。また、ここでは、画像表示装置として、液晶表示装置を例にとって説明する。
【００７４】
２相を含む多相シフトレジスタは、駆動周波数が単相シフトレジスタでは実現できない程高速である時に低速でパラレルに駆動するために用いられる。
【００７５】
図２は、基本的な画像表示装置の全体図である。画像表示装置は、画素ＰＩＸをマトリクス状に配置した表示部２２、データ信号線駆動回路２３、走査信号線駆動回路２４、論理演算回路２６を備えた、表示パネルとしての液晶パネル２１を備えているとともに、各回路の制御を行う制御回路２５を備えている。データ信号線駆動回路２３および走査信号線駆動回路２４はそれぞれシフトレジスタ（２３ａ、２４ａ）を備えている。また、データ信号線駆動回路２３は、サンプリング部２３ｂも備えている。
【００７６】
図１は、基本的な画像表示装置の全体図である図２の中のデータ信号線駆動回路を示している。つまり、画像表示装置の表示パネルとしての液晶パネル１０（図２の液晶パネル２１に相当）は、外部制御回路とのパネル側インターフェイス部にクロック信号の周波数を分周する論理演算回路１１（図２の回路２６に相当）、及び、各段にレベルシフタを分散配置した２相シフトレジスタとしてのシフトレジスタ１６ａ・１６ｂとサンプリング回路１７とを備えたデータ信号線駆動回路１２（図２の回路２３に相当）から構成されている。図１では表示部及び走査信号線駆動回路は図示を省略している。
【００７７】
上記論理演算回路１１、データ信号線駆動回路１２、図示していない表示部及び走査信号線駆動回路は、製造時の手間と、配線容量とを削減するために、同一基板上に設けられている。また、より多くの画素を集積し、表示面積を拡大するために上記各駆動回路及び論理演算回路は、ガラス基板上に形成されたポリシリコンシリコン薄膜トランジスタから構成されている。さらに、通常のガラス基板（歪み点が６００℃以下のガラス基板）を用いても、歪み点以上のプロセスに起因する反りやタワミが発生しないように、上記ポリシリコンシリコントランジスタは、６００℃以下のプロセス温度で製造される。
【００７８】
ポリシリコンシリコン薄膜トランジスタで形成されている上記回路の駆動電圧Ｖｄｄは、たとえば１２Ｖ程度に設定されている。一方、図２において制御回路２５は、上記各回路２２〜２４及び２６とは異なる基板上に、単結晶シリコントランジスタで形成されており、駆動電圧Ｖｈｈは例えば３Ｖあるいはそれ以下であって、上記ポリシリコン回路の駆動電圧Ｖｄｄよりも低い値に設定されている。
【００７９】
次に、動作を説明する。制御回路で生成された３Ｖ、３ＭＨｚのクロック信号ｃｋ及び相補関係にある反転クロック信号ｃｋｂは、図１の液晶パネル１０内の昇圧レベルシフタ１３ａ、１３ｂにより１２Ｖに昇圧される。それぞれの信号は１／２分周器１４ａ、１４ｂにより周波数を半分に落とし、２つの相補関係にある信号を生成する。つまりクロック信号ｃｋからは１２Ｖ、１．５ＭＨｚのクロック信号ＣＫ１及びその相補信号である反転クロック信号ＣＫ１Ｂが生成される。同様にクロック信号ｃｋの反転クロック信号ｃｋｂからは１２Ｖ、１．５ＭＨｚのクロック信号ＣＫ２及びその相補信号である反転クロック信号ＣＫ２Ｂが生成される。
【００８０】
外部の制御回路２５からのデータ信号線駆動回路用スタートパルス信号ｓｐ及び相補関係にある反転スタートパルス信号ｓｐｂは、昇圧レベルシフタ１３ｃによって１２Ｖに昇圧され、シフトレジスタ１６ａ、１６ｂへ入力される。また、各クロック信号は、外部の制御回路２５からのデータ信号線駆動回路用スタートパルス信号ｓｐ及び相補関係にある反転スタートパルス信号ｓｐｂによってコントロールされている降圧レベルシフタ１５ａ、１５ｂ、１５ｃ、１５ｄにて１２Ｖから３Ｖに降圧される。この低論理振幅クロック信号がデータ信号線駆動回路１２内を伝播し、シフトレジスタの各段にて再び論理演算動作に必要な高論理振幅である１２Ｖまで昇圧され、パルスシフトに用いられる。その後サンプリングパルスを生成し、サンプリング回路１７にてデータ信号をサンプリングし、データ信号線（図１では非表示）に出力し表示を行う。
【００８１】
図３および図４は、上述の１／２分周器１４ａ、１４ｂの一例の回路図を示している。周波数ｆのクロック信号を入力することにより、出力Ｑ及びその相補関係にある出力ＱＢに周波数（１／２）ｆのクロック信号と反転クロック信号をそれぞれ出力する。図３は入力クロックの立ち上がりに同期し動作するポジティブエッジタイプで、図４は入力クロックの立ち下がりに同期し動作するネガティブエッジタイプである。
【００８２】
図５は、データ信号線駆動回路の信号のタイミングダイアグラムである。例としてポジティブエッジタイプについて説明すれば、１／２分周器１４ａ、１４ｂのポジティブエッジタイプによりレベルシフタで昇圧されたクロック信号ＣＫの立ち上がりに同期してクロック信号ＣＫ１及びその相補信号である反転クロック信号ＣＫ１Ｂが生成される。さらに１／２分周器１４ａ、１４ｂのポジティブエッジタイプによりレベルシフタで昇圧された反転クロック信号ＣＫＢの立ち上がりに同期してクロック信号ＣＫ２及びその相補信号である反転クロック信号ＣＫ２Ｂが生成される。これによってクロック信号ＣＫ１とＣＫ２とは互いに１／４周期分の位相差を持つ。またクロック信号ＣＫ１ＢとＣＫ２Ｂも互いに１／４周期分の位相差を持つ。
【００８３】
ここではポジティブエッジタイプを用いたが、もちろんネガティブエッジタイプを用いることも可能である。
【００８４】
その後、図１の降圧レベルシフタ１５ａないし１５ｄでの降圧及び各段の昇圧レベルシフタでの昇圧を行い、クロック信号ＣＫ１及び反転クロック信号ＣＫ１Ｂはシフトレジスタ１６ａに入力される。サンプリングパルスＳ１はＣＫ１の立ち上がりに同期し、サンプリングパルスＳ２はＣＫ２の立ち上がりに同期する。さらに、サンプリングパルスＳ３はＣＫ１Ｂの立ち上がりに同期し、サンプリングパルスＳ４はＣＫ２Ｂの立ち上がりに同期する。これによって、データをサンプリングするタイミングを決定する順次転送されるサンプリングパルスが生成される。
【００８５】
図６に、本発明で用いうる低電圧信号発生器である降圧レベルシフタの回路図の例を示す。入力（ＩＮＰＵＴ）として高論理振幅クロック信号がゲートにつながっており、低論理振幅信号であるスタートパルス信号ｓｐまたは反転スタートパルス信号ｓｐｂがソースに繋がったトランジスタ４つと、インバータ１つからなる。スタートパルス信号ｓｐは１ゲート走査時間の殆どの間において、ロー電位Ｖｓｓである。一方、反転スタートパルス信号ｓｐｂも１ゲート走査時間の殆どの間において、ハイ電位Ｖｈｈである。ここでＶｈｈは外部の制御回路２５の出力なので低電圧振幅のハイレベルであり、前述した図１の場合は３Ｖである。１２Ｖの高論理振幅信号でトランジスタをスイッチングすることにより、ソースにつながる反転スタートパルス信号ｓｐｂのハイ電位Ｖｈｈまたはソースにつながるスタートパルス信号ｓｐのロー電位Ｖｓｓをパスする。本降圧レベルシフタは、出力及び相補関係にある反転出力を生成する。
【００８６】
本構成では、降圧レベルシフタの駆動に新たに低論理振幅のハイ電位を電源として用意する必要がないため、外部の制御回路２５と液晶パネルとのインターフェイスの端子数を低減することができる。本例ではスタートパルスと反転スタートパルスとを用いたが、他の低論理振幅信号を用いてもよい。図６に示す本低電圧信号発生器である降圧レベルシフタはＮ型トランジスタのみで構成されているが、もちろんＰ型トランジスタのみ及びＮ型トランジスタとＰ型トランジスタを用いるＣＭＯＳ構成も可能である。
【００８７】
図１４に、図６で示す低電圧信号発生器である降圧レベルシフタのタイミングダイアグラムを示す。データ信号線駆動回路スタートパルス信号ｓｐと反転スタートパルス信号ｓｐｂとはハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）パルスである。一方、入力は、周波数を１／２にする論理演算後の出力なのでハイ電圧Ｖｄｄ、ロー電位Ｖｓｓで１２Ｖ（＝Ｖｄｄ−Ｖｓｓ）の振幅をもつ。この高論理振幅信号によるスイッチングにより、ハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）のクロック信号と反転クロック信号とが生成される。
【００８８】
図７に、本発明で用いうる低電圧信号発生器である降圧レベルシフタの回路図の例を示す。入力（ＩＮＰＵＴ）として高論理振幅クロック信号がゲートにつながっており、低論理振幅信号である反転スタートパルス信号ｓｐｂ又は高論理振幅と低論理振幅のローレベルである電源電位Ｖｓｓがソースに繋がったトランジスタ４つと、インバータ１つからなる。反転スタートパルス信号ｓｐｂは１ゲート走査時間の殆どの間において、ハイ電位Ｖｈｈである。ここでＶｈｈは外部の制御回路２５の出力なので低電圧振幅のハイレベルであり、前述した図１の場合は３Ｖである。１２Ｖの高論理振幅信号でトランジスタをスイッチングすることにより、ソースにつながる反転スタートパルス信号ｓｐｂのハイ電位Ｖｈｈまたはソースにつながる高論理振幅と低論理振幅のロー電位Ｖｓｓをパスする。
【００８９】
本構成では、降圧レベルシフタの駆動に新たに低論理振幅のハイ電位を電源として用意する必要がないため、外部の制御回路２５と液晶パネルとのインターフェイスの端子数を低減することができる。本例では反転スタートパルスを用いたが、他の低論理振幅信号を用いてもよい。図７に示す本低電圧信号発生器である降圧レベルシフタはＮ型トランジスタのみで構成されているが、もちろんＰ型トランジスタのみ及びＮ型トランジスタとＰ型トランジスタを用いるＣＭＯＳ構成も可能である。
【００９０】
図１５に、図７で示す低電圧信号発生器である降圧レベルシフタのタイミングダイアグラムを示す。反転スタートパルス信号ｓｐｂはハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）パルスである。一方、入力は、周波数を１／２にする論理演算後の出力なのでハイ電位Ｖｄｄ、ロー電位Ｖｓｓで１２Ｖ（＝Ｖｄｄ−Ｖｓｓ）の振幅をもつ。この高論理振幅信号によるスイッチングにより、ハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）のクロック信号と反転クロック信号とが生成される。
【００９１】
図８に、本発明で用いうる低電圧信号発生器である降圧レベルシフタの回路図の例を示す。入力（ＩＮＰＵＴ）として高論理振幅クロック信号がゲートにつながっており、低論理振幅信号であるスタートパルス信号ｓｐまたは低論理振幅のハイレベルである電源電位Ｖｈｈがソースに繋がったトランジスタ４つと、インバータ１つからなる。スタートパルス信号ｓｐは１ゲート走査時間の殆どの間において、ロー電位Ｖｓｓである。ここでＶｈｈは外部の制御回路２５の出力なので前述した図１の場合は３Ｖである。１２Ｖの高論理振幅信号でトランジスタをスイッチングすることにより、ソースにつながるスタートパルス信号ｓｐのロー電位Ｖｓｓまたはソースにつながる低論理振幅のハイ電位Ｖｈｈをパスする。
【００９２】
本例ではスタートパルスを用いたが、他の低論理振幅信号を用いてもよい。図８に示す本低電圧信号発生器である降圧レベルシフタはＮ型トランジスタのみで構成されているが、もちろんＰ型トランジスタのみ及びＮ型トランジスタとＰ型トランジスタを用いるＣＭＯＳ構成も可能である。
【００９３】
図１６に、図８で示す低電圧信号発生器である降圧レベルシフタのタイミングダイアグラムを示す。スタートパルス信号ｓｐはハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）パルスである。一方、入力は、周波数を１／２にする論理演算後の出力なのでハイ電位Ｖｄｄ、ロー電位Ｖｓｓで１２Ｖ（＝Ｖｄｄ−Ｖｓｓ）の振幅をもつ。この高論理振幅信号によるスイッチングにより、ハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）のクロック信号と反転クロック信号とが生成される。
【００９４】
図９に、本発明で用いうる低電圧信号発生器である降圧レベルシフタの回路図の例を示す。入力（ＩＮＰＵＴ）として高論理振幅クロック信号がゲートにつながっており、低論理振幅のハイ電位Ｖｈｈまたは高論理振幅と低論理振幅のロー電位Ｖｓｓがソースに繋がったトランジスタ４つと、インバータ１つからなる。低論理振幅のハイ電位Ｖｈｈ又は高論理振幅と低論理振幅のロー電位Ｖｓｓは外部の制御回路２５で生成されており、Ｖｈｈは前述した図１の場合は３Ｖである。１２Ｖの高論理振幅信号でトランジスタをスイッチングすることにより、ソースにつながる低論理振幅のハイ電位Ｖｈｈ又は高論理振幅と低論理振幅のロー電位Ｖｓｓをパスする。
【００９５】
図９に示す本低電圧信号発生器である降圧レベルシフタはＮ型トランジスタのみで構成されているが、もちろんＰ型トランジスタのみ及びＮ型トランジスタとＰ型トランジスタを用いるＣＭＯＳ構成も可能である。
【００９６】
図１７に、図９で示す低電圧信号発生器である降圧レベルシフタのタイミングダイアグラムを示す。低論理振幅のハイ電位Ｖｈｈ、高論理振幅と低論理振幅のロー電位Ｖｓｓで電位差は３Ｖ（＝Ｖｈｈ−Ｖｓｓ）である。一方、入力は、周波数を１／２にする論理演算後の出力なのでハイ電位Ｖｄｄ、ロー電位Ｖｓｓで１２Ｖ（＝Ｖｄｄ−Ｖｓｓ）の振幅をもつ。この高論理振幅信号によるスイッチングにより、ハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）のクロック信号と反転クロック信号とが生成される。
【００９７】
図１０に、本発明で用いうる低電圧信号発生器である降圧レベルシフタの回路図の例を示す。入力（ＩＮＰＵＴ）として高論理振幅クロック信号がゲートにつながっており、低論理振幅信号であるスタートパルス信号ｓｐまたは反転スタートパルス信号ｓｐｂがソースに繋がったトランジスタ２つと、インバータ１つからなる。スタートパルス信号ｓｐは１ゲート走査時間の殆どの間において、ロー電位Ｖｓｓである。一方、反転スタートパルス信号ｓｐｂも１ゲート走査時間の殆どの間において、ハイ電位Ｖｈｈである。ここでＶｈｈは外部の制御回路２５の出力なので低電圧振幅のハイレベルであり、前述した図１の場合は３Ｖである。１２Ｖの高論理振幅信号でトランジスタをスイッチングすることにより、ソースにつながる反転スタートパルス信号ｓｐｂのハイ電位Ｖｈｈまたはソースにつながるスタートパルス信号ｓｐのロー電位Ｖｓｓをパスする。本降圧レベルシフタは、出力を生成する。
【００９８】
本構成では、降圧レベルシフタの駆動に新たに低論理振幅のハイ電位を電源として用意する必要がないため、外部の制御回路２５と液晶パネルとのインターフェイスの端子数を低減することができる。本例ではスタートパルスと反転スタートパルスを用いたが、他の低論理振幅信号を用いてもよい。図１０に示す本低電圧信号発生器である降圧レベルシフタはＮ型トランジスタのみで構成されているが、もちろんＰ型トランジスタのみ及びＮ型トランジスタとＰ型トランジスタを用いるＣＭＯＳ構成も可能である。
【００９９】
図１８に、図１０で示す低電圧信号発生器である降圧レベルシフタのタイミングダイアグラムを示す。データ信号線駆動回路スタートパルス信号ｓｐと反転スタートパルス信号ｓｐｂとはハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）パルスである。一方、入力は、周波数を１／２にする論理演算後の出力なのでハイ電圧Ｖｄｄ、ロー電位Ｖｓｓで１２Ｖ（＝Ｖｄｄ−Ｖｓｓ）の振幅をもつ。この高論理振幅信号によるスイッチングにより、ハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）のクロック信号が生成される。
【０１００】
図１１に、本発明で用いうる低電圧信号発生器である降圧レベルシフタの回路図の例を示す。入力（ＩＮＰＵＴ）として高論理振幅クロック信号がゲートにつながっており、低論理振幅信号である反転スタートパルス信号ｓｐｂ又は高論理振幅と低論理振幅のローレベルである電源電位Ｖｓｓがソースに繋がったトランジスタ２つと、インバータ１つからなる。反転スタートパルス信号ｓｐｂは１ゲート走査時間の殆どの間において、ハイ電位Ｖｈｈである。ここでＶｈｈは外部の制御回路２５の出力なので低電圧振幅のハイレベルであり、前述した図１の場合は３Ｖである。１２Ｖの高論理振幅信号でトランジスタをスイッチングすることにより、ソースにつながる反転スタートパルス信号ｓｐｂのハイ電位Ｖｈｈまたはソースにつながる高論理振幅と低論理振幅のロー電位Ｖｓｓをパスする。
【０１０１】
本構成では、降圧レベルシフタの駆動に新たに低論理振幅のハイ電位を電源として用意する必要がないため、外部の制御回路２５と液晶パネルとのインターフェイスの端子数を低減することができる。本例では反転スタートパルスを用いたが、他の低論理振幅信号を用いてもよい。図１１に示す本低電圧信号発生器である降圧レベルシフタはＮ型トランジスタのみで構成されているが、もちろんＰ型トランジスタのみ及びＮ型トランジスタとＰ型トランジスタを用いるＣＭＯＳ構成も可能である。
【０１０２】
図１９に、図１１で示す低電圧信号発生器である降圧レベルシフタのタイミングダイアグラムを示す。反転スタートパルス信号ｓｐｂはハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）パルスである。一方、入力は、周波数を１／２にする論理演算後の出力なのでハイ電位Ｖｄｄ、ロー電位Ｖｓｓで１２Ｖ（＝Ｖｄｄ−Ｖｓｓ）の振幅をもつ。この高論理振幅信号によるスイッチングにより、ハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）のクロック信号が生成される。
【０１０３】
図１２に、本発明で用いうる低電圧信号発生器である降圧レベルシフタの回路図の例を示す。入力（ＩＮＰＵＴ）として高論理振幅クロック信号がゲートにつながっており、低論理振幅信号であるスタートパルス信号ｓｐまたは低論理振幅のハイレベルである電源電位Ｖｈｈがソースに繋がったトランジスタ２つと、インバータ１つからなる。スタートパルス信号ｓｐは１ゲート走査時間の殆どの間において、ロー電位Ｖｓｓである。ここでＶｈｈは外部の制御回路２５の出力なので前述した図１の場合は３Ｖである。１２Ｖの高論理振幅信号でトランジスタをスイッチングすることにより、ソースにつながるスタートパルス信号ｓｐのロー電位Ｖｓｓまたはソースにつながる低論理振幅のハイ電位Ｖｈｈをパスする。
【０１０４】
本例ではスタートパルスを用いたが、他の低論理振幅信号を用いてもよい。図１２に示す本低電圧信号発生器である降圧レベルシフタはＮ型トランジスタのみで構成されているが、もちろんＰ型トランジスタのみ及びＮ型トランジスタとＰ型トランジスタを用いるＣＭＯＳ構成も可能である。
【０１０５】
図２０に、図１２で示す低電圧信号発生器である降圧レベルシフタのタイミングダイアグラムを示す。スタートパルス信号ｓｐはハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）パルスである。一方、入力は、周波数を１／２にする論理演算後の出力なのでハイ電位Ｖｄｄ、ロー電位Ｖｓｓで１２Ｖ（＝Ｖｄｄ−Ｖｓｓ）の振幅をもつ。この高論理振幅信号によるスイッチングにより、ハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）のクロック信号が生成される。
【０１０６】
図１３に、本発明で用いうる低電圧信号発生器である降圧レベルシフタの回路図の例を示す。入力（ＩＮＰＵＴ）として高論理振幅クロック信号がゲートにつながっており、低論理振幅のハイ電位Ｖｈｈまたは高論理振幅と低論理振幅のロー電位Ｖｓｓがソースに繋がったトランジスタ２つと、インバータ１つからなる。低論理振幅のハイ電位Ｖｈｈ又は高論理振幅と低論理振幅のロー電位Ｖｓｓは外部の制御回路２５で生成されており、Ｖｈｈは前述した図１の場合は３Ｖである。１２Ｖの高論理振幅信号でトランジスタをスイッチングすることにより、ソースにつながる低論理振幅のハイ電位Ｖｈｈ又は高論理振幅と低論理振幅のロー電位Ｖｓｓをパスする。
【０１０７】
図１３に示す本低電圧信号発生器である降圧レベルシフタはＮ型トランジスタのみで構成されているが、もちろんＰ型トランジスタのみ及びＮ型トランジスタとＰ型トランジスタを用いるＣＭＯＳ構成も可能である。
【０１０８】
図２１に、図１３で示す低電圧信号発生器である降圧レベルシフタのタイミングダイアグラムを示す。低論理振幅のハイ電位Ｖｈｈ、高論理振幅と低論理振幅のロー電位Ｖｓｓで電位差は３Ｖ（＝Ｖｈｈ−Ｖｓｓ）である。一方、入力は、周波数を１／２にする論理演算後の出力なのでハイ電位Ｖｄｄ、ロー電位Ｖｓｓで１２Ｖ（＝Ｖｄｄ−Ｖｓｓ）の振幅をもつ。この高論理振幅信号によるスイッチングにより、ハイ電位Ｖｈｈ、ロー電位Ｖｓｓで３Ｖ（＝Ｖｈｈ−Ｖｓｓ）のクロック信号が生成される。
【０１０９】
図６から図１３までに示した低電圧信号発生器である降圧レベルシフタは一例であり、高論理振幅信号を用いて低論理振幅信号を出力する他の構成でもよい。
【０１１０】
本実施形態により、液晶パネルは低電圧入力を達成すると共にデータ信号線駆動回路を横断するクロック信号を低電圧にすることで低消費電力を実現できる。例えば本例では１２Ｖから３Ｖに電圧を低減できたので、クロック線での消費電力は１／１６と大幅に削減できる。さらに、電圧を低くすることで不要輻射も低減できる。
【０１１１】
本発明は液晶表示装置のデータ信号線駆動回路についてのみならず、走査信号線駆動回路にも適用できる。さらに、有機ＥＬ(Electro Luminescence) （ＯＬＥＤ）等他の表示装置にも用いることができる。
【０１１２】
本実施形態は具体的な一例であり、図２２に一般的な場合を示す。高論理振幅信号が必要な論理演算回路３１及び論理演算回路３５とその間の負荷容量を有する伝送系３３からなる回路において、論理演算回路３１と伝送系３３との間に、高論理振幅信号から低論理振幅信号に変換する降圧レベルシフタ３２が設けられ、伝送系３３と論理演算回路３５との間に、低論理振幅信号から高論理振幅信号に変換する昇圧レベルシフタ３４が設けられている回路構成をとる。これにより、電圧の二乗に比例する負荷容量配線の消費電力を大幅に低減できるとともに、不要輻射を低減できる。
【０１１３】
本発明は液晶表示装置のみならず、有機ＥＬ（ＯＬＥＤ）等他のアクティブマトリクス型表示装置にも用いることができる。
【０１１４】
〔実施の形態２〕
本発明の他の実施の形態について図２および図２３に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態の図面に示した部材と同一の機能を有する部材には、同一の符号を付記してその説明を省略する。
【０１１５】
本発明は、ポリシリコンを用いた回路に広く適用できるが、以下では、その好適な例として、単相クロック入力の画像表示装置に適用した場合について説明する。
【０１１６】
一般的なＤ型フリップフロップを構成要素とするシフトレジスタの駆動には、図３０に示すように、クロック信号とそれと相補関係にある反転クロック信号とが必要である。図２３は、基本的画像表示装置の全体図である図２の中のデータ信号線駆動回路を示している。つまり、画像表示装置４０は、外部の制御回路２５からのクロック信号を受けて反転クロック信号を生成する論理演算回路４１、及び、各段にレベルシフタを分散配置したシフトレジスタ４６とサンプリング回路４７とを備えたデータ信号線駆動回路４２から構成されている。図２３では表示部及び走査信号線駆動回路は図示を省略している。
【０１１７】
上記論理回路部４１、データ信号線駆動回路４２、図示していない表示部及び走査信号線駆動回路は、製造時の手間と配線容量とを削減するために、同一基板上に設けられている。また、より多くの画素を集積し、表示面積を拡大するために、上記駆動回路及び論理回路は、ガラス基板上に形成されたポリシリコン薄膜トランジスタから構成されている。さらに、通常のガラス基板（歪み点が６００℃以下のガラス基板）を用いても歪み点以上のプロセスに起因する反りやタワミが発生しないように、上記ポリシリコントランジスタは６００℃以下のプロセス温度で製造される。
【０１１８】
ポリシリコン薄膜トランジスタで形成されている上記回路の駆動電圧Ｖｄｄは、たとえば１２Ｖ程度に設定されている。一方、図２において、制御回路２５は、上記各回路２２〜２４及び２６とは異なる基板上に、単結晶シリコントランジスタで形成されており、駆動電圧Ｖｈｈは例えば３Ｖあるいはそれ以下であり、上記ポリシリコン回路の駆動電圧Ｖｄｄよりも低い値に設定されている。
【０１１９】
次に、動作を説明する。外部の制御回路２５からのデータ信号線駆動回路用スタートパルス信号ｓｐ及び相補関係にある反転スタートパルス信号ｓｐｂは、昇圧レベルシフタ４３ｂによって１２Ｖに昇圧され、シフトレジスタ４６へ入力される。また、制御回路２５で生成された３Ｖのクロック信号ｃｋは、液晶パネル４０内のレベルシフタ４３ａにより１２Ｖに昇圧される。昇圧された信号は、インバータ４４により、相補関係にある１２Ｖの反転クロック信号ＣＫＢを生成する。反転クロック信号ＣＫＢは、外部の制御回路２５からのデータ信号線駆動回路用スタートパルス信号ｓｐ及び相補関係にある反転スタートパルス信号ｓｐｂによってコントロールされている降圧レベルシフタ４５にて、１２Ｖから３Ｖに降圧される。この低論理振幅反転クロック信号と、昇圧レベルシフタ４３ａによって昇圧されていないクロック信号ｃｋとがデータ信号線駆動回路４２内を伝播し、シフトレジスタの各段にて再び論理演算動作に必要な高論理振幅である１２Ｖまで昇圧され、パルスシフトに用いられる。その後サンプリングパルスを生成し、サンプリング回路４７にてデータ信号をサンプリングし、データ信号線（図２３では非表示）に出力し表示を行う。
【０１２０】
本実施形態により、反転クロック信号は液晶パネル内で生成するため、外部から入力する必要がなくなり、インターフェイスの端子数を削減することができる。
【０１２１】
本実施形態で用いる低電圧信号発生器である降圧レベルシフタは、図６〜図１３に示したものであるが、高論理振幅信号を用いて低論理振幅信号を出力する他の構成でもよい。低電圧信号発生器である降圧レベルシフタの動作に関しては実施の形態１で説明したとおりである。
【０１２２】
本発明により、液晶パネルは、低電圧入力を達成すると共にデータ信号線駆動回路を横断するクロック信号を低電圧にすることで低消費電力を実現できる。例えば本例では１２Ｖから３Ｖに電圧を低減できたので、クロック線での消費電力は１／１６と大幅に削減できる。さらに、電圧を低くすることで、不要輻射も低減できる。
【０１２３】
本発明は、液晶表示装置のデータ線駆動回路についてのみならず、走査線駆動回路にも適用できる。さらに有機ＥＬ（ＯＬＥＤ）等他の表示装置にも用いることができる。
【０１２４】
〔実施の形態３〕
本発明のさらに他の実施の形態について図２および図２４に基づいて説明すれば以下の通りである。なお、説明の便宜上、前記の実施の形態の図面に示した部材と同一の機能を有する部材には同一の符号を付記してその説明を省略する。
【０１２５】
本発明は、ポリシリコンを用いた論理回路に広く適用できるが、以下では好適な例として、デジタル入力の画像表示装置に適用した場合について説明する。
【０１２６】
図２４は、基本的画像表示装置の中のデータ信号線駆動回路を示している。つまり、画像表示装置のデータ信号線駆動回路５０は、外部回路からのクロック信号ｃｋ、反転クロック信号ｃｋｂ、スタートパルスｓｐ、反転スタートパルスｓｐｂ等の制御信号とデジタルデータ入力信号（digital input ）とを受けて動作する。高周波数信号を１／６の周波数に落とすためとデジタル／アナログコンバータ（以下ＤＡコンバータ）を制御するためのレベルシフタを分散配置したシフトレジスタ５１、６つ同時にＤＡコンバートする６相ＤＡコンバータ５２、低論理振幅信号を高論理振幅信号に変換する昇圧レベルシフタ５３、高論理振幅信号を低論理振幅信号に変換する降圧レベルシフタ５４ａ・５４ｂ、サンプリング回路５６を制御するためのレベルシフタを分散配置したシフトレジスタ５５、データをサンプリングするサンプリング回路５６から構成されている。図２４では、表示部及び走査信号線駆動回路は図示を省略している。
【０１２７】
上記データ信号線駆動回路５０、図示していない表示部及び走査信号線駆動回路は、製造時の手間と配線容量とを削減するために、同一基板上に設けられている。また、より多くの画素を集積して表示面積を拡大するために、上記駆動回路及び論理演算回路は、ガラス基板上に形成されたポリシリコン薄膜トランジスタから構成されている。さらに、通常のガラス基板（歪み点が６００℃以下のガラス基板）を用いても、歪み点以上のプロセスに起因する反りやタワミが発生しないように、上記ポリシリコントランジスタは、６００℃以下のプロセス温度で製造される。
【０１２８】
ポリシリコン薄膜トランジスタで形成されている上記回路の駆動電圧Ｖｄｄは、たとえば１２Ｖ程度に設定されている。一方、制御回路２５（図２参照）は、データ信号線駆動回路、表示部及び走査信号線駆動回路とは異なる基板上に単結晶シリコントランジスタで形成されており、駆動電圧Ｖｈｈは例えば３Ｖあるいはそれ以下であり上記ポリシリコン回路の駆動電圧Ｖｄｄよりも低い値に設定されている。
【０１２９】
次に、動作を説明する。外部の制御回路２５からの低論理振幅である３Ｖのスタートパルス信号ｓｐと反転スタートパルス信号ｓｐｂとを昇圧レベルシフタ５３に入力し、高論理振幅信号である１２Ｖのスタートパルス信号ＳＰを生成する。この１２Ｖのスタートパルス信号ＳＰと、外部の制御回路２５からの低論理振幅である３Ｖのクロック信号ｃｋと反転クロック信号ｃｋｂとが、各段にレベルシフタを配置したシフトレジスタ５１に入力される。スタートパルス信号ＳＰによりシフトレジスタ５１は動作を開始する。低論理振幅信号であるクロック信号ｃｋと反転クロック信号ｃｋｂとは、各段のレベルシフタで１２Ｖまで昇圧され、シフトレジスタの駆動に用いられる。シフトレジスタは３ＭＨｚで動作するが、デジタルデータ６つを１度に６相ＤＡコンバータ５２でＤＡコンバート（デジタル／アナログ変換）するための信号を新たにクロック信号として出力するため、周波数は５００ｋＨｚに変換される。この高論理振幅１２Ｖのクロック信号ＣＫと反転クロック信号ＣＫＢとは、低論理振幅３Ｖのスタートパルス信号ｓｐ及び反転スタートパルス信号ｓｐｂにより制御される低電圧クロック信号発生器となる降圧レベルシフタ５４ａ・５４ｂにより、低論理振幅３Ｖのクロック信号ｃｋと反転クロック信号ｃｋｂとを生成する。これら低論理振幅のクロック信号ｃｋ及び反転クロック信号ｃｋｂと、昇圧レベルシフタ５３で高論理振幅１２Ｖ信号に変換されたスタートパルス信号ＳＰとにより、各段に昇圧レベルシフタを配置したシフトレジスタ５５を動作させる。シフトレジスタ５５で決定されたタイミングに従って、６相ＤＡコンバータ５２によって変換されたアナログ電圧を、サンプリング回路５６で、データ信号線（図示せず）に出力し、表示を行う。
【０１３０】
シフトレジスタ５５内のクロック線はシフトレジスタの段数とほぼデータ信号線駆動回路と同程度の長さの配線に比例して負荷容量を形成するが、高論理振幅であるシフトレジスタ５１の出力クロック信号を、低電圧クロック信号発生器となる降圧レベルシフタ５４ａ・５４ｂにより低論理振幅信号に変換し、伝播させているので、低消費電力を達成することができる。例えば本例では１２Ｖから３Ｖに電圧を低減できたので、クロック線での消費電力は１／１６と大幅に削減できる。さらに、電圧を低くすることで、不要輻射も低減できる。
【０１３１】
本発明で用いる低電圧信号発生器である降圧レベルシフタは、図６〜図１３に示したものであるが、高論理振幅信号を用いて低論理振幅信号を出力する他の構成でもよい。低電圧信号発生器である降圧レベルシフタの動作に関しては実施の形態１で説明したとおりである。
【０１３２】
本発明は液晶表示装置のみならず、有機ＥＬ（ＯＬＥＤ）等他のアクティブマトリクス型表示装置にも用いることができる。
【０１３３】
以上詳述したように、この発明によれば、高論理振幅信号が必要な複数の論理演算部を結ぶ負荷容量線に伝播する信号を低論理振幅信号とすることで、大幅な消費電力の削減と不要輻射の低減とを実現できる。
【０１３４】
〔実施の形態４〕
本発明のさらに他の実施の形態について図２５ないし図２７に基づいて説明すれば以下の通りである。図２５は、本実施形態の信号処理回路の概略構成を示している。
【０１３５】
信号処理回路６０は、高論理振幅信号で動作する第１論理演算回路６１と、該高論理振幅信号よりも振幅の小さい低論理振幅信号で動作する第２論理演算回路６４と、その間の負荷容量である伝送系６３とを備えた信号処理回路において、第１論理演算回路６１と伝送系６３との間に、高論理振幅信号を低論理振幅信号に変換する降圧レベルシフタである低電圧信号発生器６２が設けられている回路構成をとる。
【０１３６】
一般に回路の電源電圧が高いほどその回路は高速動作する。この点について、トランジスタの性能を確かめるために頻繁に使用されているリングオシレータを回路例として、図２６および図２７を参照しつつ説明する。
【０１３７】
図２６に示すように、リングオシレータ７０は、奇数段のインバータ７１…からなり、最終段のインバータ７１の出力が初段のインバータ７１に入力される構成である。インバータ７１は、ハイ信号入力をロー信号出力に、ロー信号入力をハイ信号出力に変換するものである。したがって、奇数段のインバータ７１…からなるリングオシレータ７０は発振することになる。リングオシレータ７０は、トランジスタの能力が高いほど高周波数で発振する。
【０１３８】
図２７は、リングオシレータ７０の発振周波数の電源電圧依存性を示している。ここで使用したリングオシレータ７０は、１９段のインバータ７１…からなるものであり、各インバータ７１…には、ｎ型トランジスタのチャンネル長Ｌが６μｍ、チャンネル幅Ｗが８μｍであり、ｐ型トランジスタのチャンネル長Ｌが６μｍ、チャンネル幅Ｗが６μｍであるポリシリコントランジスタが使用されている。
【０１３９】
図２７を参照すると、電源電圧ＶDDの増加と共にリングオシレータの発振周波数ｆoscが増加していることが理解できる。例えば、電源電圧ＶDDが４Ｖのときの発振周波数ｆoscは約１.５ＭＨｚとなっているが、電源電圧ＶDDが１２Ｖのときの発振周波数ｆoscは約１２ＭＨｚとなっている。
【０１４０】
つまり低速処理でよい回路は電源電圧を低くできる。そこで、図２５に示す第２論理演算回路６４は、第１論理演算回路６１よりも低速処理でよいならば、低論理振幅信号で駆動することができる。
【０１４１】
このとき、伝送系６３には、降圧レベルシフタ６２により低論理振幅信号が伝送されるので、伝送系６３と第２論理演算回路６４との間に、図２２に示すような、低論理振幅信号を高論理振幅信号に変換する昇圧レベルシフタ３４を設ける必要はなく、したがって、回路規模の増大を抑えることができる。
【０１４２】
また、図２２および図２５を参照すると、第２論理演算回路３５・６４が高論理振幅信号で動作するか、低論理振幅信号で動作するかに関係なく、伝送系６３には、降圧レベルシフタ６２により低論理振幅信号が伝送されるので、電圧の二乗に比例する負荷容量配線の消費電力を大幅に低減できるとともに、不要輻射を低減することができる。
【０１４３】
なお、本実施形態は、単結晶シリコンやポリシリコンを用いた回路に広く適用できる。さらに本実施形態は、液晶表示装置のみならず、有機ＥＬ（ＯＬＥＤ）等他のアクティブマトリクス型表示装置にも用いることができる。
【０１４４】
【発明の効果】
以上のように、本発明の信号処理回路は、上記第１論理演算回路と上記伝送系との間に、上記高論理振幅信号からそれよりも振幅の小さい低論理振幅信号に変換する降圧レベルシフタである低電圧信号発生器が設けられ、上記伝送系と上記第２論理演算回路との間に、上記低論理振幅信号から高論理振幅信号に変換する昇圧レベルシフタが設けられている構成である。
【０１４５】
また、本発明の低電圧信号発生器は、高論理振幅信号からそれよりも振幅の小さい低論理振幅信号に変換する構成である。
【０１４６】
これにより、第１・第２論理演算回路では、高論理振幅信号を用いて、動作不良を起こすことなく、高速に演算できるとともに、負荷容量であるその中間の伝送系では、低論理振幅信号を用いて、低消費電力で信号を第１論理演算回路から第２論理演算回路へ伝送することができる。それゆえ、高論理振幅信号が必要な論理演算部を備えた構成において、消費電力増加や不要輻射発生を抑えることができるという効果を奏する。
【０１４７】
また、本発明の低電圧信号発生器は、上記の構成に加えて、上記高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のローレベル電位と、上記低論理振幅信号のローレベル電源電位と、上記高論理振幅信号のローレベル電源電位とのうちのいずれか１つが入力され、上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のハイレベル電位と、上記低論理振幅信号のハイレベル電源電位とのいずれかが入力され、上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、低論理振幅信号を出力する構成である。
【０１４８】
これにより、上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから低論理振幅信号を出力する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の低電圧信号発生器を実現することができるという効果を奏する。
【０１４９】
また、本発明の低電圧信号発生器は、上記の構成に加えて、上記ローレベル出力用トランジスタ群のソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示すスタートパルス信号と、上記低論理振幅信号のローレベル電源電位と、上記高論理振幅信号のローレベル電源電位とのうちのいずれか１つが入力され、上記ハイレベル出力用トランジスタ群のソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示す反転スタートパルス信号と、上記低論理振幅信号のハイレベル電源電位とのいずれかが入力されている構成である。
【０１５０】
これにより、上記高論理振幅信号が上記ゲートを開閉することにより、上記トランジスタから、低論理振幅信号を出力する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の低電圧信号発生器を実現することができるという効果を奏する。
【０１５１】
また、本発明の低電圧信号発生器は、上記の構成に加えて、上記各トランジスタから、上記低論理振幅信号とその反転信号を出力する構成である。
【０１５２】
これにより、上記低論理振幅信号とその反転信号を出力する。それゆえ、上記の構成による効果に加えて、より柔軟に、後段の回路に対応することができるという効果を奏する。
【０１５３】
また、本発明の低電圧信号発生器は、上記の構成に加えて、上記第１論理演算回路および第２論理演算回路の少なくとも一方、あるいは自身がポリシリコンシリコン薄膜トランジスタから構成されている構成である。
【０１５４】
これにより、上記第１論理演算回路および第２論理演算回路の少なくとも一方、あるいは上記低電圧信号発生器がポリシリコンシリコン薄膜トランジスタから構成されている。それゆえ、上記の構成による効果に加えて、より柔軟に、後段の回路に対応することができるという効果を奏する。
【０１５５】
また、本発明の画像表示装置は、データ信号線駆動回路に上記構成の低電圧信号発生器を備えた構成である。
【０１５６】
これにより、第１論理演算回路や第２論理演算回路では高論理振幅信号を用いて、動作不良を起こすことなく高速に演算できるとともに、負荷容量であるその中間の伝送系では、低論理振幅信号を用いて、低消費電力で信号を第１論理演算回路から第２論理演算回路へ伝送することができる。それゆえ、画像表示装置において、高速な論理演算と低消費電力化とをともに実現することができるという効果を奏する。
【０１５７】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路が、クロック信号を昇圧する昇圧レベルシフタと、上記昇圧レベルシフタで昇圧されたクロック信号を分周するクロック分周回路と、上記クロック分周回路の出力を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、各段に昇圧レベルシフタを備えた複数のシフトレジスタと、上記データ信号線への出力を制御するサンプリング回路とを備えた構成である。
【０１５８】
これにより、上記低電圧信号発生器としての降圧レベルシフタが、上記クロック分周回路の出力を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができるという効果を奏する。
【０１５９】
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路が、クロック信号から反転クロック信号を生成する反転クロック信号回路と、上記反転クロック信号を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、各段に昇圧レベルシフタを備えたシフトレジスタと、上記データ信号線への出力を制御するサンプリング回路とを備えた構成である。
【０１６０】
これにより、上記低電圧信号発生器としての降圧レベルシフタが、上記反転クロック信号回路で生成された反転クロック信号を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができるという効果を奏する。
【０１６１】
また、本発明の画像表示装置は、上記の構成に加えて、デジタルデータを捕まえるタイミングを決める各段に昇圧レベルシフタを備えた第１のシフトレジスタと、上記第１のシフトレジスタの出力を降圧する、上記低電圧信号発生器としてのレベルシフタと、上記デジタルデータをデジタル／アナログ変換するデジタルアナログコンバータと、上記データ信号線に出力するタイミングを決める各段に昇圧レベルシフタを備えた第２のシフトレジスタと、上記データ信号線への出力を制御するサンプリング回路とを備えた構成である。
【０１６２】
これにより、上記低電圧信号発生器としての降圧レベルシフタが、上記第１のシフトレジスタの出力を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができるという効果を奏する。
【０１６３】
また、本発明の画像表示装置は、走査信号線駆動回路に上記構成の低電圧信号発生器を備えた構成である。
【０１６４】
これにより、第１論理演算回路や第２論理演算回路では高論理振幅信号を用いて、動作不良を起こすことなく高速に演算できるとともに、負荷容量であるその中間の伝送系では、低論理振幅信号を用いて、低消費電力で信号を第１論理演算回路から第２論理演算回路へ伝送することができる。それゆえ、画像表示装置において、高速な論理演算と低消費電力化とをともに実現することができるという効果を奏する。
【０１６５】
また、本発明の画像表示装置は、上記の構成に加えて、上記走査線信号線駆動回路が、クロック信号を昇圧する昇圧レベルシフタと、上記昇圧レベルシフタで昇圧されたクロック信号を分周するクロック分周回路と、上記クロック分周回路の出力を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、各段に昇圧レベルシフタを備えた複数のシフトレジスタとを備えた構成である。
【０１６６】
これにより、上記低電圧信号発生器としての降圧レベルシフタが、上記クロック分周回路の出力を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができるという効果を奏する。
【０１６７】
また、本発明の画像表示装置は、上記の構成に加えて、上記走査信号線駆動回路が、クロック信号から反転クロック信号を生成する反転クロック信号回路と、上記反転クロック信号を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、各段に昇圧レベルシフタを備えたシフトレジスタとを備えた構成である。
【０１６８】
これにより、上記低電圧信号発生器としての降圧レベルシフタが、上記反転クロック信号回路で生成された反転クロック信号を降圧する。それゆえ、上記の構成による効果に加えて、簡素な構成で上述の画像表示装置を実現することができるという効果を奏する。
【０１６９】
また、本発明の信号処理回路は、高論理振幅信号で動作する第１論理演算回路と、負荷容量を有する伝送系と、第１論理演算回路から高論理振幅信号を入力し、入力された高論理振幅信号を、該高論理振幅信号よりも振幅の小さい低論理振幅信号に変換し、変換された低論理振幅信号を上記伝送系に出力する降圧レベルシフタである低電圧信号発生器とを備える構成である。
【０１７０】
また、本発明の低電圧信号発生器は、高論理振幅信号で動作する第１論理演算回路の出力側と、負荷容量を有する伝送系との間に設けられるものであって、高論理振幅信号を、該高論理振幅信号よりも振幅の小さい低論理振幅信号に変換する構成である。
【０１７１】
これにより、第１論理演算回路では、高論理振幅信号を用いて、動作不良を起こすことなく、高速に演算できるとともに、負荷容量である伝送系では、低論理振幅信号が伝送されるので、消費電力増加や不要輻射発生を抑えることができるという効果を奏する。
【０１７２】
また、本発明の信号処理回路は、上記の構成に加えて、上記伝送系に接続され、上記降圧レベルシフタから上記伝送系を介して入力された上記低論理振幅信号で動作する第２論理演算回路をさらに備える構成である。
【０１７３】
これにより、伝送系と第２論理演算回路との間に昇圧レベルシフタを設ける必要がないので、回路規模の増大を抑えることができるという効果を奏する。また、上記の構成では、第１論理演算回路と伝送系との間に降圧レベルシフタを設けているので、伝送系と第２論理演算回路との間に降圧レベルシフタを設ける場合に比べて、消費電力増加や不要輻射発生を抑えることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一形態を示すものであり、低電圧信号発生器を備えた２相シフトレジスタ型アクティブマトリクス画像表示装置のデータ信号線駆動回路の構成例を示すブロック図である。
【図２】モノリシックアクティブマトリクス画像表示装置の構成例を示すブロック図である。
【図３】ポジティブエッジ型１／２分周器の構成例を示す回路図である。
【図４】ネガティブエッジ型１／２分周器の構成例を示す回路図である。
【図５】１／２分周器及びシフトレジスタの動作を示すタイミングチャートである。
【図６】本発明の低電圧信号発生器の構成例を示す回路図である。
【図７】本発明の低電圧信号発生器の構成例を示す回路図である。
【図８】本発明の低電圧信号発生器の構成例を示す回路図である。
【図９】本発明の低電圧信号発生器の構成例を示す回路図である。
【図１０】本発明の低電圧信号発生器の構成例を示す回路図である。
【図１１】本発明の低電圧信号発生器の構成例を示す回路図である。
【図１２】本発明の低電圧信号発生器の構成例を示す回路図である。
【図１３】本発明の低電圧信号発生器の構成例を示す回路図である。
【図１４】図６で示す低電圧信号発生器の動作を示すタイミングチャートである。
【図１５】図７で示す低電圧信号発生器の動作を示すタイミングチャートである。
【図１６】図８で示す低電圧信号発生器の動作を示すタイミングチャートである。
【図１７】図９で示す低電圧信号発生器の動作を示すタイミングチャートである。
【図１８】図１０で示す低電圧信号発生器の動作を示すタイミングチャートである。
【図１９】図１１で示す低電圧信号発生器の動作を示すタイミングチャートである。
【図２０】図１２で示す低電圧信号発生器の動作を示すタイミングチャートである。
【図２１】図１３で示す低電圧信号発生器の動作を示すタイミングチャートである。
【図２２】本発明の回路構成の一般概念を示すブロック図である。
【図２３】本発明の別の一形態を示すものであり、低電圧信号発生器と反転クロック信号発生器を備えたアクティブマトリクス画像表示装置のデータ信号線駆動回路の構成例を示すブロック図である。
【図２４】本発明の別の一形態を示すものであり、低電圧信号発生器を備えたアクティブマトリクス画像表示装置のデジタルデータ信号線駆動回路の構成例を示すブロック図である。
【図２５】本発明の別の一形態を示すものであり、図２２の回路構成とは異なる信号処理回路の構成例を示すブロック図である。
【図２６】リングオシレータの概略構成を示す回路図である。
【図２７】図２６に示すリングオシレータにおいて、電源電圧による発振周波数の依存性を示すグラフである。
【図２８】高電圧インターフェイスを持つ従来のモノリシックアクティブマトリクス画像表示装置の構成例を示すブロック図である。
【図２９】低電圧インターフェイスを持つ従来のモノリシックアクティブマトリクス画像表示装置の構成例を示すブロック図である。
【図３０】一般的シフトレジスタであるＤ型フリップフロップの構成例を示す回路図である。
【図３１】（ａ）、（ｂ）は、配線の容量を求めるための等価モデルである。
【図３２】低論理振幅信号であるシフトレジスタの出力を昇圧するレベルシフタを各段に備えた従来のシフトレジスタの構成例を示すブロック図である。
【図３３】一般的シフトレジスタであるＤ型フリップフロップの構成例を示すブロック図である。
【図３４】各段にクロック信号である低論理振幅信号を昇圧するレベルシフタを備えた従来のシフトレジスタの構成例を示すブロック図である。
【符号の説明】
１０、２１ 液晶パネル
１１、２６、３１、３５、４１、６１ 論理演算回路
１２、２３、４２、５０ データ信号線駆動回路
１３ａ、１３ｂ、１３ｃ、３４、４３ａ、４３ｂ、５３ 昇圧レベルシフタ
１４ａ、１４ｂ １／２分周器
１５ａ、１５ｂ、１５ｃ、１５ｄ、３２、４５、５４ａ、５４ｂ、６２ 降圧レベルシフタ
１６ａ、１６ｂ、２３ａ、２４ａ、４６、５１、５５ シフトレジスタ
１７、２３ｂ、４７、５６ サンプリング回路
２２ 表示部
２４ 走査信号線駆動回路
２５ 制御回路
３３、６３ 伝送系
４０ 画像表示装置
４４ インバータ
５２ ６相ＤＡコンバータ
６４ 論理演算回路
ｃｋ、ｃｋ１、ｃｋ２、ＣＫ１、ＣＫ２ クロック信号
ｃｋｂ、ｃｋ１ｂ、ｃｋ２ｂ、ＣＫ１Ｂ、ＣＫ２Ｂ 反転クロック信号
ＰＩＸ 画素
ｓｐ、ＳＰ スタートパルス信号
ｓｐｂ 反転スタートパルス信号

Claims (18)

1. マトリクス状に配された複数の画素を有する表示部を備えた画像表示装置に用いられるものであって、
   上記表示部と同一基板上に形成され、高論理振幅信号が必要な第１論理演算回路及び第２論理演算回路と、その間の負荷容量である伝送系とを備えた信号処理回路において、
   上記第１論理演算回路と上記伝送系との間に、上記高論理振幅信号からそれよりも振幅の小さい低論理振幅信号に変換する降圧レベルシフタである低電圧信号発生器が設けられ、
   上記伝送系と上記第２論理演算回路との間に、上記低論理振幅信号から高論理振幅信号に変換する昇圧レベルシフタが設けられ、
   上記低電圧信号発生器は、上記高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、
   上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のローレベル電位が入力され、
   上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のハイレベル電位が入力され、
   上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、上記低論理振幅信号を出力することを特徴とする信号処理回路。
2. マトリクス状に配された複数の画素を有する表示部と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを備えた画像表示装置に用いられるものであって、
   上記表示部と同一基板上に形成され、高論理振幅信号が必要な第１論理演算回路及び第２論理演算回路と、その間の負荷容量である伝送系とを備えた信号処理回路において、
   上記第１論理演算回路と上記伝送系との間に、上記高論理振幅信号からそれよりも振幅の小さい低論理振幅信号に変換する降圧レベルシフタである低電圧信号発生器が設けられ、
   上記伝送系と上記第２論理演算回路との間に、上記低論理振幅信号から高論理振幅信号に変換する昇圧レベルシフタが設けられ、
   上記低電圧信号発生器は、上記高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、
   上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示すスタートパルス信号が入力され、
   上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示す反転スタートパルス信号が入力され、
   上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、上記低論理振幅信号を出力することを特徴とする信号処理回路。
3. マトリクス状に配された複数の画素を有する表示部を備えた画像表示装置に用いられるものであって、
   上記表示部と同一基板上に形成され、高論理振幅信号が必要な第１論理演算回路及び第２論理演算回路と、その間の負荷容量である伝送系とを備えた信号処理回路に設けられるものであって、
   高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、
   上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のローレベル電位が入力され、
   上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のハイレベル電位が入力され、
   上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、上記高論理振幅信号からそれよりも振幅の小さい低論理振幅信号に変換して出力することを特徴とする低電圧信号発生器。
4. マトリクス状に配された複数の画素を有する表示部と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを備えた画像表示装置に用いられるものであって、
   上記表示部と同一基板上に形成され、高論理振幅信号が必要な第１論理演算回路及び第２論理演算回路と、その間の負荷容量である伝送系とを備えた信号処理回路に設けられるものであって、
   高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、
   上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示すスタートパルス信号が入力され、
   上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示す反転スタートパルス信号が入力され、
   上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、上記高論理振幅信号からそれよりも振幅の小さい低論理振幅信号に変換して出力することを特徴とする低電圧信号発生器。
5. 上記各トランジスタから、上記低論理振幅信号とその反転信号とを出力することを特徴とする請求項３または４に記載の低電圧信号発生器。
6. 上記第１論理演算回路および第２論理演算回路の少なくとも一方、あるいは自身がポリシリコン薄膜トランジスタから構成されていることを特徴とする請求項３〜５のいずれか一項に記載の低電圧信号発生器。
7. マトリクス状に配された複数の画素と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、
   上記データ信号線駆動回路に請求項３〜６のいずれか一項に記載の低電圧信号発生器を備えたことを特徴とする画像表示装置。
8. 上記データ信号線駆動回路が、
   クロック信号を昇圧する昇圧レベルシフタと、
   上記昇圧レベルシフタで昇圧されたクロック信号を分周するクロック分周回路と、
   上記クロック分周回路の出力を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、
   各段に昇圧レベルシフタを備えた複数のシフトレジスタと、
   上記データ信号線への出力を制御するサンプリング回路とを備えたことを特徴とする請求項７記載の画像表示装置。
9. 上記データ信号線駆動回路が、
   クロック信号から反転クロック信号を生成する反転クロック信号回路と、
   上記反転クロック信号を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、
   各段に昇圧レベルシフタを備えたシフトレジスタと、
   上記データ信号線への出力を制御するサンプリング回路とを備えたことを特徴とする請求項７記載の画像表示装置。
10. デジタルデータを捕まえるタイミングを決める各段に昇圧レベルシフタを備えた第１のシフトレジスタと、
    上記第１のシフトレジスタの出力を降圧する、上記低電圧信号発生器としてのレベルシフタと、
    上記デジタルデータをデジタル／アナログ変換するデジタルアナログコンバータと、
    上記データ信号線に出力するタイミングを決める各段に昇圧レベルシフタを備えた第２のシフトレジスタと、
    上記データ信号線への出力を制御するサンプリング回路とを備えたことを特徴とする請求項７記載の画像表示装置。
11. マトリクス状に配された複数の画素と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、
    上記走査信号線駆動回路に請求項３〜６のいずれか一項に記載の低電圧信号発生器を備えたことを特徴とする画像表示装置。
12. 上記走査線信号線駆動回路が、
    クロック信号を昇圧する昇圧レベルシフタと、
    上記昇圧レベルシフタで昇圧されたクロック信号を分周するクロック分周回路と、
    上記クロック分周回路の出力を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、
    各段に昇圧レベルシフタを備えた複数のシフトレジスタとを備えたことを特徴とする請求項１１記載の画像表示装置。
13. 上記走査信号線駆動回路が、
    クロック信号から反転クロック信号を生成する反転クロック信号回路と、
    上記反転クロック信号を降圧する、上記低電圧信号発生器としての降圧レベルシフタと、
    各段に昇圧レベルシフタを備えたシフトレジスタとを備えたことを特徴とする請求項１１記載の画像表示装置。
14. マトリクス状に配された複数の画素を有する表示部を備えた画像表示装置に用いられるものであって、
    上記表示部と同一基板上に形成され、高論理振幅信号で動作する第１論理演算回路と、
    負荷容量を有する伝送系と、
    第１論理演算回路から高論理振幅信号を入力し、入力された高論理振幅信号を、該高論理振幅信号よりも振幅の小さい低論理振幅信号に変換し、変換された低論理振幅信号を上記伝送系に出力する降圧レベルシフタである低電圧信号発生器とを備え、
    上記低電圧信号発生器は、上記高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、
    上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のローレベル電位が入力され、
    上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のハイレベル電位が入力され、
    上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、上記低論理振幅信号を出力することを特徴とする信号処理回路。
15. マトリクス状に配された複数の画素を有する表示部と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを備えた画像表示装置に用いられるものであって、
    上記表示部と同一基板上に形成され、高論理振幅信号で動作する第１論理演算回路と、
    負荷容量を有する伝送系と、
    第１論理演算回路から高論理振幅信号を入力し、入力された高論理振幅信号を、該高論理振幅信号よりも振幅の小さい低論理振幅信号に変換し、変換された低論理振幅信号を上記伝送系に出力する降圧レベルシフタである低電圧信号発生器とを備え、
    上記低電圧信号発生器は、上記高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、
    上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示すスタートパルス信号が入力され、
    上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示す反転スタートパルス信号が入力され、
    上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、上記高論理振幅信号からそれよりも振幅の小さい低論理振幅信号を出力することを特徴とする信号処理回路。
16. 上記伝送系に接続され、上記降圧レベルシフタから上記伝送系を介して入力された上記低論理振幅信号で動作する第２論理演算回路をさらに備えることを特徴とする請求項１４または１５に記載の信号処理回路。
17. マトリクス状に配された複数の画素を有する表示部を備えた画像表示装置に用いられるものであって、
    上記表示部と同一基板上に形成され、高論理振幅信号で動作する第１論理演算回路の出力側と、負荷容量を有する伝送系との間に設けられるものであって、
    高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながってお り、
    上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のローレベル電位が入力され、
    上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、低論理振幅信号のハイレベル電位が入力され、
    上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、上記高論理振幅信号を、該高論理振幅信号よりも振幅の小さい低論理振幅信号に変換して出力することを特徴とする低電圧信号発生器。
18. マトリクス状に配された複数の画素を有する表示部と、上記各画素の各列に配置された複数のデータ信号線と、上記各画素の各行に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して、順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを備えた画像表示装置に用いられるものであって、
    上記表示部と同一基板上に形成され、高論理振幅信号で動作する第１論理演算回路の出力側と、負荷容量を有する伝送系との間に設けられるものであって、
    高論理振幅信号が、パスゲートを構成する複数のトランジスタのゲートにつながっており、
    上記トランジスタのうちの一部のトランジスタであるローレベル出力用トランジスタ群について、そのソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示すスタートパルス信号が入力され、
    上記トランジスタのうちの残りのトランジスタであるハイレベル出力用トランジスタ群について、そのソースに、上記データ信号線駆動回路での表示データサンプリング開始時期を示す反転スタートパルス信号が入力され、
    上記高論理振幅信号が上記ゲートを開閉することにより、上記各トランジスタから、上記高論理振幅信号を、該高論理振幅信号よりも振幅の小さい低論理振幅信号に変換して出力することを特徴とする低電圧信号発生器。

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