JP2001356728A - スタティッククロックパルス発生器およびディスプレイ - Google Patents
スタティッククロックパルス発生器およびディスプレイInfo
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Abstract
(57)【要約】
【課題】 それぞれがＤ型フリップフロップ３およびゲ
ーティング回路４を含む複数の段１、２を含むスタティ
ッククロックパルス発生器を得ること。ここで、フリッ
プフロップ３は、後段のゲーティング回路４用のゲーテ
ィング信号としても用いられる、段の出力信号Ｑを供給
する。 【解決手段】 主クロック入力およびＮ個の段を備える
スタティッククロックパルス発生器であって、発生器の
ｉ番目の段は、（ｉ＋ａ）番目（ここで、ａは１以上で
ある）の段からリセット信号を受け取るリセット入力
と、データ入力とを有するＤ型回路と、（ｉ−１）番目
（ここで、１＜ｉ≦（Ｎ−ａ）である）の段のＤ型回路
の出力信号および主クロック入力におけるクロックパル
スに応答して、データ入力にパルスを供給する出力を有
するゲーティング回路と、を備える、スタティッククロ
ックパルス発生器
ーティング回路４を含む複数の段１、２を含むスタティ
ッククロックパルス発生器を得ること。ここで、フリッ
プフロップ３は、後段のゲーティング回路４用のゲーテ
ィング信号としても用いられる、段の出力信号Ｑを供給
する。 【解決手段】 主クロック入力およびＮ個の段を備える
スタティッククロックパルス発生器であって、発生器の
ｉ番目の段は、（ｉ＋ａ）番目（ここで、ａは１以上で
ある）の段からリセット信号を受け取るリセット入力
と、データ入力とを有するＤ型回路と、（ｉ−１）番目
（ここで、１＜ｉ≦（Ｎ−ａ）である）の段のＤ型回路
の出力信号および主クロック入力におけるクロックパル
スに応答して、データ入力にパルスを供給する出力を有
するゲーティング回路と、を備える、スタティッククロ
ックパルス発生器
Description
【０００１】
【発明の属する技術分野】本発明は、スタティッククロ
ックパルス発生器に関する。このような発生器は、例え
ばデジタル信号処理（ＤＳＰ）を含む複雑な超大規模集
積回路（ＶＬＳＩ）設計の場合に、高速かつ低電力の制
御回路中に用いられ得る。このクロックパルス発生器
は、空間光変調器およびディスプレイ（例えば、良好に
規定されたパルスのシーケンスを、高速映像データをサ
ンプリングする回路に供給する必要のある、ピクセル化
されたマトリクス型のもの）の駆動回路のためのアドレ
ッシングにおいて有利に用いられ得る。
ックパルス発生器に関する。このような発生器は、例え
ばデジタル信号処理（ＤＳＰ）を含む複雑な超大規模集
積回路（ＶＬＳＩ）設計の場合に、高速かつ低電力の制
御回路中に用いられ得る。このクロックパルス発生器
は、空間光変調器およびディスプレイ（例えば、良好に
規定されたパルスのシーケンスを、高速映像データをサ
ンプリングする回路に供給する必要のある、ピクセル化
されたマトリクス型のもの）の駆動回路のためのアドレ
ッシングにおいて有利に用いられ得る。
【０００２】
【従来の技術】公知のタイプのクロックパルス発生器
は、シフトレジスタを基本とする。シフトレジスタは、
カスケード連鎖（ｃａｓｃａｄｅｄ ｃｈａｉｎ）のＤ
型のフリップフロップを含む（例えば、Ｈｏｒｏｗｉｔ
ｚおよびＨｉｌｌの「Ｔｈｅ Ａｒｔ ｏｆ Ｅｌｅｃ
ｔｒｏｎｉｃｓ」、Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒ
ｓｉｔｙ Ｐｒｅｓｓ、２nd Ｅｄｉｔｉｏｎ、１９８
９に開示される）。これらのフリップフロップは、クロ
ックパルスに応答して、格納された１つの論理状態を、
連鎖内の１つのフリップフロップから次のフリップフロ
ップに送る。通常のクロックパルス発生の用途に関し
て、１つを除いた全てのフリップフロップが論理ロー
（０）状態に初期化され、その１つのフリップフロップ
は、論理ハイ（１）状態に初期化される。シフトレジス
タは、所定の周波数でクロックされ、シフトレジスタ内
で１状態を巡回させることによって、フリップフロップ
の出力に連続するパルスを発生する。この周知の技術の
用途および実施形態について、例えば、米国特許第４
５４２ ３０１号および第４ ６１２ ６５９号に開示
がある。この技術に改良を加えたものが、米国特許第４
７８５ ２９７号に開示される。この場合、エッジト
リガ型のフリップフロップの「マスター」出力および
「スレーブ」出力が、組み合わせ論理ゲート（例えば、
ＡＮＤゲートまたはＮＡＮＤゲート）と共に用いられ、
これにより、所定の数の出力パルスに対するシフトレジ
スタのクロック速度が低減される。
は、シフトレジスタを基本とする。シフトレジスタは、
カスケード連鎖（ｃａｓｃａｄｅｄ ｃｈａｉｎ）のＤ
型のフリップフロップを含む（例えば、Ｈｏｒｏｗｉｔ
ｚおよびＨｉｌｌの「Ｔｈｅ Ａｒｔ ｏｆ Ｅｌｅｃ
ｔｒｏｎｉｃｓ」、Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒ
ｓｉｔｙ Ｐｒｅｓｓ、２nd Ｅｄｉｔｉｏｎ、１９８
９に開示される）。これらのフリップフロップは、クロ
ックパルスに応答して、格納された１つの論理状態を、
連鎖内の１つのフリップフロップから次のフリップフロ
ップに送る。通常のクロックパルス発生の用途に関し
て、１つを除いた全てのフリップフロップが論理ロー
（０）状態に初期化され、その１つのフリップフロップ
は、論理ハイ（１）状態に初期化される。シフトレジス
タは、所定の周波数でクロックされ、シフトレジスタ内
で１状態を巡回させることによって、フリップフロップ
の出力に連続するパルスを発生する。この周知の技術の
用途および実施形態について、例えば、米国特許第４
５４２ ３０１号および第４ ６１２ ６５９号に開示
がある。この技術に改良を加えたものが、米国特許第４
７８５ ２９７号に開示される。この場合、エッジト
リガ型のフリップフロップの「マスター」出力および
「スレーブ」出力が、組み合わせ論理ゲート（例えば、
ＡＮＤゲートまたはＮＡＮＤゲート）と共に用いられ、
これにより、所定の数の出力パルスに対するシフトレジ
スタのクロック速度が低減される。
【０００３】添付図面の図１は、Ｄ型のラッチ１および
２を含む典型的なＣＭＯＳ回路の一部を示す。このよう
な構成の構造および動作は周知であり、詳細については
説明しない。１および２のような連続したラッチは、Ｃ
Ｋおよび！ＣＫで表される２相クロックと相反するクロ
ック位相に対して透過性である。各ラッチの入力および
出力は、クロックパルスＮｎおよびＮｐを発生するため
に共に「ＮＡＮＤ」される。
２を含む典型的なＣＭＯＳ回路の一部を示す。このよう
な構成の構造および動作は周知であり、詳細については
説明しない。１および２のような連続したラッチは、Ｃ
Ｋおよび！ＣＫで表される２相クロックと相反するクロ
ック位相に対して透過性である。各ラッチの入力および
出力は、クロックパルスＮｎおよびＮｐを発生するため
に共に「ＮＡＮＤ」される。
【０００４】最大動作周波数を増加しつつ、クロック電
力消費を低減するために、クロック線の容量性負荷を低
減するための様々な技術が開示されてきた。例えば、ク
ロックパルス発生回路で使用するための、状態制御型ク
ロッキング技術が提案されてきた。この技術の一例が、
米国特許第４ ７４６ ９１５号に開示されており、同
特許では、シフトレジスタをフリップフロップまたはラ
ッチの複数のサブレジスタに分割し、より低い周波数で
動作する別のシフトレジスタを選択的に用いて、各サブ
レジスタにクロック信号を適用する。
力消費を低減するために、クロック線の容量性負荷を低
減するための様々な技術が開示されてきた。例えば、ク
ロックパルス発生回路で使用するための、状態制御型ク
ロッキング技術が提案されてきた。この技術の一例が、
米国特許第４ ７４６ ９１５号に開示されており、同
特許では、シフトレジスタをフリップフロップまたはラ
ッチの複数のサブレジスタに分割し、より低い周波数で
動作する別のシフトレジスタを選択的に用いて、各サブ
レジスタにクロック信号を適用する。
【０００５】１状態を１回巡回することが必要なアプリ
ケーションの場合、１つの状態を含むかまたは入力にお
いて１つの状態を有するフリップフロップまたはラッチ
のみが、クロッキングを必要とする。図２に示すよう
に、このようなアプリケーションの場合、各フリップフ
ロップの入力および出力を「ＯＲすること」により発生
された信号は、フリップフロップのクロック入力に供給
されるクロック信号をゲーティングするために用いられ
得る。このような構成について、米国特許第５１２８
９７４号に開示がある。しかし、このような構成は、段
毎にさらに数個のトランジスタを必要とする。また、フ
リップフロップ出力が比較的大きな負荷を駆動しなけれ
ばならず、そのため動作の最大速度が限定される。
ケーションの場合、１つの状態を含むかまたは入力にお
いて１つの状態を有するフリップフロップまたはラッチ
のみが、クロッキングを必要とする。図２に示すよう
に、このようなアプリケーションの場合、各フリップフ
ロップの入力および出力を「ＯＲすること」により発生
された信号は、フリップフロップのクロック入力に供給
されるクロック信号をゲーティングするために用いられ
得る。このような構成について、米国特許第５１２８
９７４号に開示がある。しかし、このような構成は、段
毎にさらに数個のトランジスタを必要とする。また、フ
リップフロップ出力が比較的大きな負荷を駆動しなけれ
ばならず、そのため動作の最大速度が限定される。
【０００６】
【発明が解決しようとする課題】本明細書で用いられる
用語「Ｄ型のラッチ」は、クロック入力、データ入力、
および直接型出力または反転型出力を有する回路であっ
て、クロック入力に供給されるクロック信号が活性の場
合、この出力は、直接型信号または反転型信号を入力に
供給（ラッチが「透過性」である）し、一方、クロック
信号が非活性の場合、この出力は、入力信号の状態に関
係なくその電流値で保持または「ラッチ」されるように
作動する回路を示す。本明細書で用いられる用語「Ｄ型
のフリップフロップ」は一般的には、２つのカスケード
接続されたＤ型ラッチで形成され、他の回路を含み得
る、エッジトリガ型のデバイスを示す。Ｄ型ラッチおよ
びＤ型フリップフロップは、本明細書中、「Ｄ型回路」
と総称されるため、Ｄ型回路は、Ｄ型ラッチまたはＤ型
フリップフロップであり得る。
用語「Ｄ型のラッチ」は、クロック入力、データ入力、
および直接型出力または反転型出力を有する回路であっ
て、クロック入力に供給されるクロック信号が活性の場
合、この出力は、直接型信号または反転型信号を入力に
供給（ラッチが「透過性」である）し、一方、クロック
信号が非活性の場合、この出力は、入力信号の状態に関
係なくその電流値で保持または「ラッチ」されるように
作動する回路を示す。本明細書で用いられる用語「Ｄ型
のフリップフロップ」は一般的には、２つのカスケード
接続されたＤ型ラッチで形成され、他の回路を含み得
る、エッジトリガ型のデバイスを示す。Ｄ型ラッチおよ
びＤ型フリップフロップは、本明細書中、「Ｄ型回路」
と総称されるため、Ｄ型回路は、Ｄ型ラッチまたはＤ型
フリップフロップであり得る。
【０００７】
【課題を解決するための手段】本発明の第１の局面によ
れば、主クロック入力およびＮ個の段を備えるスタティ
ッククロックパルス発生器であって、上記発生器のｉ番
目の段は、（ｉ＋ａ）番目（ここで、ａは１以上であ
る）の段からリセット信号を受け取るリセット入力と、
データ入力とを有するＤ型回路と、（ｉ−１）番目（こ
こで、１＜ｉ≦（Ｎ−ａ）である）の段のＤ型回路の出
力信号および上記主クロック入力におけるクロックパル
スに応答して、上記データ入力にパルスを供給する出力
を有するゲーティング回路とを備えるスタティッククロ
ックパルス発生器が提供される。
れば、主クロック入力およびＮ個の段を備えるスタティ
ッククロックパルス発生器であって、上記発生器のｉ番
目の段は、（ｉ＋ａ）番目（ここで、ａは１以上であ
る）の段からリセット信号を受け取るリセット入力と、
データ入力とを有するＤ型回路と、（ｉ−１）番目（こ
こで、１＜ｉ≦（Ｎ−ａ）である）の段のＤ型回路の出
力信号および上記主クロック入力におけるクロックパル
スに応答して、上記データ入力にパルスを供給する出力
を有するゲーティング回路とを備えるスタティッククロ
ックパルス発生器が提供される。
【０００８】各Ｄ型回路はＤ型ラッチであってもよい。
【０００９】上記段の少なくとも１つのそれぞれは、上
記Ｄ型回路の出力信号を供給し、上記発生器の出力を構
成する出力を有してもよい。
記Ｄ型回路の出力信号を供給し、上記発生器の出力を構
成する出力を有してもよい。
【００１０】各ｉ番目の段の上記Ｄ型回路の上記リセッ
ト入力は、上記（ｉ＋ａ）番目の段の上記ゲーティング
回路の上記出力から上記リセット信号を受け取るように
構成されてもよい。
ト入力は、上記（ｉ＋ａ）番目の段の上記ゲーティング
回路の上記出力から上記リセット信号を受け取るように
構成されてもよい。
【００１１】各ｉ番目の段の上記Ｄ型回路の上記リセッ
ト入力は、上記（ｉ＋ａ）番目の段の上記Ｄ型回路の出
力信号を上記リセット信号として受け取るよう構成され
てもよい。
ト入力は、上記（ｉ＋ａ）番目の段の上記Ｄ型回路の出
力信号を上記リセット信号として受け取るよう構成され
てもよい。
【００１２】各段は、上記ゲーティング回路の出力と各
段の上記Ｄ型回路のデータ入力との間に配置された遅延
回路を備えてもよい。 各遅延回路は、複数のカスケー
ド接続されたインバータを備えてもよい。
段の上記Ｄ型回路のデータ入力との間に配置された遅延
回路を備えてもよい。 各遅延回路は、複数のカスケー
ド接続されたインバータを備えてもよい。
【００１３】各段は、（ｉ＋１）番目の段の上記Ｄ型回
路の出力信号および上記主クロック入力における上記ク
ロックパルスに応答して、上記（ｉ−ａ）番目の段から
上記リセット信号を受け取るように上記Ｄ型回路のリセ
ット入力を選択的に接続し、上記ゲーティング回路に上
記パルスを上記データ入力に供給させるスイッチング構
成を備てもよく、ここで、（１＋ａ）≦ｉ＜Ｎである。
各スイッチング構成は、複数の伝送ゲートを備えても
よい。
路の出力信号および上記主クロック入力における上記ク
ロックパルスに応答して、上記（ｉ−ａ）番目の段から
上記リセット信号を受け取るように上記Ｄ型回路のリセ
ット入力を選択的に接続し、上記ゲーティング回路に上
記パルスを上記データ入力に供給させるスイッチング構
成を備てもよく、ここで、（１＋ａ）≦ｉ＜Ｎである。
各スイッチング構成は、複数の伝送ゲートを備えても
よい。
【００１４】各ｉ番目の段の上記Ｄ型回路は、上記（ｉ
−１）番目の段の上記Ｄ型回路の出力信号を受け取るク
ロック入力を備えてもよい。
−１）番目の段の上記Ｄ型回路の出力信号を受け取るク
ロック入力を備えてもよい。
【００１５】上記スイッチング構成は、各ｉ番目の段の
上記Ｄ型回路のクロック入力を接続して、上記（ｉ＋
１）番目の段の上記Ｄ型回路の出力信号を受け取るよう
選択的に構成されてもよい。
上記Ｄ型回路のクロック入力を接続して、上記（ｉ＋
１）番目の段の上記Ｄ型回路の出力信号を受け取るよう
選択的に構成されてもよい。
【００１６】上記第１の段は、（１＋ａ）番目の段から
リセット信号を受け取るリセット入力を有するＤ型回路
およびデータ入力と、開始パルスおよび上記主クロック
入力におけるクロックパルスに応答して、上記Ｄ型回路
のデータ入力にパルスを供給するゲーティング回路とを
備えてもよい。
リセット信号を受け取るリセット入力を有するＤ型回路
およびデータ入力と、開始パルスおよび上記主クロック
入力におけるクロックパルスに応答して、上記Ｄ型回路
のデータ入力にパルスを供給するゲーティング回路とを
備えてもよい。
【００１７】上記スイッチング構成は、上記第１の段か
らの上記リセット信号を上記第１の段の上記Ｄ型回路の
リセット入力に接続するよう選択的に構成されてもよ
い。
らの上記リセット信号を上記第１の段の上記Ｄ型回路の
リセット入力に接続するよう選択的に構成されてもよ
い。
【００１８】上記Ｎ番目の段は、データ入力、出力およ
び上記Ｄ型回路の出力からのリセット信号を受け取るリ
セット入力を有するＤ型回路と、（Ｎ−１）番目の段の
上記Ｄ型回路の出力信号および上記主クロック入力にお
けるクロックパルスに応答して、上記データ入力にパル
スを供給する出力を有するゲーティング回路とを備えて
もよい。
び上記Ｄ型回路の出力からのリセット信号を受け取るリ
セット入力を有するＤ型回路と、（Ｎ−１）番目の段の
上記Ｄ型回路の出力信号および上記主クロック入力にお
けるクロックパルスに応答して、上記データ入力にパル
スを供給する出力を有するゲーティング回路とを備えて
もよい。
【００１９】上記主クロック入力は相補型クロック入力
を備えてもよく、連続する対の段の上記ゲーティング回
路は、上記相補型入力における相補型クロックパルスに
応答するよう構成されてもよい。各ゲーティング回路
は、共通電極が上記主クロック入力に接続され、出力電
極が上記Ｄ型回路のイネーブル型データ入力を形成し、
制御電極が前段の上記Ｄ型回路出力信号に応答する第１
のトランジスタを備えてもよい。各ゲーティング回路
は、共通電極が第１の供給線に接続され、出力電極が上
記第１のトランジスタの上記出力電極に接続される第２
のトランジスタを備えてもよい。上記第２のトランジス
タの上記制御電極は、上記前段の上記Ｄ型回路の出力信
号を受け取るように構成されてもよい。
を備えてもよく、連続する対の段の上記ゲーティング回
路は、上記相補型入力における相補型クロックパルスに
応答するよう構成されてもよい。各ゲーティング回路
は、共通電極が上記主クロック入力に接続され、出力電
極が上記Ｄ型回路のイネーブル型データ入力を形成し、
制御電極が前段の上記Ｄ型回路出力信号に応答する第１
のトランジスタを備えてもよい。各ゲーティング回路
は、共通電極が第１の供給線に接続され、出力電極が上
記第１のトランジスタの上記出力電極に接続される第２
のトランジスタを備えてもよい。上記第２のトランジス
タの上記制御電極は、上記前段の上記Ｄ型回路の出力信
号を受け取るように構成されてもよい。
【００２０】上記第１のトランジスタの上記制御電極
は、上記前段の上記Ｄ型回路の出力信号によって制御さ
れるよう構成されたバイアス電圧ソースに接続されても
よい。上記バイアス電圧ソースは、共通電極が反転型主
クロック入力に接続され、制御電極および出力電極が上
記第１のトランジスタの上記制御電極に接続された第３
のトランジスタを備えてもよい。上記第１のトランジス
タの上記制御電極は、共通電極が上記第１の供給線に接
続されるかまたは上記第１の供給線である第４のトラン
ジスタの出力電極に接続されてもよい。上記第４のトラ
ンジスタの上記制御電極は、上記前段の上記Ｄ型回路の
出力信号を受け取るよう構成されてもよい。
は、上記前段の上記Ｄ型回路の出力信号によって制御さ
れるよう構成されたバイアス電圧ソースに接続されても
よい。上記バイアス電圧ソースは、共通電極が反転型主
クロック入力に接続され、制御電極および出力電極が上
記第１のトランジスタの上記制御電極に接続された第３
のトランジスタを備えてもよい。上記第１のトランジス
タの上記制御電極は、共通電極が上記第１の供給線に接
続されるかまたは上記第１の供給線である第４のトラン
ジスタの出力電極に接続されてもよい。上記第４のトラ
ンジスタの上記制御電極は、上記前段の上記Ｄ型回路の
出力信号を受け取るよう構成されてもよい。
【００２１】上記第１のトランジスタの上記制御電極
は、共通電極が第２の供給線に接続され、制御電極が上
記前段の上記Ｄ型回路の出力信号を受け取るよう構成さ
れる第５のトランジスタの出力電極に接続されてもよ
い。
は、共通電極が第２の供給線に接続され、制御電極が上
記前段の上記Ｄ型回路の出力信号を受け取るよう構成さ
れる第５のトランジスタの出力電極に接続されてもよ
い。
【００２２】各Ｄ型ラッチは、第１のインバータおよび
第２のフィードバックインバータを備えてもよい。上記
第２のインバータは、上記前段の上記Ｄ型ラッチの出力
信号によって制御されるよう構成されたゲート入力を有
するゲート型インバータであってもよい。
第２のフィードバックインバータを備えてもよい。上記
第２のインバータは、上記前段の上記Ｄ型ラッチの出力
信号によって制御されるよう構成されたゲート入力を有
するゲート型インバータであってもよい。
【００２３】上記第１のインバータは、制御端子が上記
リセット入力を備えるプルアップトランジスタまたはプ
ルダウントランジスタに接続されてもよい。
リセット入力を備えるプルアップトランジスタまたはプ
ルダウントランジスタに接続されてもよい。
【００２４】上記発生器は、ＣＭＯＳ集積回路として形
成されてもよい。
成されてもよい。
【００２５】上記発生器は、ポリシリコン薄膜トランジ
スタで形成されてもよい。
スタで形成されてもよい。
【００２６】本発明の第２の局面によれば、本発明の第
１の局面による発生器を備える空間光変調器が提供され
る。
１の局面による発生器を備える空間光変調器が提供され
る。
【００２７】上記変調器は、液晶デバイスを備えてもよ
い。
い。
【００２８】上記液晶デバイスは、パッシブマトリック
ス型であってもよい。
ス型であってもよい。
【００２９】上記液晶デバイスは、アクティブマトリッ
クス型であってもよい。上記発生器および上記アクティ
ブマトリックスは、同じ種類の薄膜トランジスタで形成
されてもよい。
クス型であってもよい。上記発生器および上記アクティ
ブマトリックスは、同じ種類の薄膜トランジスタで形成
されてもよい。
【００３０】本発明の第３の局面によれば、本発明の第
２の局面による変調器を備えるディスプレイが提供され
る。
２の局面による変調器を備えるディスプレイが提供され
る。
【００３１】本発明の第４の局面によれば、本発明の第
１の局面による発生器を備える発光ディスプレイが提供
される。
１の局面による発生器を備える発光ディスプレイが提供
される。
【００３２】上記ディスプレイは、パッシブマトリック
ス型またはアクティブマトリックス型であってもよい。
ス型またはアクティブマトリックス型であってもよい。
【００３３】従って、高速動作および低消費電力が可能
なクロックパルス発生器を提供することが可能である。
このような発生器は、一時的浮動回路ノードのない静的
動作を提供し、入力クロック信号に低負荷を与える。こ
の発生器は、双方向モードで動作するよう容易に構成さ
れ得、比較的少数のトランジスタで構築され得る。この
発生器はまた、低電圧の入力クロック信号で動作し得、
例えば、２ボルト以下の振幅を有するクロック信号か
ら、通常は１０〜２０ボルトの供給電圧を搬送する電力
供給線間で切り換わる出力信号へのレベルシフトを提供
することが可能である。このような性能は、ポリシリコ
ン薄膜トランジスタ技術を用いて達成され得る。
なクロックパルス発生器を提供することが可能である。
このような発生器は、一時的浮動回路ノードのない静的
動作を提供し、入力クロック信号に低負荷を与える。こ
の発生器は、双方向モードで動作するよう容易に構成さ
れ得、比較的少数のトランジスタで構築され得る。この
発生器はまた、低電圧の入力クロック信号で動作し得、
例えば、２ボルト以下の振幅を有するクロック信号か
ら、通常は１０〜２０ボルトの供給電圧を搬送する電力
供給線間で切り換わる出力信号へのレベルシフトを提供
することが可能である。このような性能は、ポリシリコ
ン薄膜トランジスタ技術を用いて達成され得る。
【００３４】本発明によれば、主クロック入力およびＮ
個の段を備えるスタティッククロックパルス発生器であ
って、上記発生器のｉ番目の段は、（ｉ＋ａ）番目（こ
こで、ａは１以上である）の段からリセット信号を受け
取るリセット入力と、データ入力とを有するＤ型回路
と、（ｉ−１）番目（ここで、１＜ｉ≦（Ｎ−ａ）であ
る）の段のＤ型回路の出力信号および上記主クロック入
力におけるクロックパルスに応答して、上記データ入力
にパルスを供給する出力を有するゲーティング回路と、
を備える、スタティッククロックパルス発生器が提供さ
れ、そのことにより上記目的が達成される。
個の段を備えるスタティッククロックパルス発生器であ
って、上記発生器のｉ番目の段は、（ｉ＋ａ）番目（こ
こで、ａは１以上である）の段からリセット信号を受け
取るリセット入力と、データ入力とを有するＤ型回路
と、（ｉ−１）番目（ここで、１＜ｉ≦（Ｎ−ａ）であ
る）の段のＤ型回路の出力信号および上記主クロック入
力におけるクロックパルスに応答して、上記データ入力
にパルスを供給する出力を有するゲーティング回路と、
を備える、スタティッククロックパルス発生器が提供さ
れ、そのことにより上記目的が達成される。
【００３５】上記発生器において、各Ｄ型回路はＤ型ラ
ッチであってもよい。
ッチであってもよい。
【００３６】上記発生器において、上記段の少なくとも
１つのそれぞれは、上記Ｄ型回路の出力信号を供給し、
上記発生器の出力を構成する出力を有してもよい。
１つのそれぞれは、上記Ｄ型回路の出力信号を供給し、
上記発生器の出力を構成する出力を有してもよい。
【００３７】上記発生器において、各ｉ番目の段の上記
Ｄ型回路の上記リセット入力は、上記（ｉ＋ａ）番目の
段の上記ゲーティング回路の上記出力から上記リセット
信号を受け取るように構成されてもよい。
Ｄ型回路の上記リセット入力は、上記（ｉ＋ａ）番目の
段の上記ゲーティング回路の上記出力から上記リセット
信号を受け取るように構成されてもよい。
【００３８】上記発生器において、各ｉ番目の段の上記
Ｄ型回路の上記リセット入力は、上記（ｉ＋ａ）番目の
段の上記Ｄ型回路の出力信号を上記リセット信号として
受け取るよう構成されてもよい。
Ｄ型回路の上記リセット入力は、上記（ｉ＋ａ）番目の
段の上記Ｄ型回路の出力信号を上記リセット信号として
受け取るよう構成されてもよい。
【００３９】上記発生器において、各段は、上記ゲーテ
ィング回路の出力と各段の上記Ｄ型回路のデータ入力と
の間に配置された遅延回路を備えてもよい。
ィング回路の出力と各段の上記Ｄ型回路のデータ入力と
の間に配置された遅延回路を備えてもよい。
【００４０】上記発生器において、各遅延回路は、複数
のカスケード接続されたインバータを備えてもよい。
のカスケード接続されたインバータを備えてもよい。
【００４１】上記発生器において、各段は、（ｉ＋１）
番目の段の上記Ｄ型回路の出力信号および上記主クロッ
ク入力における上記クロックパルスに応答して、上記
（ｉ−ａ）番目の段から上記リセット信号を受け取るよ
うに上記Ｄ型回路のリセット入力を選択的に接続し、上
記ゲーティング回路に上記パルスを上記データ入力に供
給させるスイッチング構成を備えてもよく、ここで、
（１＋ａ）≦ｉ＜Ｎである。
番目の段の上記Ｄ型回路の出力信号および上記主クロッ
ク入力における上記クロックパルスに応答して、上記
（ｉ−ａ）番目の段から上記リセット信号を受け取るよ
うに上記Ｄ型回路のリセット入力を選択的に接続し、上
記ゲーティング回路に上記パルスを上記データ入力に供
給させるスイッチング構成を備えてもよく、ここで、
（１＋ａ）≦ｉ＜Ｎである。
【００４２】上記発生器において、各スイッチング構成
は、複数の伝送ゲートを備えてもよい。
は、複数の伝送ゲートを備えてもよい。
【００４３】上記発生器において、各ｉ番目の段の上記
Ｄ型回路は、上記（ｉ−１）番目の段の上記Ｄ型回路の
出力信号を受け取るクロック入力を備えてもよい。
Ｄ型回路は、上記（ｉ−１）番目の段の上記Ｄ型回路の
出力信号を受け取るクロック入力を備えてもよい。
【００４４】上記発生器において、上記スイッチング構
成は、各ｉ番目の段の上記Ｄ型回路のクロック入力を接
続して、上記（ｉ＋１）番目の段の上記Ｄ型回路の出力
信号を受け取るよう選択的に構成されてもよい。
成は、各ｉ番目の段の上記Ｄ型回路のクロック入力を接
続して、上記（ｉ＋１）番目の段の上記Ｄ型回路の出力
信号を受け取るよう選択的に構成されてもよい。
【００４５】上記発生器において、上記第１の段は、
（１＋ａ）番目の段からリセット信号を受け取るリセッ
ト入力を有するＤ型回路およびデータ入力と、開始パル
スおよび上記主クロック入力におけるクロックパルスに
応答して、上記Ｄ型回路のデータ入力にパルスを供給す
るゲーティング回路とを備えてもよい。
（１＋ａ）番目の段からリセット信号を受け取るリセッ
ト入力を有するＤ型回路およびデータ入力と、開始パル
スおよび上記主クロック入力におけるクロックパルスに
応答して、上記Ｄ型回路のデータ入力にパルスを供給す
るゲーティング回路とを備えてもよい。
【００４６】上記発生器において、上記スイッチング構
成は、上記第１の段からの上記リセット信号を上記第１
の段の上記Ｄ型回路のリセット入力に接続するよう選択
的に構成されてもよい。
成は、上記第１の段からの上記リセット信号を上記第１
の段の上記Ｄ型回路のリセット入力に接続するよう選択
的に構成されてもよい。
【００４７】上記発生器において、上記Ｎ番目の段は、
データ入力、出力および上記Ｄ型回路の出力からのリセ
ット信号を受け取るリセット入力を有するＤ型回路と、
（Ｎ−１）番目の段の上記Ｄ型回路の出力信号および上
記主クロック入力におけるクロックパルスに応答して、
上記データ入力にパルスを供給する出力を有するゲーテ
ィング回路とを備えてもよい。
データ入力、出力および上記Ｄ型回路の出力からのリセ
ット信号を受け取るリセット入力を有するＤ型回路と、
（Ｎ−１）番目の段の上記Ｄ型回路の出力信号および上
記主クロック入力におけるクロックパルスに応答して、
上記データ入力にパルスを供給する出力を有するゲーテ
ィング回路とを備えてもよい。
【００４８】上記発生器において、上記主クロック入力
は相補型クロック入力を備えてもよく、連続する対の段
の上記ゲーティング回路は、上記相補型入力における相
補型クロックパルスに応答するよう構成されてもよい。
は相補型クロック入力を備えてもよく、連続する対の段
の上記ゲーティング回路は、上記相補型入力における相
補型クロックパルスに応答するよう構成されてもよい。
【００４９】上記発生器において、各ゲーティング回路
は、共通電極が上記主クロック入力に接続され、出力電
極が上記Ｄ型回路のイネーブル型データ入力を形成し、
制御電極が前段の上記Ｄ型回路出力信号に応答する第１
のトランジスタを備えてもよい。
は、共通電極が上記主クロック入力に接続され、出力電
極が上記Ｄ型回路のイネーブル型データ入力を形成し、
制御電極が前段の上記Ｄ型回路出力信号に応答する第１
のトランジスタを備えてもよい。
【００５０】上記発生器において、各ゲーティング回路
は、共通電極が第１の供給線に接続され、出力電極が上
記第１のトランジスタの上記出力電極に接続される第２
のトランジスタを備えてもよい。
は、共通電極が第１の供給線に接続され、出力電極が上
記第１のトランジスタの上記出力電極に接続される第２
のトランジスタを備えてもよい。
【００５１】上記発生器において、上記第２のトランジ
スタの上記制御電極は、上記前段の上記Ｄ型回路の出力
信号を受け取るように構成されてもよい。
スタの上記制御電極は、上記前段の上記Ｄ型回路の出力
信号を受け取るように構成されてもよい。
【００５２】上記発生器において、上記第１のトランジ
スタの上記制御電極は、上記前段の上記Ｄ型回路の出力
信号によって制御されるよう構成されたバイアス電圧ソ
ースに接続されてもよい。
スタの上記制御電極は、上記前段の上記Ｄ型回路の出力
信号によって制御されるよう構成されたバイアス電圧ソ
ースに接続されてもよい。
【００５３】上記発生器において、上記バイアス電圧ソ
ースは、共通電極が反転型主クロック入力に接続され、
制御電極および出力電極が上記第１のトランジスタの上
記制御電極に接続された第３のトランジスタを備えても
よい。
ースは、共通電極が反転型主クロック入力に接続され、
制御電極および出力電極が上記第１のトランジスタの上
記制御電極に接続された第３のトランジスタを備えても
よい。
【００５４】上記発生器において、上記第１のトランジ
スタの上記制御電極は、共通電極が上記第１の供給線に
接続されるかまたは上記第１の供給線である第４のトラ
ンジスタの出力電極に接続されてもよい。
スタの上記制御電極は、共通電極が上記第１の供給線に
接続されるかまたは上記第１の供給線である第４のトラ
ンジスタの出力電極に接続されてもよい。
【００５５】上記発生器において、上記第４のトランジ
スタの上記制御電極は、上記前段の上記Ｄ型回路の出力
信号を受け取るよう構成されてもよい。
スタの上記制御電極は、上記前段の上記Ｄ型回路の出力
信号を受け取るよう構成されてもよい。
【００５６】上記発生器において、上記第１のトランジ
スタの上記制御電極は、共通電極が第２の供給線に接続
され、制御電極が上記前段の上記Ｄ型回路の出力信号を
受け取るよう構成される第５のトランジスタの出力電極
に接続されてもよい。
スタの上記制御電極は、共通電極が第２の供給線に接続
され、制御電極が上記前段の上記Ｄ型回路の出力信号を
受け取るよう構成される第５のトランジスタの出力電極
に接続されてもよい。
【００５７】上記発生器において、各Ｄ型ラッチは、第
１のインバータおよび第２のフィードバックインバータ
を備えてもよい。
１のインバータおよび第２のフィードバックインバータ
を備えてもよい。
【００５８】上記発生器において、上記第２のインバー
タは、上記前段の上記Ｄ型ラッチの出力信号によって制
御されるよう構成されたゲート入力を有するゲート型イ
ンバータであってもよい。
タは、上記前段の上記Ｄ型ラッチの出力信号によって制
御されるよう構成されたゲート入力を有するゲート型イ
ンバータであってもよい。
【００５９】上記発生器において、上記第１のインバー
タは、制御端子が上記リセット入力を備えるプルアップ
トランジスタまたはプルダウントランジスタに接続され
てもよい。
タは、制御端子が上記リセット入力を備えるプルアップ
トランジスタまたはプルダウントランジスタに接続され
てもよい。
【００６０】上記発生器は、ＣＭＯＳ集積回路として形
成されてもよい。
成されてもよい。
【００６１】上記発生器は、ポリシリコン薄膜トランジ
スタで形成されてもよい。
スタで形成されてもよい。
【００６２】上記発生器は、空間光変調器に備えられて
もよい。
もよい。
【００６３】上記発生器は、液晶デバイスを備えてもよ
い。
い。
【００６４】上記発生器において、上記液晶デバイスは
パッシブマトリックス型であってもよい。
パッシブマトリックス型であってもよい。
【００６５】上記発生器において、上記液晶デバイスは
アクティブマトリックス型であってもよい。
アクティブマトリックス型であってもよい。
【００６６】上記発生器および上記アクティブマトリッ
クスは、同じ種類の薄膜トランジスタで形成されてもよ
い。
クスは、同じ種類の薄膜トランジスタで形成されてもよ
い。
【００６７】上記変調器は、ディスプレイに備えられて
もよい。
もよい。
【００６８】上記発生器は、発光ディスプレイに備えら
れてもよい。
れてもよい。
【００６９】上記ディスプレイは、パッシブマトリック
ス型であってもよい。
ス型であってもよい。
【００７０】上記ディスプレイは、アクティブマトリッ
クス型であってもよい。
クス型であってもよい。
【００７１】
【発明の実施の形態】本発明について、例示として、添
付図面を参照しながらさらに説明する。
付図面を参照しながらさらに説明する。
【００７２】図面中、同様の参照符号は、同様の構成部
分を指す。
分を指す。
【００７３】図３は、スタティッククロックパルス発生
器の２つの段１および２を示す。段１は、Ｄ型ラッチ３
およびゲート回路４を含む。ラッチ３は、直接型出力Ｑ
および反転型出力！Ｑを有し、これらのＱおよびＱ！は
後段に接続され、出力Ｑは、段の出力およびクロックパ
ルス発生器の出力を構成する。ラッチは、後段からリセ
ット信号を受け取る非同期型リセット入力Ｒを有する。
器の２つの段１および２を示す。段１は、Ｄ型ラッチ３
およびゲート回路４を含む。ラッチ３は、直接型出力Ｑ
および反転型出力！Ｑを有し、これらのＱおよびＱ！は
後段に接続され、出力Ｑは、段の出力およびクロックパ
ルス発生器の出力を構成する。ラッチは、後段からリセ
ット信号を受け取る非同期型リセット入力Ｒを有する。
【００７４】ゲーティング回路４は、全ての段に共通す
るクロック線を介して主クロック入力に接続された、相
補型クロック入力ＣＫおよび！ＣＫを有する。段１のゲ
ーティング回路４のクロック入力ＣＫは、クロック線Ｃ
Ｋに接続される。反転型クロック入力！ＣＫが対応する
クロック線に接続されている様子が、図３の破線によっ
て示されている。なぜならば、この接続は、実施形態に
よっては不必要であり得るためである。
るクロック線を介して主クロック入力に接続された、相
補型クロック入力ＣＫおよび！ＣＫを有する。段１のゲ
ーティング回路４のクロック入力ＣＫは、クロック線Ｃ
Ｋに接続される。反転型クロック入力！ＣＫが対応する
クロック線に接続されている様子が、図３の破線によっ
て示されている。なぜならば、この接続は、実施形態に
よっては不必要であり得るためである。
【００７５】ゲーティング回路４は、前段からゲーティ
ング信号を受け取る相補型ゲーティング入力Ｇおよび！
Ｇを有する。いくつかの実施形態において、直接型また
は反転型のゲーティング信号のみが、段から段へと送ら
れ得る。ゲーティング入力Ｇはまた、ラッチ３のクロッ
ク入力ＣＫにも接続される。ゲーティング回路４は、リ
セット信号を前段に供給し、ラッチ３のデータ入力Ｄに
も接続される出力Ｏを有する。
ング信号を受け取る相補型ゲーティング入力Ｇおよび！
Ｇを有する。いくつかの実施形態において、直接型また
は反転型のゲーティング信号のみが、段から段へと送ら
れ得る。ゲーティング入力Ｇはまた、ラッチ３のクロッ
ク入力ＣＫにも接続される。ゲーティング回路４は、リ
セット信号を前段に供給し、ラッチ３のデータ入力Ｄに
も接続される出力Ｏを有する。
【００７６】段１は、直接型クロックパルスＣＫにより
活性化され、段２は、反転型クロックパルス！ＣＫによ
り活性化される（便宜上、様々な回路線およびノード上
に現れる信号を、上記回路線およびノードの場合と同じ
参照符号として示す）。したがって、ゲーティング回路
４の入力！ＣＫは、反転型クロック線に接続され、一
方、直接型クロック入力ＣＫは、特定の実施形態の要件
に応じて、対応する直接型クロック線に接続または非接
続され得る。
活性化され、段２は、反転型クロックパルス！ＣＫによ
り活性化される（便宜上、様々な回路線およびノード上
に現れる信号を、上記回路線およびノードの場合と同じ
参照符号として示す）。したがって、ゲーティング回路
４の入力！ＣＫは、反転型クロック線に接続され、一
方、直接型クロック入力ＣＫは、特定の実施形態の要件
に応じて、対応する直接型クロック線に接続または非接
続され得る。
【００７７】図４は、カスケード接続されたＮ個の段
１、２を含むスタティッククロックパルス発生器の一部
を示す。段１および段２は、交互に設けられる。第１の
段の相補型ゲーティング入力Ｇおよび！Ｇは、相補型開
始パルスＳＰおよび！ＳＰを受信するよう構成され、ク
ロック入力は、２相クロック入力から、相補型クロック
信号ＣＫおよび！ＣＫを受け取る。各段１、２のリセッ
ト入力Ｒは、後段のゲーティング回路の出力Ｏに接続さ
れる（ただし、最後またはＮ番目の段の場合は、リセッ
ト入力Ｒを同じ段の出力Ｑに接続する）。
１、２を含むスタティッククロックパルス発生器の一部
を示す。段１および段２は、交互に設けられる。第１の
段の相補型ゲーティング入力Ｇおよび！Ｇは、相補型開
始パルスＳＰおよび！ＳＰを受信するよう構成され、ク
ロック入力は、２相クロック入力から、相補型クロック
信号ＣＫおよび！ＣＫを受け取る。各段１、２のリセッ
ト入力Ｒは、後段のゲーティング回路の出力Ｏに接続さ
れる（ただし、最後またはＮ番目の段の場合は、リセッ
ト入力Ｒを同じ段の出力Ｑに接続する）。
【００７８】図５のタイミング図は、スタティッククロ
ックパルス発生器の動作を示し、図４の発生器の最初の
４段において発生する様々な波形を示す。最初に、全て
の段１および２のラッチ３はリセット状態であり、これ
により出力Ｑは全てローである。全ての段１および２の
ゲーティング回路４はディスエーブルされ、ゲーティン
グ回路出力Ｏは全てローとなる。
ックパルス発生器の動作を示し、図４の発生器の最初の
４段において発生する様々な波形を示す。最初に、全て
の段１および２のラッチ３はリセット状態であり、これ
により出力Ｑは全てローである。全ての段１および２の
ゲーティング回路４はディスエーブルされ、ゲーティン
グ回路出力Ｏは全てローとなる。
【００７９】時間ｔnよりも前に、開始パルスＳＰが、
第１の段のゲーティング回路入力に供給される。これに
よってゲーティング回路４がイネーブルされ、ゲーティ
ング回路４の出力Ｏは、クロック信号ＣＫの論理状態
（恐らくは実際の論理レベルのレベルシフトを伴う）に
追従し得る。
第１の段のゲーティング回路入力に供給される。これに
よってゲーティング回路４がイネーブルされ、ゲーティ
ング回路４の出力Ｏは、クロック信号ＣＫの論理状態
（恐らくは実際の論理レベルのレベルシフトを伴う）に
追従し得る。
【００８０】時間ｔnにおいて、ゲーティング回路４の
出力Ｏは、クロック信号ＣＫの立ち上がりエッジに追従
し、上昇する。これにより、ラッチ３の直接型出力Ｑが
ハイとなり、後段２のゲーティング回路４をイネーブル
する。
出力Ｏは、クロック信号ＣＫの立ち上がりエッジに追従
し、上昇する。これにより、ラッチ３の直接型出力Ｑが
ハイとなり、後段２のゲーティング回路４をイネーブル
する。
【００８１】時間ｔnの直後に、開始パルスＳＰはロー
となり、これにより第１の段のゲーティング回路１はデ
ィスエーブルされる。ラッチのクロック入力ＣＫもロー
となり、これにより、リセット信号が受け取られるま
で、ラッチは自身の状態にとどまり、出力Ｑはハイのま
まである。
となり、これにより第１の段のゲーティング回路１はデ
ィスエーブルされる。ラッチのクロック入力ＣＫもロー
となり、これにより、リセット信号が受け取られるま
で、ラッチは自身の状態にとどまり、出力Ｑはハイのま
まである。
【００８２】時間ｔn＋１において、第２の段２のゲー
ティング回路４の出力Ｏが、反転型クロック信号！ＣＫ
の立ち上がりエッジに追従し、ハイとなる。第２の段の
ラッチ３の出力Ｑもハイとなり、第３の段のゲーティン
グ回路４をイネーブルする。同時に、第２の段のゲーテ
ィング回路４の出力Ｏは、第１の段のラッチのリセット
入力Ｒにリセット信号を供給し、これにより、第１の段
の出力Ｑがローとなる。これにより、連続する段の出力
Ｑの下降エッジおよび立ち上がりエッジは、図５に示す
ように同時発生または同期化される。
ティング回路４の出力Ｏが、反転型クロック信号！ＣＫ
の立ち上がりエッジに追従し、ハイとなる。第２の段の
ラッチ３の出力Ｑもハイとなり、第３の段のゲーティン
グ回路４をイネーブルする。同時に、第２の段のゲーテ
ィング回路４の出力Ｏは、第１の段のラッチのリセット
入力Ｒにリセット信号を供給し、これにより、第１の段
の出力Ｑがローとなる。これにより、連続する段の出力
Ｑの下降エッジおよび立ち上がりエッジは、図５に示す
ように同時発生または同期化される。
【００８３】時間ｔn＋２において、第３の段のゲーテ
ィング回路４の出力Ｏが、クロック信号ＣＫの立ち上が
りエッジに追従し、ハイとなる。これにより、第３の段
の出力Ｑもハイとなり、第４の段のゲーティング回路４
をイネーブルする。同時に、第２の段のラッチ３がリセ
ットされる。その後、各ラッチ３が、ゲーティングされ
たクロックパルス入力によって１回設定され、発生器の
次段または後段からのフィードバック信号によって１回
リセットされるという具合に、本明細書中で上述したよ
うな動作が継続される。
ィング回路４の出力Ｏが、クロック信号ＣＫの立ち上が
りエッジに追従し、ハイとなる。これにより、第３の段
の出力Ｑもハイとなり、第４の段のゲーティング回路４
をイネーブルする。同時に、第２の段のラッチ３がリセ
ットされる。その後、各ラッチ３が、ゲーティングされ
たクロックパルス入力によって１回設定され、発生器の
次段または後段からのフィードバック信号によって１回
リセットされるという具合に、本明細書中で上述したよ
うな動作が継続される。
【００８４】図６に示す段１および２は、各前段用のリ
セット信号が、ゲーティング回路４の出力Ｏではなくラ
ッチ３の出力Ｑにより供給される点において、図３に示
すものと異なる。図７に示され、段１および２を含む発
生器は、リセット信号用の段出力の表示の点のみにおい
て、図４に示す発生器と異なる。
セット信号が、ゲーティング回路４の出力Ｏではなくラ
ッチ３の出力Ｑにより供給される点において、図３に示
すものと異なる。図７に示され、段１および２を含む発
生器は、リセット信号用の段出力の表示の点のみにおい
て、図４に示す発生器と異なる。
【００８５】図８は、その結果得られた波形を示す。後
段のラッチ３が設定されるまで各ラッチ３はリセットさ
れないため、全ての段出力Ｑが図８に示すようにオーバ
ーラップすることが保証される。そのため、このような
構成は、連続するオーバーラップ信号を提供することが
要求されるクロックパルス発生器に適切である。
段のラッチ３が設定されるまで各ラッチ３はリセットさ
れないため、全ての段出力Ｑが図８に示すようにオーバ
ーラップすることが保証される。そのため、このような
構成は、連続するオーバーラップ信号を提供することが
要求されるクロックパルス発生器に適切である。
【００８６】図９に示す段１および２は、各段用のラッ
チリセット信号を２つ先の（ｎｅｘｔ−ｂｕｔ−ｏｎ
ｅ）段から得ている（すなわち、各ｎ番目の段につい
て、リセット信号を（ｎ＋２）番目の段からフィードバ
ックする）点において、図３に示す段と異なる。加え
て、各段１、２は、貫通接続線によって出力Ｆに接続さ
れ、後段から前段へとリセット信号を送る入力Ｆを有す
る。図１０は、これらの段の相互接続を示す。Ｎ番目の
段の出力Ｑが、フィードバック入力Ｆと、同じ段のリセ
ット入力Ｒとに接続されている。
チリセット信号を２つ先の（ｎｅｘｔ−ｂｕｔ−ｏｎ
ｅ）段から得ている（すなわち、各ｎ番目の段につい
て、リセット信号を（ｎ＋２）番目の段からフィードバ
ックする）点において、図３に示す段と異なる。加え
て、各段１、２は、貫通接続線によって出力Ｆに接続さ
れ、後段から前段へとリセット信号を送る入力Ｆを有す
る。図１０は、これらの段の相互接続を示す。Ｎ番目の
段の出力Ｑが、フィードバック入力Ｆと、同じ段のリセ
ット入力Ｒとに接続されている。
【００８７】図１１に示すように、連続する出力Ｑは、
クロック信号ＣＫ、！ＣＫのクロック期間全体にわたっ
て活性またはハイであるため、他の出力Ｑのそれぞれの
下降エッジおよび立ち上がりエッジが同時に発生する。
連続する１対の出力信号Ｑは、実質的に半分のクロック
期間だけオーバーラップする。
クロック信号ＣＫ、！ＣＫのクロック期間全体にわたっ
て活性またはハイであるため、他の出力Ｑのそれぞれの
下降エッジおよび立ち上がりエッジが同時に発生する。
連続する１対の出力信号Ｑは、実質的に半分のクロック
期間だけオーバーラップする。
【００８８】図１２に示す段１および２は、図６の構成
の場合と同様にリセット信号を各段のラッチの出力Ｑか
ら得ている点において、図９のものと異なる。図１３
は、発生器の段間の相互接続を示し、この相互接続は、
各段のリセットパルスフィードバック出力の表示の点の
みにおいて図１０のものと異なる。図１４に示すよう
に、２つ先の段のラッチ３が設定されるまで各ラッチ３
がリセットされないため、１つおきの段の出力Ｑがオー
バーラップすることが保証される。
の場合と同様にリセット信号を各段のラッチの出力Ｑか
ら得ている点において、図９のものと異なる。図１３
は、発生器の段間の相互接続を示し、この相互接続は、
各段のリセットパルスフィードバック出力の表示の点の
みにおいて図１０のものと異なる。図１４に示すよう
に、２つ先の段のラッチ３が設定されるまで各ラッチ３
がリセットされないため、１つおきの段の出力Ｑがオー
バーラップすることが保証される。
【００８９】図１５の段１および２は、各段がゲーティ
ング回路４の出力Ｏとラッチ３のデータ入力Ｄとの間に
接続された遅延素子または回路５を含み、前段用のリセ
ット信号をゲーティング回路４の出力Ｏから直接得てい
る点において、図３のものと異なる。これらの段の相互
接続は、図４に示すものと同様である。各遅延回路５
は、例えば、複数のカスケード接続されたインバータを
含み得る。ラッチ３に反転型信号が必要でなければ、カ
スケード接続されたインバータは偶数個とすべきであ
る。
ング回路４の出力Ｏとラッチ３のデータ入力Ｄとの間に
接続された遅延素子または回路５を含み、前段用のリセ
ット信号をゲーティング回路４の出力Ｏから直接得てい
る点において、図３のものと異なる。これらの段の相互
接続は、図４に示すものと同様である。各遅延回路５
は、例えば、複数のカスケード接続されたインバータを
含み得る。ラッチ３に反転型信号が必要でなければ、カ
スケード接続されたインバータは偶数個とすべきであ
る。
【００９０】図１６に示すように、各段の遅延回路５に
よって提供される遅延は、現在の段のラッチ３が設定さ
れる前に前段のラッチがリセットされることを確実にす
る。これによって、クロックパルス発生器のいくつかの
アプリケーションの場合に必要とされ得るような、連続
する段の出力Ｑがオーバーラップしないことが確実にさ
れる。
よって提供される遅延は、現在の段のラッチ３が設定さ
れる前に前段のラッチがリセットされることを確実にす
る。これによって、クロックパルス発生器のいくつかの
アプリケーションの場合に必要とされ得るような、連続
する段の出力Ｑがオーバーラップしないことが確実にさ
れる。
【００９１】図１７は、図６のタイプの段１を双方向動
作（すなわち、パルスを左から右または右から左へ連続
して発生すること）用に構成したものを示す。図１７の
上部は左から右への動作を示し、一方、図１７の下部は
右から左への動作を示す。反転型クロック！ＣＫについ
て活性な段２も、同様の様式で構成され得る。
作（すなわち、パルスを左から右または右から左へ連続
して発生すること）用に構成したものを示す。図１７の
上部は左から右への動作を示し、一方、図１７の下部は
右から左への動作を示す。反転型クロック！ＣＫについ
て活性な段２も、同様の様式で構成され得る。
【００９２】段１は、第１および第２の電子的切換えス
イッチ６および７を含む。スイッチ６および７は、適切
な単相信号または相補型制御信号（簡潔にするため、図
１７には図示せず）によって制御される。
イッチ６および７を含む。スイッチ６および７は、適切
な単相信号または相補型制御信号（簡潔にするため、図
１７には図示せず）によって制御される。
【００９３】図１７の上部に示すように、発生器が左か
ら右への動作用に構成されている場合、スイッチ６は、
ゲーティング回路のゲート入力Ｇおよびラッチ３のクロ
ック入力ＣＫを、前段の出力信号Ｑを受け取る端子ＧＲ
に接続する。スイッチ７は、ラッチ３のリセット入力Ｒ
を、後段のラッチの出力Ｑをリセット信号として受け取
る端子ＲＧに接続する。したがって、段は、本明細書に
おいて上述したように動作する。
ら右への動作用に構成されている場合、スイッチ６は、
ゲーティング回路のゲート入力Ｇおよびラッチ３のクロ
ック入力ＣＫを、前段の出力信号Ｑを受け取る端子ＧＲ
に接続する。スイッチ７は、ラッチ３のリセット入力Ｒ
を、後段のラッチの出力Ｑをリセット信号として受け取
る端子ＲＧに接続する。したがって、段は、本明細書に
おいて上述したように動作する。
【００９４】発生器が右から左への動作用に構成されて
いる場合、スイッチ６および７は、図１７の下部に示す
ように接続される。ゲーティング回路４のゲーティング
入力Ｇおよびラッチ３のクロック入力ＣＫが端子ＲＧに
接続され、後段のラッチの出力Ｑを受け取る。ラッチ３
のリセット入力Ｒは、前段のラッチ３の出力Ｑをリセッ
ト信号として受け取る端子ＧＲに接続される。したがっ
て、段の出力Ｑにおけるパルスは、右から左へと連続し
て現れる。このモードの動作の場合、Ｎ番目の段が開始
パルスを受け取り、第１の段が自身でリセットできるよ
う、第１の段およびＮ番目の段の末端接続部が交換され
る。
いる場合、スイッチ６および７は、図１７の下部に示す
ように接続される。ゲーティング回路４のゲーティング
入力Ｇおよびラッチ３のクロック入力ＣＫが端子ＲＧに
接続され、後段のラッチの出力Ｑを受け取る。ラッチ３
のリセット入力Ｒは、前段のラッチ３の出力Ｑをリセッ
ト信号として受け取る端子ＧＲに接続される。したがっ
て、段の出力Ｑにおけるパルスは、右から左へと連続し
て現れる。このモードの動作の場合、Ｎ番目の段が開始
パルスを受け取り、第１の段が自身でリセットできるよ
う、第１の段およびＮ番目の段の末端接続部が交換され
る。
【００９５】スイッチ６および７は、２つのトランジス
タまたは単一のトランジスタタイプの伝送ゲートによっ
て実現され得る。相補型制御入力を備えた２つのトラン
ジスタの構成について以下に説明する。
タまたは単一のトランジスタタイプの伝送ゲートによっ
て実現され得る。相補型制御入力を備えた２つのトラン
ジスタの構成について以下に説明する。
【００９６】図１８は、ＣＭＯＳ電界効果トランジスタ
（例えば、ポリシリコン薄膜トランジスタ）によって実
現される段１の一例を詳細に示す。交互に設けられる段
２は、相補型クロック線ＣＫおよび！ＣＫへの接続が交
換される点以外は同様の様式で実現され得る。この構成
は、入力クロック信号レベルが上昇した場合にゲーティ
ング回路４がレベルシフト機能を提供するため、供給電
圧よりも実質的に低い入力クロック電圧での動作が可能
である。この構成において、ゲーティング回路の出力！
Ｏおよびラッチのリセット入力！Ｒは「活性ロー（ａｃ
ｔｉｖｅ ｌｏｗ）」である。
（例えば、ポリシリコン薄膜トランジスタ）によって実
現される段１の一例を詳細に示す。交互に設けられる段
２は、相補型クロック線ＣＫおよび！ＣＫへの接続が交
換される点以外は同様の様式で実現され得る。この構成
は、入力クロック信号レベルが上昇した場合にゲーティ
ング回路４がレベルシフト機能を提供するため、供給電
圧よりも実質的に低い入力クロック電圧での動作が可能
である。この構成において、ゲーティング回路の出力！
Ｏおよびラッチのリセット入力！Ｒは「活性ロー（ａｃ
ｔｉｖｅ ｌｏｗ）」である。
【００９７】ゲーティング回路４は、Ｎ型トランジスタ
Ｍ１、Ｍ３、およびＭ７ならびにＰ型トランジスタＭ２
およびＭ４を含む。トランジスタＭ１およびＭ３のソー
スはそれぞれ、反転型入力！ＣＫおよび直接型クロック
入力ＣＫに接続される。トランジスタＭ１のドレイン
は、ゲーティング回路４の出力！Ｏを提供し、トランジ
スタＭ２のドレインに接続される。トランジスタＭ２の
ソースは、第１の供給線ｖｄｄに接続され、トランジス
タＭ２のゲートは、反転型ゲーティング入力！Ｇに接続
される。トランジスタＭ３のゲートおよびドレインは互
いに接続され、トランジスタＭ４およびＭ７のドレイン
に接続される。トランジスタＭ４のソースおよびゲート
はそれぞれ、第１の供給線ｖｄｄおよび反転型ゲーティ
ング入力！Ｇに接続される。トランジスタＭ７のソース
およびゲートはそれぞれ、第２の供給線ｖｓｓおよび反
転型入力！Ｇに接続される。
Ｍ１、Ｍ３、およびＭ７ならびにＰ型トランジスタＭ２
およびＭ４を含む。トランジスタＭ１およびＭ３のソー
スはそれぞれ、反転型入力！ＣＫおよび直接型クロック
入力ＣＫに接続される。トランジスタＭ１のドレイン
は、ゲーティング回路４の出力！Ｏを提供し、トランジ
スタＭ２のドレインに接続される。トランジスタＭ２の
ソースは、第１の供給線ｖｄｄに接続され、トランジス
タＭ２のゲートは、反転型ゲーティング入力！Ｇに接続
される。トランジスタＭ３のゲートおよびドレインは互
いに接続され、トランジスタＭ４およびＭ７のドレイン
に接続される。トランジスタＭ４のソースおよびゲート
はそれぞれ、第１の供給線ｖｄｄおよび反転型ゲーティ
ング入力！Ｇに接続される。トランジスタＭ７のソース
およびゲートはそれぞれ、第２の供給線ｖｓｓおよび反
転型入力！Ｇに接続される。
【００９８】Ｄ型ラッチ３は、Ｎ型トランジスタＭ５
と、Ｐ型トランジスタＭ６およびＭ１３と、直列接続さ
れた単一ゲートのトランジスタとして機能するトリプル
ゲートＮ型トランジスタＭ８、Ｍ１０、およびＭ１２
と、２つの直列接続された単一ゲートとして機能するデ
ュアルゲートＰ型トランジスタＭ９およびＭ１１とを含
む。トランジスタＭ５およびＭ６は、入力がゲーティン
グ回路４の出力！Ｏに接続され、出力が段１の直接型出
力Ｑを構成するインバータを形成する。トランジスタＭ
８〜Ｍ１２は、入力および出力がそれぞれインバータＭ
５、Ｍ６の出力および入力に接続されるゲーティングフ
ィードバックインバータを形成する。
と、Ｐ型トランジスタＭ６およびＭ１３と、直列接続さ
れた単一ゲートのトランジスタとして機能するトリプル
ゲートＮ型トランジスタＭ８、Ｍ１０、およびＭ１２
と、２つの直列接続された単一ゲートとして機能するデ
ュアルゲートＰ型トランジスタＭ９およびＭ１１とを含
む。トランジスタＭ５およびＭ６は、入力がゲーティン
グ回路４の出力！Ｏに接続され、出力が段１の直接型出
力Ｑを構成するインバータを形成する。トランジスタＭ
８〜Ｍ１２は、入力および出力がそれぞれインバータＭ
５、Ｍ６の出力および入力に接続されるゲーティングフ
ィードバックインバータを形成する。
【００９９】トランジスタＭ１１のゲートは、直接型ゲ
ーティング入力Ｇに接続され、トランジスタＭ１０のゲ
ートは、反転型入力！Ｇに接続される。したがって、ゲ
ーティング信号が活性の場合、ゲーティングされたイン
バータがディスエーブルされ、一方、ゲーティング入力
が非活性の場合、ゲーティングされたインバータはイネ
ーブルされ、ラッチの出力をラッチする。
ーティング入力Ｇに接続され、トランジスタＭ１０のゲ
ートは、反転型入力！Ｇに接続される。したがって、ゲ
ーティング信号が活性の場合、ゲーティングされたイン
バータがディスエーブルされ、一方、ゲーティング入力
が非活性の場合、ゲーティングされたインバータはイネ
ーブルされ、ラッチの出力をラッチする。
【０１００】トランジスタＭ１３は、ソースおよびドレ
インがそれぞれ第１の供給線ｖｄｄおよびゲーティング
回路４の出力！Ｏに接続された、プルアップトランジス
タを含む。トランジスタＭ１３およびＭ１２のゲート
は、ラッチ３の活性ローのリセット入力！Ｒに接続され
る。
インがそれぞれ第１の供給線ｖｄｄおよびゲーティング
回路４の出力！Ｏに接続された、プルアップトランジス
タを含む。トランジスタＭ１３およびＭ１２のゲート
は、ラッチ３の活性ローのリセット入力！Ｒに接続され
る。
【０１０１】図１８に示す段１の動作は、以下の通りで
ある。ゲーティング入力が非活性になり、これにより相
補型ゲーティング信号Ｇおよび！Ｇがそれぞれローおよ
びハイになると、トランジスタＭ２およびＭ４はオフさ
れ、プルダウントランジスタＭ７は、トランジスタＭ１
およびＭ３がオフされることを確実にする。したがっ
て、ゲーティング回路４の出力！Ｏは高インピーダンス
状態となり、クロック信号ＣＫおよび！ＣＫの影響を受
けない。したがって、出力！Ｏは、ラッチ３の状態をラ
ッチする、ゲーティングされたインバータの出力によっ
て論理ハイレベルに保持される。
ある。ゲーティング入力が非活性になり、これにより相
補型ゲーティング信号Ｇおよび！Ｇがそれぞれローおよ
びハイになると、トランジスタＭ２およびＭ４はオフさ
れ、プルダウントランジスタＭ７は、トランジスタＭ１
およびＭ３がオフされることを確実にする。したがっ
て、ゲーティング回路４の出力！Ｏは高インピーダンス
状態となり、クロック信号ＣＫおよび！ＣＫの影響を受
けない。したがって、出力！Ｏは、ラッチ３の状態をラ
ッチする、ゲーティングされたインバータの出力によっ
て論理ハイレベルに保持される。
【０１０２】ゲーティング信号が活性になり、これによ
り信号Ｇおよび！Ｇがそれぞれハイおよびローになる
と、ダイオード接続されたトランジスタＭ３は、バイア
ス電圧ソースとして機能し、その負荷はトランジスタＭ
４によって提供される。このバイアス電圧は、トランジ
スタＭ１のゲートに供給され、このトランジスタＭ１
は、トランジスタ２により提供される負荷を用いる共通
ゲート増幅器として機能し、これにより、レベルシフト
したクロック信号！ＣＫがゲーティング回路出力！Ｏに
提供される。クロック信号ＣＫがローであり、かつ反転
型クロック信号！ＣＫがハイの場合、トランジスタＭ１
のゲート−ソース電圧は小さく、トランジスタＭ２は、
出力！Ｏを供給線ｖｄｄ上の正の供給電圧付近で保持す
る。逆に、クロック信号ＣＫおよび！ＣＫがそれぞれハ
イおよびローの場合、トランジスタＭ３およびＭ４によ
り発生され、かつトランジスタＭ１のゲートに供給され
るバイアスはより大きくなる。トランジスタＭ１のゲー
ト−ソース電圧は、トランジスタＭ１が出力！Ｏを供給
線ｖｓｓ上の接地電位近くまでプルすることを可能にす
るくらいに増加される。この目的のため、トランジスタ
Ｍ１の駆動能力は、トランジスタＭ２の駆動能力よりも
実質的に高い。
り信号Ｇおよび！Ｇがそれぞれハイおよびローになる
と、ダイオード接続されたトランジスタＭ３は、バイア
ス電圧ソースとして機能し、その負荷はトランジスタＭ
４によって提供される。このバイアス電圧は、トランジ
スタＭ１のゲートに供給され、このトランジスタＭ１
は、トランジスタ２により提供される負荷を用いる共通
ゲート増幅器として機能し、これにより、レベルシフト
したクロック信号！ＣＫがゲーティング回路出力！Ｏに
提供される。クロック信号ＣＫがローであり、かつ反転
型クロック信号！ＣＫがハイの場合、トランジスタＭ１
のゲート−ソース電圧は小さく、トランジスタＭ２は、
出力！Ｏを供給線ｖｄｄ上の正の供給電圧付近で保持す
る。逆に、クロック信号ＣＫおよび！ＣＫがそれぞれハ
イおよびローの場合、トランジスタＭ３およびＭ４によ
り発生され、かつトランジスタＭ１のゲートに供給され
るバイアスはより大きくなる。トランジスタＭ１のゲー
ト−ソース電圧は、トランジスタＭ１が出力！Ｏを供給
線ｖｓｓ上の接地電位近くまでプルすることを可能にす
るくらいに増加される。この目的のため、トランジスタ
Ｍ１の駆動能力は、トランジスタＭ２の駆動能力よりも
実質的に高い。
【０１０３】非同期型リセットを有するＤ型ラッチ３
は、図１に示すような従来のクロック型のＤ型ラッチと
同様であるが、第１の段のクロック型インバータがゲー
ティング回路４の一部を構成するため、ゲーティング回
路の出力！Ｏは、ラッチ３の相補型出力！Ｑと同じノー
ドとなる。トランジスタＭ１３は、ノード！Ｑをハイに
プルすることにより非同期型リセットを提供し、これに
より、出力Ｑはローとなり、トランジスタＭ１２は、リ
セットが行われているときにトランジスタが競合するこ
とを回避する。
は、図１に示すような従来のクロック型のＤ型ラッチと
同様であるが、第１の段のクロック型インバータがゲー
ティング回路４の一部を構成するため、ゲーティング回
路の出力！Ｏは、ラッチ３の相補型出力！Ｑと同じノー
ドとなる。トランジスタＭ１３は、ノード！Ｑをハイに
プルすることにより非同期型リセットを提供し、これに
より、出力Ｑはローとなり、トランジスタＭ１２は、リ
セットが行われているときにトランジスタが競合するこ
とを回避する。
【０１０４】本明細書において上述したように、ゲーテ
ィング入力Ｇがローの場合、ラッチ３のラッチ機構が活
性化され、これにより、出力Ｑおよび！Ｑは現在の論理
値にラッチされたままである。したがって、ゲーティン
グ回路４が非活性化されるため、ラッチは、ゲーティン
グ回路出力！Ｏにおける電圧を決定する。しかし、プル
アップトランジスタＭ１３はそれでもラッチをリセット
することができる。
ィング入力Ｇがローの場合、ラッチ３のラッチ機構が活
性化され、これにより、出力Ｑおよび！Ｑは現在の論理
値にラッチされたままである。したがって、ゲーティン
グ回路４が非活性化されるため、ラッチは、ゲーティン
グ回路出力！Ｏにおける電圧を決定する。しかし、プル
アップトランジスタＭ１３はそれでもラッチをリセット
することができる。
【０１０５】逆に、ゲーティング入力Ｇがハイの場合、
ラッチ３のラッチ機構が非活性化され、ゲーティング回
路４が活性化される。したがって、ゲーティング回路４
は、出力！Ｏの論理状態を決定し、ゆえにラッチ３の出
力Ｑの論理段を決定する。
ラッチ３のラッチ機構が非活性化され、ゲーティング回
路４が活性化される。したがって、ゲーティング回路４
は、出力！Ｏの論理状態を決定し、ゆえにラッチ３の出
力Ｑの論理段を決定する。
【０１０６】図１９に示す電圧波形は、図１８に示すタ
イプの段を含み、１５ボルトの供給電圧を有するクロッ
クパルス発生器の過渡（ｔｒａｎｓｉｅｎｔ）分析シミ
ュレーションから来ている。通常の低温ポリシリコン薄
膜トランジスタを動作させて（すなわち、閾値電圧が２
ボルトおよびスクエアデバイスの相互コンダクタンスが
１．２５μＡ／Ｖ2で）、トランジスタをシミュレート
した。クロック入力は、振幅が２ボルトで周波数が５Ｍ
Ｈｚの相補型信号である。
イプの段を含み、１５ボルトの供給電圧を有するクロッ
クパルス発生器の過渡（ｔｒａｎｓｉｅｎｔ）分析シミ
ュレーションから来ている。通常の低温ポリシリコン薄
膜トランジスタを動作させて（すなわち、閾値電圧が２
ボルトおよびスクエアデバイスの相互コンダクタンスが
１．２５μＡ／Ｖ2で）、トランジスタをシミュレート
した。クロック入力は、振幅が２ボルトで周波数が５Ｍ
Ｈｚの相補型信号である。
【０１０７】図１９の下部の波形図はクロックパルスお
よび開始パルスを示し、一方、図１９の上部の図は、ク
ロックパルス発生器の連続する段の出力信号を示す。し
たがって、開始パルスの後、クロックパルス発生器は、
振幅が実質的に供給電圧と等しい、良好な出力パルスを
発生する。これは、２ボルトのクロックパルスから１５
ボルトの出力パルスへのレベルシフトを用いて達成され
る。
よび開始パルスを示し、一方、図１９の上部の図は、ク
ロックパルス発生器の連続する段の出力信号を示す。し
たがって、開始パルスの後、クロックパルス発生器は、
振幅が実質的に供給電圧と等しい、良好な出力パルスを
発生する。これは、２ボルトのクロックパルスから１５
ボルトの出力パルスへのレベルシフトを用いて達成され
る。
【０１０８】図２０は、フィードバックインバータが非
ゲーティング型である（すなわち、「トランジスタ」Ｍ
１０、Ｍ１１およびＭ１２が省略されている）点におい
て図１８に示すクロックパルス発生器段と異なる、クロ
ックパルス発生器段１を示す。この構成を正確に機能さ
せるためには、トランジスタＭ８およびＭ９に、トラン
ジスタＭ１およびＭ１３と比較して低い駆動能力を持た
せる必要がある。しかし、この構成は、回路構成をより
簡単化し、直接型ゲーティング入力Ｇを省略可能にす
る。同様に、段の出力が必要ない場合、直接型出力Ｑも
省略可能である。
ゲーティング型である（すなわち、「トランジスタ」Ｍ
１０、Ｍ１１およびＭ１２が省略されている）点におい
て図１８に示すクロックパルス発生器段と異なる、クロ
ックパルス発生器段１を示す。この構成を正確に機能さ
せるためには、トランジスタＭ８およびＭ９に、トラン
ジスタＭ１およびＭ１３と比較して低い駆動能力を持た
せる必要がある。しかし、この構成は、回路構成をより
簡単化し、直接型ゲーティング入力Ｇを省略可能にす
る。同様に、段の出力が必要ない場合、直接型出力Ｑも
省略可能である。
【０１０９】図２１は、図２０の段のトランジスタＭ２
を省略した、より簡単な回路構成を示す。通常の動作の
間、ゲーティング回路４の出力！Ｏは、トランジスタＭ
９によりハイに保持される。しかし、ゲーティング回路
４が活性化されると、トランジスタＭ９は、トランジス
タＭ１用の負荷として機能し、直接型クロックパルスＣ
Ｋの立ち上がりエッジまで出力！Ｏをハイに保持する。
次いで、トランジスタＭ１は出力！Ｏをローにプルし、
トランジスタＭ１３は、出力！Ｏを約半クロック期間後
にハイにプルする。
を省略した、より簡単な回路構成を示す。通常の動作の
間、ゲーティング回路４の出力！Ｏは、トランジスタＭ
９によりハイに保持される。しかし、ゲーティング回路
４が活性化されると、トランジスタＭ９は、トランジス
タＭ１用の負荷として機能し、直接型クロックパルスＣ
Ｋの立ち上がりエッジまで出力！Ｏをハイに保持する。
次いで、トランジスタＭ１は出力！Ｏをローにプルし、
トランジスタＭ１３は、出力！Ｏを約半クロック期間後
にハイにプルする。
【０１１０】図２２は、図１８に示す段の双方向の実施
形態を示し、トランジスタＭ１４〜Ｍ２１を含む伝送ゲ
ートにより提供されるスイッチング構成を設けている。
伝送ゲートの制御入力は、相補型左／右制御線ＬＲおよ
び！ＬＲに接続され、これにより、左から右への動作が
必要な場合、制御信号ＬＲおよび！ＬＲはそれぞれハイ
およびローとなり、一方、右から左への動作が必要な場
合、制御信号ＬＲおよび！ＬＲはそれぞれローおよびハ
イとなる。双方向動作の場合に直接型ゲーティング信号
Ｇを別個に切り換える必要を回避するために、インバー
タＩ１は、反転型ゲーティング信号！Ｇから直接型ゲー
ティング信号Ｇを発生する。
形態を示し、トランジスタＭ１４〜Ｍ２１を含む伝送ゲ
ートにより提供されるスイッチング構成を設けている。
伝送ゲートの制御入力は、相補型左／右制御線ＬＲおよ
び！ＬＲに接続され、これにより、左から右への動作が
必要な場合、制御信号ＬＲおよび！ＬＲはそれぞれハイ
およびローとなり、一方、右から左への動作が必要な場
合、制御信号ＬＲおよび！ＬＲはそれぞれローおよびハ
イとなる。双方向動作の場合に直接型ゲーティング信号
Ｇを別個に切り換える必要を回避するために、インバー
タＩ１は、反転型ゲーティング信号！Ｇから直接型ゲー
ティング信号Ｇを発生する。
【０１１１】図２３は、ピクセルのＮ行×Ｍ列の表示マ
トリックス４０を含むディスプレイ（例えば、液晶デバ
イスを含む空間光変調器）を示す。このディスプレイ
は、クロックパルス発生回路４２および１組のデータラ
インドライバ４３を含むアドレス信号発生器４１をさら
に含む。クロックパルス発生回路４２は、図３〜２２に
示した、本明細書中で上述した全ての種類の発生器を含
む。走査信号発生器４４は、走査信号をピクセルの行に
供給し、クロックパルス発生回路４５および１組のライ
ンドライバ４６を含む。クロックパルス発生回路４５
は、図３〜２２に示した、本明細書中で上述した全ての
種類の発生器を含む。クロックパルス発生回路によるク
ロックパルス発生は、回路４２ではピクセルデータレー
トで、回路４５ではラインデータレートで行われる。
トリックス４０を含むディスプレイ（例えば、液晶デバ
イスを含む空間光変調器）を示す。このディスプレイ
は、クロックパルス発生回路４２および１組のデータラ
インドライバ４３を含むアドレス信号発生器４１をさら
に含む。クロックパルス発生回路４２は、図３〜２２に
示した、本明細書中で上述した全ての種類の発生器を含
む。走査信号発生器４４は、走査信号をピクセルの行に
供給し、クロックパルス発生回路４５および１組のライ
ンドライバ４６を含む。クロックパルス発生回路４５
は、図３〜２２に示した、本明細書中で上述した全ての
種類の発生器を含む。クロックパルス発生回路によるク
ロックパルス発生は、回路４２ではピクセルデータレー
トで、回路４５ではラインデータレートで行われる。
【０１１２】
【発明の効果】本発明のスタティッククロックパルス発
生器は、それぞれがＤ型フリップフロップ３およびゲー
ティング回路４を含む複数の段１、２を含む。フリップ
フロップ３は、後段のゲーティング回路４用のゲーティ
ング信号としても用いられる、段の出力信号Ｑを供給す
る。ゲーティング回路４は、自身のゲーティング入力Ｇ
が活性であり、クロック入力ＣＫまたは！ＣＫにクロッ
クパルスが現れると、フリップフロップ３の電圧入力Ｄ
に信号を供給する。後段から、非同期型リセット信号Ｒ
がフリップフロップ３に供給される。
生器は、それぞれがＤ型フリップフロップ３およびゲー
ティング回路４を含む複数の段１、２を含む。フリップ
フロップ３は、後段のゲーティング回路４用のゲーティ
ング信号としても用いられる、段の出力信号Ｑを供給す
る。ゲーティング回路４は、自身のゲーティング入力Ｇ
が活性であり、クロック入力ＣＫまたは！ＣＫにクロッ
クパルスが現れると、フリップフロップ３の電圧入力Ｄ
に信号を供給する。後段から、非同期型リセット信号Ｒ
がフリップフロップ３に供給される。
【図１】図１は、公知のタイプの２段のシフトレジスタ
の回路図である。
の回路図である。
【図２】図２は、公知のタイプのクロックパルス発生器
のブロック回路図である。
のブロック回路図である。
【図３】図３は、本発明の実施形態を構成する、２段の
スタティッククロックパルス発生器の回路図である。
スタティッククロックパルス発生器の回路図である。
【図４】図４は、段が図３に示されるクロックパルス発
生器のブロック図である。
生器のブロック図である。
【図５】図５は、図３および４に示すクロックパルス発
生器において発生する波形を示すタイミング図である。
生器において発生する波形を示すタイミング図である。
【図６】図６は、本発明の実施形態を構成する、２段の
スタティッククロックパルス発生器の回路図である。
スタティッククロックパルス発生器の回路図である。
【図７】図７は、段が図６に示されるクロックパルス発
生器のブロック図である。
生器のブロック図である。
【図８】図８は、図６および７に示すクロックパルス発
生器において発生する波形を示すタイミング図である。
生器において発生する波形を示すタイミング図である。
【図９】図９は、本発明の実施形態を構成する、２段の
スタティッククロックパルス発生器の回路図である。
スタティッククロックパルス発生器の回路図である。
【図１０】図１０は、段が図９に示されるクロックパル
ス発生器のブロック図である。
ス発生器のブロック図である。
【図１１】図１１は、図８および９に示すクロックパル
ス発生器において発生する波形を示すタイミング図であ
る。
ス発生器において発生する波形を示すタイミング図であ
る。
【図１２】図１２は、本発明の実施形態を構成する、２
段のスタティッククロックパルス発生器の回路図であ
る。
段のスタティッククロックパルス発生器の回路図であ
る。
【図１３】図１３は、段が図１２に示されるクロックパ
ルス発生器のブロック図である。
ルス発生器のブロック図である。
【図１４】図１４は、図１２および１３に示すクロック
パルス発生器において発生する波形を示すタイミング図
である。
パルス発生器において発生する波形を示すタイミング図
である。
【図１５】図１５は、本発明の実施形態を構成する、２
段のスタティッククロックパルス発生器の回路図であ
る。
段のスタティッククロックパルス発生器の回路図であ
る。
【図１６】図１６は、図１５に示すクロックパルス発生
器において発生する波形を示すタイミング図である。
器において発生する波形を示すタイミング図である。
【図１７】図１７は、本発明の実施形態を構成する、１
段の双方向スタティッククロックパルス発生器の回路図
であり、双方向の動作を示す。
段の双方向スタティッククロックパルス発生器の回路図
であり、双方向の動作を示す。
【図１８】図１８は、本発明の実施形態を構成する、１
段のスタティッククロックパルス発生器の回路図であ
る。
段のスタティッククロックパルス発生器の回路図であ
る。
【図１９】図１９は、図１８に示すクロックパルス発生
器のシミュレーションにおいて発生する波形を示す波形
図である。
器のシミュレーションにおいて発生する波形を示す波形
図である。
【図２０】図２０は、本発明の実施形態を構成する、１
段のスタティッククロックパルス発生器の回路図であ
る。
段のスタティッククロックパルス発生器の回路図であ
る。
【図２１】図２１は、本発明の実施形態を構成する、１
段のスタティッククロックパルス発生器の回路図であ
る。
段のスタティッククロックパルス発生器の回路図であ
る。
【図２２】図２２は、本発明の実施形態を構成する、１
段の双方向スタティッククロックパルス発生器の回路図
である。
段の双方向スタティッククロックパルス発生器の回路図
である。
【図２３】図２３は、本発明の実施形態を構成する、液
晶の空光変調器を含むディスプレイの模式的ブロック図
である。
晶の空光変調器を含むディスプレイの模式的ブロック図
である。
Claims (37)
- 【請求項１】 主クロック入力およびＮ個の段を備える
スタティッククロックパルス発生器であって、該発生器
のｉ番目の段は、 （ｉ＋ａ）番目（ここで、ａは１以上である）の段から
リセット信号を受け取るリセット入力と、データ入力と
を有するＤ型回路と、 （ｉ−１）番目（ここで、１＜ｉ≦（Ｎ−ａ）である）
の段のＤ型回路の出力信号および該主クロック入力にお
けるクロックパルスに応答して、該データ入力にパルス
を供給する出力を有するゲーティング回路と、を備え
る、スタティッククロックパルス発生器。 - 【請求項２】 各Ｄ型回路はＤ型ラッチである、請求項
１に記載の発生器。 - 【請求項３】 前記段の少なくとも１つのそれぞれは、
前記Ｄ型回路の出力信号を供給し、前記発生器の出力を
構成する出力を有する、請求項１または２に記載の発生
器。 - 【請求項４】 各ｉ番目の段の前記Ｄ型回路の前記リセ
ット入力は、前記（ｉ＋ａ）番目の段の前記ゲーティン
グ回路の前記出力から前記リセット信号を受け取るよう
に構成される、請求項１〜３のいずれか１項に記載の発
生器。 - 【請求項５】 各ｉ番目の段の前記Ｄ型回路の前記リセ
ット入力は、前記（ｉ＋ａ）番目の段の前記Ｄ型回路の
出力信号を前記リセット信号として受け取るよう構成さ
れる、請求項１〜３のいずれか１項に記載の発生器。 - 【請求項６】 各段は、前記ゲーティング回路の出力と
各段の前記Ｄ型回路のデータ入力との間に配置された遅
延回路を備える、請求項１〜５のいずれか１項に記載の
発生器。 - 【請求項７】 各遅延回路は、複数のカスケード接続さ
れたインバータを備える、請求項６に記載の発生器。 - 【請求項８】 各段は、（ｉ＋１）番目の段の前記Ｄ型
回路の出力信号および前記主クロック入力における前記
クロックパルスに応答して、（ｉ−ａ）番目の段から前
記リセット信号を受け取るように前記Ｄ型回路のリセッ
ト入力を選択的に接続し、前記ゲーティング回路に前記
パルスを前記データ入力に供給させるスイッチング構成
を備え、ここで、（１＋ａ）≦ｉ＜Ｎである、請求項１
〜７のいずれか１項に記載の発生器。 - 【請求項９】 各スイッチング構成は、複数の伝送ゲー
トを備える、請求項８に記載の発生器。 - 【請求項１０】 各ｉ番目の段の前記Ｄ型回路は、前記
（ｉ−１）番目の段の前記Ｄ型回路の出力信号を受け取
るクロック入力を備える、請求項１〜９のいずれか１項
に記載の発生器。 - 【請求項１１】 前記スイッチング構成は、各ｉ番目の
段の前記Ｄ型回路のクロック入力を接続して、前記（ｉ
＋１）番目の段の前記Ｄ型回路の出力信号を受け取るよ
う選択的に構成される、請求項８に記載の発生器。 - 【請求項１２】 第１の段は、 （１＋ａ）番目の段からリセット信号を受け取るリセッ
ト入力およびデータ入力を有するＤ型回路と、 開始パルスおよび前記主クロック入力におけるクロック
パルスに応答して、前記Ｄ型回路のデータ入力にパルス
を供給するゲーティング回路と、を備える、請求項１〜
１１のいずれか１項に記載の発生器。 - 【請求項１３】 前記スイッチング構成は、前記第１の
段からの前記リセット信号を第１の段の前記Ｄ型回路の
リセット入力に接続するよう選択的に構成される、請求
項８に記載の発生器。 - 【請求項１４】 前記Ｎ番目の段は、 データ入力、出力および前記Ｄ型回路の出力からのリセ
ット信号を受け取るリセット入力を有するＤ型回路と、 （Ｎ−１）番目の段の前記Ｄ型回路の出力信号および前
記主クロック入力におけるクロックパルスに応答して、
該データ入力にパルスを供給する出力を有するゲーティ
ング回路と、を備える、請求項１〜１３のいずれか１項
に記載の発生器。 - 【請求項１５】 前記主クロック入力は相補型クロック
入力を備え、連続する対の段の前記ゲーティング回路
は、該相補型入力における相補型クロックパルスに応答
するよう構成される、請求項１〜１４のいずれか１項に
記載の発生器。 - 【請求項１６】 各ゲーティング回路は、共通電極が前
記主クロック入力に接続され、出力電極が前記Ｄ型回路
のイネーブル型データ入力を形成し、制御電極が前段の
前記Ｄ型回路出力信号に応答する第１のトランジスタを
備える、請求項１〜１５のいずれか１項に記載の発生
器。 - 【請求項１７】 各ゲーティング回路は、共通電極が第
１の供給線に接続され、出力電極が前記第１のトランジ
スタの前記出力電極に接続される第２のトランジスタを
備える、請求項１６に記載の発生器。 - 【請求項１８】 前記第２のトランジスタの前記制御電
極は、前記前段の前記Ｄ型回路の出力信号を受け取るよ
うに構成される、請求項１７に記載の発生器。 - 【請求項１９】 前記第１のトランジスタの前記制御電
極は、前記前段の前記Ｄ型回路の出力信号によって制御
されるよう構成されたバイアス電圧ソースに接続され
る、請求項１６〜１８のいずれか１項に記載の発生器。 - 【請求項２０】 前記バイアス電圧ソースは、共通電極
が反転型主クロック入力に接続され、制御電極および出
力電極が前記第１のトランジスタの前記制御電極に接続
された第３のトランジスタを備える、請求項１９に記載
の発生器。 - 【請求項２１】 前記第１のトランジスタの前記制御電
極は、共通電極が前記第１の供給線に接続されるかまた
は該第１の供給線である第４のトランジスタの出力電極
に接続される、請求項２０に記載の発生器。 - 【請求項２２】 前記第４のトランジスタの前記制御電
極は、前記前段の前記Ｄ型回路の出力信号を受け取るよ
う構成される、請求項２１に記載の発生器。 - 【請求項２３】 前記第１のトランジスタの前記制御電
極は、共通電極が第２の供給線に接続され、制御電極が
前記前段の前記Ｄ型回路の出力信号を受け取るよう構成
される第５のトランジスタの出力電極に接続される、請
求項１６〜２２のいずれか１項に記載の発生器。 - 【請求項２４】 各Ｄ型ラッチは、第１のインバータお
よび第２のフィードバックインバータを備える、請求項
２に記載の発生器。 - 【請求項２５】 前記第２のインバータは、前記前段の
前記Ｄ型ラッチの出力信号によって制御されるよう構成
されたゲート入力を有するゲート型インバータである、
請求項２４に記載の発生器。 - 【請求項２６】 前記第１のインバータは、制御端子が
前記リセット入力を備えるプルアップトランジスタまた
はプルダウントランジスタに接続される、請求項２４ま
たは２５に記載の発生器。 - 【請求項２７】 ＣＭＯＳ集積回路として形成される、
請求項１〜２６のいずれか１項に記載の発生器。 - 【請求項２８】 ポリシリコン薄膜トランジスタで形成
される、請求項１〜２７のいずれか１項に記載の発生
器。 - 【請求項２９】 請求項１〜２８のいずれか１項に記載
の発生器を備える空間光変調器。 - 【請求項３０】 液晶デバイスを備える、請求項２９に
記載の変調器。 - 【請求項３１】 前記液晶デバイスはパッシブマトリッ
クス型である、請求項３０に記載の変調器。 - 【請求項３２】 前記液晶デバイスはアクティブマトリ
ックス型である、請求項３０に記載の変調器。 - 【請求項３３】 前記発生器および前記アクティブマト
リックスは、同じ種類の薄膜トランジスタで形成され
る、請求項３２に記載の変調器。 - 【請求項３４】 請求項２９〜３３のいずれか１項に記
載の変調器を備えるディスプレイ。 - 【請求項３５】 請求項１〜２８のいずれか１項に記載
の発生器を備える発光ディスプレイ。 - 【請求項３６】 パッシブマトリックス型である、請求
項３５に記載のディスプレイ。 - 【請求項３７】 アクティブマトリックス型である、請
求項３５に記載のディスプレイ。
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