JPH07248741A - データシフト回路 - Google Patents
データシフト回路Info
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- JPH07248741A JPH07248741A JP6064432A JP6443294A JPH07248741A JP H07248741 A JPH07248741 A JP H07248741A JP 6064432 A JP6064432 A JP 6064432A JP 6443294 A JP6443294 A JP 6443294A JP H07248741 A JPH07248741 A JP H07248741A
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- Japan
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- circuit
- clock
- terminal
- circuits
- control circuit
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- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】 シフトレジスタの消費電流を少なくする。
【構成】 シフトレジスタを構成する複数段のＤＦＦ
回路のうち、現在データのシフト動作を行なっていない
ＤＦＦ回路へのクロック信号供給を停止させる。
回路のうち、現在データのシフト動作を行なっていない
ＤＦＦ回路へのクロック信号供給を停止させる。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号によって
データを順次シフトする回路に係り、特に消費電流を大
幅に低減させたデータシフト回路に関するものである。
データを順次シフトする回路に係り、特に消費電流を大
幅に低減させたデータシフト回路に関するものである。
【０００２】
【従来の技術】例えば、液晶駆動回路においては、ドッ
トマトリクス配置のＬＣＤ（液晶表示素子）をダイナミ
ック駆動するために、コモンラインを走査するコモン信
号ドライバと表示データに応じて選択された特定のコモ
ンライン上のＬＤＣを駆動するセグメント信号ドライバ
とが設けられる。
トマトリクス配置のＬＣＤ（液晶表示素子）をダイナミ
ック駆動するために、コモンラインを走査するコモン信
号ドライバと表示データに応じて選択された特定のコモ
ンライン上のＬＤＣを駆動するセグメント信号ドライバ
とが設けられる。
【０００３】このうち、コモン信号ドライバは、個々の
コモンラインを順次繰り返して駆動するよう回路構成さ
れており、例えば、図５に示すようなシフトレジスタの
回路から構成される。図５において、１はイネーブル端
子（データ入力端子）、２はクロック入力端子、３はリ
セット端子、４１〜４６はＤＦＦ回路、５１〜５６は出
力端子である。
コモンラインを順次繰り返して駆動するよう回路構成さ
れており、例えば、図５に示すようなシフトレジスタの
回路から構成される。図５において、１はイネーブル端
子（データ入力端子）、２はクロック入力端子、３はリ
セット端子、４１〜４６はＤＦＦ回路、５１〜５６は出
力端子である。
【０００４】このシフトレジスタでは、図６のタイムチ
ャートで示すように、イネーブル端子１に入力したイネ
ーブル信号（Ｈパルス）が、クロック入力端子２にクロ
ック（Ｈパルス）が入力するごとに、ＤＦＦ４１→ＤＦ
Ｆ４２→・・・・・・→ＤＦＦ４６への転送されてゆ
き、出力端子５１〜５６に順次Ｈパルス（クロックの周
期のパルス幅）が現れる。よって、この出力端子５１〜
５６に現れるＨパルスをコモン用の走査信号として使用
することができる。
ャートで示すように、イネーブル端子１に入力したイネ
ーブル信号（Ｈパルス）が、クロック入力端子２にクロ
ック（Ｈパルス）が入力するごとに、ＤＦＦ４１→ＤＦ
Ｆ４２→・・・・・・→ＤＦＦ４６への転送されてゆ
き、出力端子５１〜５６に順次Ｈパルス（クロックの周
期のパルス幅）が現れる。よって、この出力端子５１〜
５６に現れるＨパルスをコモン用の走査信号として使用
することができる。
【０００５】
【発明が解決しようとする課題】ところで、このような
シフトレジスタでは、すべてのＤＦＦ回路に共通にクロ
ック信号が供給されるので、それらすべてが常時動作す
ることになる。しかし、データのシフトに貢献している
のはその複数のＤＦＦ回路のうちの連続する２、３個で
あり、他はデータシフトとは無関係である。
シフトレジスタでは、すべてのＤＦＦ回路に共通にクロ
ック信号が供給されるので、それらすべてが常時動作す
ることになる。しかし、データのシフトに貢献している
のはその複数のＤＦＦ回路のうちの連続する２、３個で
あり、他はデータシフトとは無関係である。
【０００６】すなわち、２、３個以外のＤＦＦ回路のス
イッチング動作は全く不要であるにもかかわらず、その
スイッチングによって貫通電流（入力信号がＬレベルと
Ｈレベルとの間で変化するときＣＭＯＳ回路の電源間に
瞬間的に流れる電流）やＦＥＴの入力容量への充放電電
流が消費されることなる。特に、このようなシフトレジ
スタにおけるＤＦＦ回路の段数は数十段に及ぶ場合があ
り、無駄な消費電流が多く流れることになる。
イッチング動作は全く不要であるにもかかわらず、その
スイッチングによって貫通電流（入力信号がＬレベルと
Ｈレベルとの間で変化するときＣＭＯＳ回路の電源間に
瞬間的に流れる電流）やＦＥＴの入力容量への充放電電
流が消費されることなる。特に、このようなシフトレジ
スタにおけるＤＦＦ回路の段数は数十段に及ぶ場合があ
り、無駄な消費電流が多く流れることになる。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、その目的は、データシフトに寄与しない回路
のスイッチング動作を停止させて、無駄な電流が消費さ
れないようにしたデータシフト回路を提供することであ
る。
のであり、その目的は、データシフトに寄与しない回路
のスイッチング動作を停止させて、無駄な電流が消費さ
れないようにしたデータシフト回路を提供することであ
る。
【０００８】
【課題を解決するための手段】上記目的は、前段のＦＦ
回路の出力を後段のＦＦ回路の入力とするように複数の
ＦＦ回路を縦続接続し、最前段のＦＦ回路に入力したデ
ータをクロック信号に応じて後段のＦＦ回路に順次シフ
トさせるようにしたデータシフト回路において、上記複
数のＦＦ回路を任意数ごとにグループ化し、各グループ
ごとにクロック制御回路を接続し、所定グループの最前
段のＦＦ回路から当該所定グループの次段のグループの
最前段のＦＦ回路に上記データがシフトする期間のみ、
当該所定グループに割り当てられた上記クロック制御回
路が当該所定グループの各ＦＦ回路にクロック信号を供
給するようにしたことを特徴とするデータシフト回路に
よって達成される。
回路の出力を後段のＦＦ回路の入力とするように複数の
ＦＦ回路を縦続接続し、最前段のＦＦ回路に入力したデ
ータをクロック信号に応じて後段のＦＦ回路に順次シフ
トさせるようにしたデータシフト回路において、上記複
数のＦＦ回路を任意数ごとにグループ化し、各グループ
ごとにクロック制御回路を接続し、所定グループの最前
段のＦＦ回路から当該所定グループの次段のグループの
最前段のＦＦ回路に上記データがシフトする期間のみ、
当該所定グループに割り当てられた上記クロック制御回
路が当該所定グループの各ＦＦ回路にクロック信号を供
給するようにしたことを特徴とするデータシフト回路に
よって達成される。
【０００９】本発明では、上記クロック制御回路を、ク
ロック入力端子からクロック出力端子へのクロック信号
の通過を制御するゲート手段と、上記データが入力する
ことにより該ゲート手段をゲートオープンし、上記クロ
ック制御回路が割り当てられたグループの次段のグルー
プの最前段のＦＦ回路に上記データがシフトした時点で
ゲートクローズするラッチ手段とから構成することがで
きる。
ロック入力端子からクロック出力端子へのクロック信号
の通過を制御するゲート手段と、上記データが入力する
ことにより該ゲート手段をゲートオープンし、上記クロ
ック制御回路が割り当てられたグループの次段のグルー
プの最前段のＦＦ回路に上記データがシフトした時点で
ゲートクローズするラッチ手段とから構成することがで
きる。
【００１０】また、本発明では、上記クロック制御回路
を、クロック入力端子からクロック出力端子へのクロッ
ク信号の通過を制御するゲート手段と、上記データが入
力することにより該ゲート手段をゲートオープンし、上
記通過したクロック数が上記グループのＦＦ回路の段数
＋１個に達した時点で上記ゲート手段をゲートクローズ
するラッチ手段とから構成することができる。
を、クロック入力端子からクロック出力端子へのクロッ
ク信号の通過を制御するゲート手段と、上記データが入
力することにより該ゲート手段をゲートオープンし、上
記通過したクロック数が上記グループのＦＦ回路の段数
＋１個に達した時点で上記ゲート手段をゲートクローズ
するラッチ手段とから構成することができる。
【００１１】
【作用】本発明では、クロック信号を出力しているクロ
ック制御回路に対応するグループのＦＦ回路のみがスイ
ッチング動作し、他のグループのＦＦ回路は対応するク
ロック制御回路によってクロック信号供給が停止される
のでスイッチング動作しない。
ック制御回路に対応するグループのＦＦ回路のみがスイ
ッチング動作し、他のグループのＦＦ回路は対応するク
ロック制御回路によってクロック信号供給が停止される
のでスイッチング動作しない。
【００１２】
【実施例】以下、本発明について詳しく説明する。図１
は本発明の一実施例のデータシフト回路であるシフトレ
ジスタを示す回路である。図５に示したものと同一のも
のには同一の符号を付した。このシフトレジスタでは、
初段にクロック制御回路６Ａを設け、その後段に連続３
段のＤＦＦ回路４１〜４３を設け、その後段に別のクロ
ック制御回路６Ｂを設け、その後段に連続４段のＤＦＦ
回路４４〜４７を設けている。最終段のＤＦＦ回路４７
はクロック制御回路６Ｂへの帰還信号を作成するための
ダミー用である。
は本発明の一実施例のデータシフト回路であるシフトレ
ジスタを示す回路である。図５に示したものと同一のも
のには同一の符号を付した。このシフトレジスタでは、
初段にクロック制御回路６Ａを設け、その後段に連続３
段のＤＦＦ回路４１〜４３を設け、その後段に別のクロ
ック制御回路６Ｂを設け、その後段に連続４段のＤＦＦ
回路４４〜４７を設けている。最終段のＤＦＦ回路４７
はクロック制御回路６Ｂへの帰還信号を作成するための
ダミー用である。
【００１３】クロック制御回路６Ａ、６Ｂは図２に符号
６で示す構成の回路であり、クロック入力端子６１、イ
ネーブル端子６２、帰還端子６３、リセット端子６４、
及びクロック出力端子６５を有する。図２において、６
６〜６９はインバータ、７０は２入力ノアゲート、７
１、７２は２入力ナンドゲート、７３は３入力ナンドゲ
ートである。このうち、ナンドゲート７１はクロック通
過用のゲートとして、またナンドゲート７２、７３はそ
のナンドゲート７１のゲートオープン、クローズを制御
するＲＳラッチ回路として機能する。
６で示す構成の回路であり、クロック入力端子６１、イ
ネーブル端子６２、帰還端子６３、リセット端子６４、
及びクロック出力端子６５を有する。図２において、６
６〜６９はインバータ、７０は２入力ノアゲート、７
１、７２は２入力ナンドゲート、７３は３入力ナンドゲ
ートである。このうち、ナンドゲート７１はクロック通
過用のゲートとして、またナンドゲート７２、７３はそ
のナンドゲート７１のゲートオープン、クローズを制御
するＲＳラッチ回路として機能する。
【００１４】このクロック制御回路６は、帰還端子６３
がＬレベル（帰還信号なし）で且つリセット端子６４が
Ｈレベル（非リセット）時において、イネーブル端子６
ｂにイネーブル信号入力がある（Ｈレベル）ときに、ク
ロック入力端子６１に入力しているクロックが立ち下が
ると、ノードＡの電位がＨレベルに立上り、ナンドゲー
ト７１をゲートオープンしてクロック入力端子６１に入
力しているクロックをクロック出力端子６５に出力する
が、帰還端子６３の信号がＬレベルに立ち下がると、そ
のゲートを閉じる。すなわち、このクロック制御回路６
は、イネーブル信号のＨレベルを検出するとクロック信
号をクロック出力端子６５に供給し、また帰還信号を検
出するとそのクロック供給を停止する（図３のタイムチ
ャート参照）。
がＬレベル（帰還信号なし）で且つリセット端子６４が
Ｈレベル（非リセット）時において、イネーブル端子６
ｂにイネーブル信号入力がある（Ｈレベル）ときに、ク
ロック入力端子６１に入力しているクロックが立ち下が
ると、ノードＡの電位がＨレベルに立上り、ナンドゲー
ト７１をゲートオープンしてクロック入力端子６１に入
力しているクロックをクロック出力端子６５に出力する
が、帰還端子６３の信号がＬレベルに立ち下がると、そ
のゲートを閉じる。すなわち、このクロック制御回路６
は、イネーブル信号のＨレベルを検出するとクロック信
号をクロック出力端子６５に供給し、また帰還信号を検
出するとそのクロック供給を停止する（図３のタイムチ
ャート参照）。
【００１５】さて、図１において、リセット端子３の信
号がＨレベル（非リセット）にある状態で、イネーブル
端子１にイネーブル信号（Ｈレベル信号）が入力する
と、クロック制御回路６Ａのクロック入力端子２に入力
するクロック信号の立下がりのタイミングでナンドゲー
ト７１がゲートを開いてそのクロック信号がクロック出
力端子６５から出力される。なおこのとき、他方のクロ
ック制御回路６Ｂはイネーブル端子６２がＬレベルにあ
り、クロック出力端子６５からはクロック信号を出力し
ない。
号がＨレベル（非リセット）にある状態で、イネーブル
端子１にイネーブル信号（Ｈレベル信号）が入力する
と、クロック制御回路６Ａのクロック入力端子２に入力
するクロック信号の立下がりのタイミングでナンドゲー
ト７１がゲートを開いてそのクロック信号がクロック出
力端子６５から出力される。なおこのとき、他方のクロ
ック制御回路６Ｂはイネーブル端子６２がＬレベルにあ
り、クロック出力端子６５からはクロック信号を出力し
ない。
【００１６】このため、クロック制御回路６Ａのクロッ
ク出力端子６５の出力クロックの立上り時に、ＤＦＦ回
路４１が上記イネーブル信号をラッチして若干遅れてＱ
出力をＨレベルに保持し、出力端子５１から出力すると
ともに、これを次段のＤＦＦ回路４２のＤ入力に送る。
ク出力端子６５の出力クロックの立上り時に、ＤＦＦ回
路４１が上記イネーブル信号をラッチして若干遅れてＱ
出力をＨレベルに保持し、出力端子５１から出力すると
ともに、これを次段のＤＦＦ回路４２のＤ入力に送る。
【００１７】クロック制御回路６Ａのクロック出力端子
６５の２回目のクロック立上りタイミングでは、上記Ｄ
ＦＦ回路４２が上記ＤＦＦ回路４１のＱ出力（Ｈレベ
ル）をラッチし若干遅れてＱ出力をＨレベルに保持し、
出力端子５２から出力するとともに、これを次段のＤＦ
Ｆ回路４３のＤ入力に送る。なお、上記ＤＦＦ回路４１
のＱ出力も若干遅れてＬレベルに復帰する。
６５の２回目のクロック立上りタイミングでは、上記Ｄ
ＦＦ回路４２が上記ＤＦＦ回路４１のＱ出力（Ｈレベ
ル）をラッチし若干遅れてＱ出力をＨレベルに保持し、
出力端子５２から出力するとともに、これを次段のＤＦ
Ｆ回路４３のＤ入力に送る。なお、上記ＤＦＦ回路４１
のＱ出力も若干遅れてＬレベルに復帰する。
【００１８】クロック制御回路６Ａのクロック出力端子
６５の３回目のクロック立上りタイミングでは、上記Ｄ
ＦＦ回路４３が上記ＤＦＦ回路４２のＱ出力をラッチし
若干遅れてＱ出力をＨレベルに保持し、出力端子５３か
ら出力するとともに、これを次段のＤＦＦ回路４４のＤ
入力に及びクロック制御回路６Ｂのイネーブル入力端子
６２に送る。なお、上記ＤＦＦ回路４２のＱ出力も若干
遅れてＬレベルに復帰する。
６５の３回目のクロック立上りタイミングでは、上記Ｄ
ＦＦ回路４３が上記ＤＦＦ回路４２のＱ出力をラッチし
若干遅れてＱ出力をＨレベルに保持し、出力端子５３か
ら出力するとともに、これを次段のＤＦＦ回路４４のＤ
入力に及びクロック制御回路６Ｂのイネーブル入力端子
６２に送る。なお、上記ＤＦＦ回路４２のＱ出力も若干
遅れてＬレベルに復帰する。
【００１９】クロック制御回路６Ａのクロック出力端子
６５の４回目のクロック立上りタイミングでは、ＤＦＦ
回路４３のＱ出力と出力端子５３がＬレベルに復帰す
る。
６５の４回目のクロック立上りタイミングでは、ＤＦＦ
回路４３のＱ出力と出力端子５３がＬレベルに復帰す
る。
【００２０】以上から、出力端子５１〜５３にはクロッ
ク信号の１周期のパルス幅のパルスが順次出力する。以
上の動作中、上記したように、次段のクロック制御回路
６Ｂ及びその後段のＤＦＦ回路４４〜４７にはクロック
が供給されないので、そこでのスイッチング動作は行な
われない。
ク信号の１周期のパルス幅のパルスが順次出力する。以
上の動作中、上記したように、次段のクロック制御回路
６Ｂ及びその後段のＤＦＦ回路４４〜４７にはクロック
が供給されないので、そこでのスイッチング動作は行な
われない。
【００２１】次のクロックタイミング以降では、次段の
クロック制御回路６Ｂ及びその後段のＤＦＦ回路４４〜
４７において上記と同様な動作が行なわれるが、このと
きクロック制御回路６Ａ及びＤＦＦ回路４１〜４３では
スイッチング動作は行なわれない。
クロック制御回路６Ｂ及びその後段のＤＦＦ回路４４〜
４７において上記と同様な動作が行なわれるが、このと
きクロック制御回路６Ａ及びＤＦＦ回路４１〜４３では
スイッチング動作は行なわれない。
【００２２】前段のクロック制御回路６Ａは、ＤＦＦ回
路４４のＱ出力を帰還端子６３に受けることによってナ
ンドゲート７１が閉じ、クロック出力を停止する。ま
た、後段のクロック制御回路６Ｂは、ダミーのＤＦＦ回
路４７のＱ出力を帰還端子６３に受けることによって同
様にクロック出力を停止する。いずれの場合も、ナンド
ゲート７１が閉じるタイミングはクロック入力端子２に
印加しているクロックの立上りタイミングよりも若干遅
れるので、４個のクロック出力完了の後にそのナンドゲ
ート７１が閉じることになる。
路４４のＱ出力を帰還端子６３に受けることによってナ
ンドゲート７１が閉じ、クロック出力を停止する。ま
た、後段のクロック制御回路６Ｂは、ダミーのＤＦＦ回
路４７のＱ出力を帰還端子６３に受けることによって同
様にクロック出力を停止する。いずれの場合も、ナンド
ゲート７１が閉じるタイミングはクロック入力端子２に
印加しているクロックの立上りタイミングよりも若干遅
れるので、４個のクロック出力完了の後にそのナンドゲ
ート７１が閉じることになる。
【００２３】図４は別の実施例のシフトレジスタの回路
図である。図１に示した回路と異なる点は、後段のクロ
ック制御回路６Ｂのイネーブル端子６２への入力を２段
目のＤＦＦ回路４２のＱ出力からとるようにした点であ
る。このように構成することによって、後段６Ｂからの
クロック出力開始タイミングが１クロック分早くなり、
その分だけ図１に示した回路に比べて後段のＤＦＦ回路
４４〜４７のスイッチング停止時間が短くなるが、後段
のクロック制御回路６Ｂのクロック端子６１に入力する
クロック信号に対するイネーブル端子６２に入力するイ
ネーブル信号の遅れを補償することができ、高速化に適
する。
図である。図１に示した回路と異なる点は、後段のクロ
ック制御回路６Ｂのイネーブル端子６２への入力を２段
目のＤＦＦ回路４２のＱ出力からとるようにした点であ
る。このように構成することによって、後段６Ｂからの
クロック出力開始タイミングが１クロック分早くなり、
その分だけ図１に示した回路に比べて後段のＤＦＦ回路
４４〜４７のスイッチング停止時間が短くなるが、後段
のクロック制御回路６Ｂのクロック端子６１に入力する
クロック信号に対するイネーブル端子６２に入力するイ
ネーブル信号の遅れを補償することができ、高速化に適
する。
【００２４】なお、以上のいずれの実施例においても、
ダミーのＤＦＦ回路４７は、後段のクロック制御回路６
Ｂから３個ではなく４個のクロックを出力させてＤＦＦ
回路４６のＱ出力を最終的にＬレベルに復帰させるため
に設けたものであるが、同様の目的達成のためには、こ
の手法の他に、このＤＦＦ回路４７を削除して、その前
段のＤＦＦ回路４６への入力クロックをクロック入力端
子２から直接入力させたり、あるいはそのＤＦＦ回路４
６のＱ出力がＨレベルに反転した後に１クロック分経過
してからリセット信号をＬレベルに復帰させる等の手法
を採ることもできる。
ダミーのＤＦＦ回路４７は、後段のクロック制御回路６
Ｂから３個ではなく４個のクロックを出力させてＤＦＦ
回路４６のＱ出力を最終的にＬレベルに復帰させるため
に設けたものであるが、同様の目的達成のためには、こ
の手法の他に、このＤＦＦ回路４７を削除して、その前
段のＤＦＦ回路４６への入力クロックをクロック入力端
子２から直接入力させたり、あるいはそのＤＦＦ回路４
６のＱ出力がＨレベルに反転した後に１クロック分経過
してからリセット信号をＬレベルに復帰させる等の手法
を採ることもできる。
【００２５】また、上記実施例で説明したクロック制御
回路６は、ナンドゲート７２、７３からなるＳＲラッチ
回路を復帰させるために帰還端子６３を設けてそこにＤ
ＦＦ回路４４や４７のＱ出力を取り込むようにしたが、
クロック入力端子６１と帰還端子６３との間にカウンタ
を設けて、そのカンウタが所定数（上記実施例では４
個）カンウトした時点でその帰還端子６３の出力をＬレ
ベルからＨレベルに変化させて、ラッチ回路を復帰させ
るように構成することもできる。
回路６は、ナンドゲート７２、７３からなるＳＲラッチ
回路を復帰させるために帰還端子６３を設けてそこにＤ
ＦＦ回路４４や４７のＱ出力を取り込むようにしたが、
クロック入力端子６１と帰還端子６３との間にカウンタ
を設けて、そのカンウタが所定数（上記実施例では４
個）カンウトした時点でその帰還端子６３の出力をＬレ
ベルからＨレベルに変化させて、ラッチ回路を復帰させ
るように構成することもできる。
【００２６】また、以上説明した実施例はＤＦＦ回路の
合計段数がわずか６段の場合についてあるが、これは説
明を簡略化するためであり、７段以上任意の段数の場合
に適用できることは勿論である。この場合、前後のクロ
ック制御回路の間に挿入されるＤＦＦ回路の段数が少な
いほど、同時にスイッチング動作するＤＦＦ回路の個数
が減少するので消費電力低減の観点から好ましい。
合計段数がわずか６段の場合についてあるが、これは説
明を簡略化するためであり、７段以上任意の段数の場合
に適用できることは勿論である。この場合、前後のクロ
ック制御回路の間に挿入されるＤＦＦ回路の段数が少な
いほど、同時にスイッチング動作するＤＦＦ回路の個数
が減少するので消費電力低減の観点から好ましい。
【００２７】また、以上の実施例ではＤＦＦ回路を使用
した場合について説明したが、他のＦＦ回路を使用する
場合にも適用できることは勿論である。
した場合について説明したが、他のＦＦ回路を使用する
場合にも適用できることは勿論である。
【００２８】
【発明の効果】以上から本発明によれば、複数段縦続接
続されたＦＦ回路のうち、データのシフトに寄与しない
部分のスイッチングが停止されるので、消費電流を少な
くすることができ、ＦＦ回路の段数が多いほど消費電流
削減の効果が大きくなるという利点がある。
続されたＦＦ回路のうち、データのシフトに寄与しない
部分のスイッチングが停止されるので、消費電流を少な
くすることができ、ＦＦ回路の段数が多いほど消費電流
削減の効果が大きくなるという利点がある。
【図１】 本発明の一実施例のシフトレジスタのブロッ
ク図である。
ク図である。
【図２】 本実施例のクロック制御回路のブロック図で
ある。
ある。
【図３】 本実施例のシフトレジスタのタイムチャート
である。
である。
【図４】 別の実施例のシフトレジスタのブロック図で
ある。
ある。
【図５】 従来のシフトレジスタのブロック図である。
【図６】 従来のシフトレジスタのタイムチャートであ
る。
る。
１：イネーブル端子、２：クロック入力端子、３：リセ
ット端子、４１〜４７：ＤＦＦ回路、５１〜５６：出力
端子、６、６Ａ、６Ｂ：クロック制御回路、６１：クロ
ック入力端子、６２：イネーブル端子、６３：帰還端
子、６４：リセット端子、６５：クロック出力端子、６
６〜６９：インバータ、７０：ノアゲート、７１〜７
３：ナンドゲート。
ット端子、４１〜４７：ＤＦＦ回路、５１〜５６：出力
端子、６、６Ａ、６Ｂ：クロック制御回路、６１：クロ
ック入力端子、６２：イネーブル端子、６３：帰還端
子、６４：リセット端子、６５：クロック出力端子、６
６〜６９：インバータ、７０：ノアゲート、７１〜７
３：ナンドゲート。
Claims (3)
- 【請求項１】前段のＦＦ回路の出力を後段のＦＦ回路の
入力とするように複数のＦＦ回路を縦続接続し、最前段
のＦＦ回路に入力したデータをクロック信号に応じて後
段のＦＦ回路に順次シフトさせるようにしたデータシフ
ト回路において、 上記複数のＦＦ回路を任意数ごとにグループ化し、各グ
ループごとにクロック制御回路を接続し、所定グループ
の最前段のＦＦ回路から当該所定グループの次段のグル
ープの最前段のＦＦ回路に上記データがシフトする期間
のみ、当該所定グループに割り当てられた上記クロック
制御回路が当該所定グループの各ＦＦ回路にクロック信
号を供給するようにしたことを特徴とするデータシフト
回路。 - 【請求項２】上記クロック制御回路を、クロック入力端
子からクロック出力端子へのクロック信号の通過を制御
するゲート手段と、上記データが入力することにより該
ゲート手段をゲートオープンし、上記クロック制御回路
が割り当てられたグループの次段のグループの最前段の
ＦＦ回路に上記データがシフトした時点でゲートクロー
ズするラッチ手段とから構成したことを特徴とする請求
項１に記載のデータシフト回路。 - 【請求項３】上記クロック制御回路を、クロック入力端
子からクロック出力端子へのクロック信号の通過を制御
するゲート手段と、上記データが入力することにより該
ゲート手段をゲートオープンし、上記通過したクロック
数が上記グループのＦＦ回路の段数＋１個に達した時点
で上記ゲート手段をゲートクローズするラッチ手段とか
ら構成したことを特徴とする請求項１に記載のデータシ
フト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6064432A JPH07248741A (ja) | 1994-03-09 | 1994-03-09 | データシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6064432A JPH07248741A (ja) | 1994-03-09 | 1994-03-09 | データシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248741A true JPH07248741A (ja) | 1995-09-26 |
Family
ID=13258117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6064432A Withdrawn JPH07248741A (ja) | 1994-03-09 | 1994-03-09 | データシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248741A (ja) |
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1994
- 1994-03-09 JP JP6064432A patent/JPH07248741A/ja not_active Withdrawn
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