KR101107713B1 - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 더미 스테이지로부터의 멀티 출력을 방지할 수 있는 쉬프트 레지스터에 대한 것으로, 서로 종속적으로 연결되어 스캔펄스를 순차적으로 출력하는 다수개의 스테이지들; 상기 각 스테이지에 구비되어, 서로 종속적으로 연결되어 스캔펄스를 순차적으로 출력하는 다수개의 스테이지들을 구비하고, 상기 각 스테이지는, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부; 상기 제 1 노드 및 제 2 노드의 상태에 따라 스캔펄스 또는 접지전압을 출력하는 출력부를 구비하며, 상기 노드 제어부는, 상기 제 2 노드의 상태에 따라 상기 제 1 노드를 방전시키는 제 1 스위칭소자를 포함하여 구성되며, 상기 스테이지들 중 하나의 스테이지에 구비된 제 1 스위칭소자의 채널폭은 나머지 스테이지에 구비된 제 1 스위칭소자의 채널폭과 서로 다른 것을 그 특징으로 한다.

액정표시장치, 쉬프트 레지스터, 스테이지, 더미 스테이지, 멀티 출력

Description

쉬프트 레지스터{A shift register}

도 1은 종래의 쉬프트 레지스터의 구성도

도 2는 한 프레임동안 종래의 더미 스테이지로부터 출력되는 스캔펄스를 설명하기 위한 도면

도 3은 본 발명의 실시에에 따른 쉬프트 레지스터의 구성도

도 4는 도 3의 제 n 스테이지 및 더미 스테이지의 상세 구성도

도 5는 본 발명의 실시예에 따른 쉬프트 레지스터의 동작시 더미 스테이지로부터 출력되는 스캔펄스를 나타낸 도면

도 6a는 제 1 내지 제 4 클럭펄스 및 스타트 펄스의 타이밍도

도 6b는 제 1 내지 제 n+1 스캔펄스의 타이밍도

＊도면의 주요부에 대한 부호 설명

300a 내지 300e : 제 1 내지 제 n 스테이지 300f: 더미 스테이지

CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스 SP : 스타트 펄스

Vout1 내지 Voutn+1 : 제 1 내지 제 n+1 스캔펄스

본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 더미 스테이지에 구비된 스위칭소자의 채널폭을 변경하여 멀티출력의 발생을 최소화할 수 있는 쉬프트 레지스터에 대한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.

상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스 전극 및 드레인 전극을 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트 전극에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러가지의 구동전압들을 공급하는 전원공급부를 구비한다.

상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광 투과율을 조절함으로써 화상을 표시한다.

여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.

도 1은 종래의 쉬프트 레지스터의 구성도이다.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(100a 내지 100e) 및 하나의 더미 스테이지(100f)로 구성된다. 여기서, 각 스테이지들(100a 내지 100e)은 하나씩의 스캔펄스(Vout1 내지 Voutn)를 출력하며, 이때 상기 제 1 스테이지(100a)부터 제 n 스테이지(100e)까지 차례로 스캔펄스(Vout1 내지 Voutn)를 출력한다. 이와 같이 상기 스테이지들(100a 내지 100e)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않 음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(100a 내지 100f)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.

한편, 상기 스테이지들(100a 내지 100e) 중 가장 상측에 위치한 제 1 스테이지(100a)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.

이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.

먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(100a)에 인가되면, 상기 제 1 스테이지(100a)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.

이어서, 상기 인에이블된 제 1 스테이지(100a)는 타이밍 콘트롤러로부터의 제 1 및 제 2 클럭펄스(CLK1, CLK2)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(100b)에 함께 공급한다. 그러면, 상기 제 2 스테이지(100b)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.

이어서, 상기 인에이블된 제 2 스테이지(100b)는 상기 타이밍 콘트롤러로부 터의 제 2 및 제 3 클럭펄스(CLK2, CLK3)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(100c) 및 상기 제 1 스테이지(100a)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(100c)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(100a)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다.

이어서, 상기 인에이블된 제 3 스테이지(100c)는 상기 타이밍 콘트롤러로부터의 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(100d) 및 상기 제 2 스테이지(100b)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(100d)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(100b)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다.

이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(100d 내지100e)까지 순차적으로 제 4 내지 제 n 스캔펄스(Vout4 내지 Voutn)를 출력하여 상기 제 4 내지 제 n 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 n 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다.

한편, 상기 더미 스테이지(100f)는 상기 제 n 스테이지(100e)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 두 개 의 클럭펄스를 입력받아 제 n+1 스캔펄스(Voutn+1)를 상기 제 n 스테이지(100e)에 공급하여, 상기 제 n 스테이지(100e)가 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공할 수 있도록 한다. 다시말하면, 상기 더미 스테이지(100f)는 단지 상기 제 n 스테이지(100e)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다. 따라서, 상기 더미 스테이지(100f)를 포함한 전체 스테이지(100a 내지 100f)의 수는 상기 게이트 라인의 수보다 항상 1개가 더 많게 된다.

여기서, 상기 더미 스테이지(100f)의 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(100f)는 다음 프레임에 타이밍 콘트롤러로부터 출력되는 스타트 펄스(SP)에 의해 디스에이블된다. 즉, 상기 스타트 펄스(SP)는 한 프레임에 한번 출력되는데, 상기 스타트 펄스(SP)가 상기 제 1 스테이지(100a)에 입력되는 순간이 바로 해당 프레임의 시작이다. 이때, 상기 제 1 스테이지(100a)부터 제 n 스테이지(100e)까지 스캔펄스(Vout1 내지 Voutn)를 출력하게 되면, 한 프레임이 종료되는데, 상기 프레임이 종료되고 다음 프레임의 시작되는 순간 출력되는 다음번째 스타트 펄스(SP)가 상기 더미 스테이지(100f)에 입력되어 상기 더미 스테이지(100f)를 디스에이블시키게 된다.

일례로, 첫 번째 프레임 기간동안 상기 더미 스테이지(100f)는 두 번째 프레임에 출력되는 스타트 펄스(SP)에 의해 디스에이블된다. 이와 동시에, 상기 두 번째 프레임에 출력되는 스타트 펄스(SP)는 상기 제 1 스테이지(100a)를 인에이블시 킨다.

이때, 상기 더미 스테이지(100f)는 나머지 제 1 내지 제 n 스테이지(100a 내지 100e)와는 다른 방식으로 디스에이블된다.

이를 좀 더 구체적으로 설명하면 다음과 같다.

일반적으로, 상기 제 1 내지 제 n 스테이지(100a 내지 100e), 그리고 더미 스테이지(100f)는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 제 1 스캔펄스(Vout1) 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 갖는다.

여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다.

이때, 상기 제 1 노드가 충전상태일때는 상기 출력부의 풀업 구동부로부터는 스캔펄스가 출력되고, 상기 제 2 노드가 충전상태일때는 상기 출력부의 풀다운 구동부로부터 제 2 전압원(VSS)이 출력된다. 물론, 상기 풀업 구동부 및 풀다운 구동부로부터 출력된 스캔펄스 및 제 2 전압원(VSS)은 해당 게이트 라인에 공급된다. 앞서 설명한 바와 같이, 각 스테이지(100a 내지 100f)가 인에이블된다는 것은, 상기 제 1 노드가 충전상태에 있고 상기 제 2 노드가 방전상태에 있다는 것을 의미하며, 상기 각 스테이지(100a 내지 100f)가 디스에이블된다는 것은 상기 제 1 노드가 방전상태에 있고 상기 제 2 노드가 충전상태에 있다는 것을 의미한다.

이와 같은 제 1 노드 및 제 2 노드의 충전 및 방전 상태는 상기 노드 제어부에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다. 특히, 상기 제 1 내지 제 n 스테이지(100a 내지 100e)의 각 노드 제어부는 상기 타이밍 콘트롤러로부터 출력되는 클럭펄스에 의해 제 1 노드를 방전시킴과 아울러, 자신으로부터 다음단에 위치한 스테이지로부터의 스캔펄스를 입력받아 제 1 노드를 방전시킨다.

이와 같이 상기 제 1 내지 제 n 스테이지(100a 내지 100e)는 두 개의 방전루트를 통해 상기 제 1 노드의 방전속도를 가속화시킨다. 이렇게 함으로써, 각 스테이지(100a 내지 100e)는 디스에이블 기간동안에 상기 각 게이트 라인에 스캔펄스가 공급되지 않도록 한다. 다시말하면, 각 스테이지(100a 내지 100e)는 상기 디스에이블 기간동안에, 상기 게이트 라인에 제 2 전압원을 공급하게 된다. 이때, 상기 제 1 내지 제 n 스테이지(100a 내지 100e)는 자신으로부터 이전단에 위치한 스테이지로부터의 스캔펄스와, 상기 타이밍 콘트롤러로부터의 클럭펄스를 동시에 입력받게 되므로, 상기 제 1 내지 제 n 스테이지(100a 내지 100e)의 제 1 노드는 제시간에 빠른 속도로 방전된다.

한펀, 상기 더미 스테이지(100f)도 상기 타이밍 콘트롤러로부터 출력되는 클럭펄스를 입력받아 상기 제 1 노드를 방전시킴과 아울러, 다음 프레임에 상기 타이밍 콘트롤러로부터 출력되는 스타트 펄스(SP)를 입력받아 상기 제 1 노드를 방전시킨다. 그러나, 상기 타이밍 콘트롤러로부터 출력되는 클럭펄스와 상기 스타트 펄스(SP)간에는 위상차가 존재하기 때문에, 상기 더미 스테이지(100f)는 상기 클럭펄스 가 먼저 입력되고, 이후 상기 스타트 펄스(SP)가 인가된다.

따라서, 더미 스테이지(100f)는 상기 제 1 노드를 제시간에 빠른 속도로 방전시키기 못하게 되는 문제점을 갖는다. 그러면, 상기 더미 스테이지(100f)는 자신이 스캔펄스를 출력하는 시점을 지나서도, 스캔펄스를 여전히 출력하게 된다. 이는 상기 제 1 노드가 완전히 방전되지 않았기 때문이다.

구체적으로, 상기 제 1 내지 제 n 스테이지(100a 내지 100e) 각각에 공급되는 한쌍의 클럭펄스 및 스캔펄스(자신으로부터 이전단의 스테이지로부터 출력된 스캔펄스)는 서로 동기되어 있기 때문에, 상기 제 1 내지 제 n 스테이지(100a 내지 100e)에 구비된 2개의 스위칭소자, 즉 상기 클럭펄스에 응답하여 상기 제 1 노드를 방전시키는 스위칭소자와, 상기 스캔펄스에 응답하여 상기 제 1 노드를 방전시키는 스위칭소자가 동일한 시간에 턴-온된다. 따라서, 상기 제 1 내지 제 n 스테이지(100a 내지 100e)의 제 1 노드는 빠른 시간안에 충분하게 방전된다.

그러나, 상기 더미 스테이지(100f)에 인가되는 클럭펄스(도 4에 도시된 제 1 클럭펄스(CLK1)를 의미) 및 스타트 펄스(SP)는 서로 다른 위상을 갖기 때문에, 상기 더미 스테이지(100f)의 제 1 노드는 빠른 시간안에 방전되지 못하고, 서서히 방전된다. 이와 같이 상기 클럭펄스 및 스타트 펄스(SP)가 서로 동기되지 않은 이유는, 상기 스타트 펄스(SP)가 한 프레임을 주기로 출력될 때, 상기 주기내에 블랭크 타임이 존재한다는데 기인한다.

다시말하면, 제 1 내지 제 n 스테이지(100a 내지 100e)는 모두 자신으로부터 자신보다 한 클럭펄스폭만큼 지연된 스캔펄스를 출력하는 다음단이 존재하지만, 상 기 더미 스테이지(100f)는 자신이 마지막단이기 때문에 상기 더미 스테이지(100f)에 스캔펄스를 제공할 수 있는 스테이지가 존재할 수 없고, 이로 인해 상기 더미 스테이지(100f)는 스캔펄스가 아닌, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 입력받게 된다.

이때, 상술한 바와 같이, 스타트 펄스(SP)의 한 주기내에는 블랭크 타임이 존재하기 때문에, 상기 더미 스테이지(100f)에 입력되는 클럭펄스와 상기 스타트 펄스(SP)가 서로 동기되지 않게된다.

도 2는 한 프레임동안 종래의 더미 스테이지로부터 출력되는 스캔펄스를 설명하기 위한 도면으로서, 도 2에 도시된 바와 같이, 상기 더미 스테이지(100f)는 정상적인 첫 스캔펄스(Voutn+1)를 출력한 후에도 한 프레임동안 여러번의 스캔펄스(멀티 출력)를 출력하게 된다. 한편, 도 2에 도시된 상기 더미 스테이지의 첫 스캔펄스(Voutn+1)의 왼쪽에 배열된 펄스들은 제 1 내지 제 n 스테이지로부터 출력된 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)를 나타낸다.

이와 같이, 상기 더미 스테이지(100f)로부터의 멀티 출력은, 상술한 바와 같이, 상기 더미 스테이지(100f)의 이전단에 위치한 제 n 스테이지(100e)에 계속적으로 입력되게 된다.

구체적으로, 상기 더미 스테이지(100f)로부터 출력된 스캔펄스(Voutn+1)는 상기 제 n 스테이지(100e)의 스위칭소자(상기 제 n 스테이지(100e)의 제 1 노드를 방전시키기 위한 스위칭소자)의 게이트단자에 계속해서 공급되며, 이로 인해 상기 스위칭소자가 열화되고, 결국, 제 n 스테이지(100e)가 오동작을 일으키게 된다. 그 러면, 상기 제 n 스테이지(100e)로부터의 스캔펄스(Voutn)를 입력받아 디스에이블되는 제 n-1 스테이지 역시 오동작을 일으키게 되고, 결국 상기 더미 스테이지(100f)로 인해서 나머지 제 1 내지 제 n 스테이지(100a 내지 100e)가 모두 오동작을 일으킬 수 있는 큰 문제가 발생하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 더미 스테이지에 구비된 스위칭소자(상기 더미 스테이지의 제 1 노드를 방전시키기 위한 스위칭소자)의 채널폭을, 다른 스테이지에 구비된 스위칭소자(상기 각 스테이지의 제 1 노드를 방전시키기 위한 스위칭소자)의 채널폭보다 더 크게 하여 상기 더미 스테이지의 제 1 노드가 방전되는 속도를 높임으로써, 상술한 바와 같은 각 스테이지의 오동작을 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 종속적으로 연결되어 스캔펄스를 순차적으로 출력하는 다수개의 스테이지들을 구비하고, 상기 각 스테이지는, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부; 상기 제 1 노드 및 제 2 노드의 상태에 따라 스캔펄스 또는 접지전압을 출력하는 출력부를 구비하며, 상기 노드 제어부는, 상기 제 2 노드의 상태에 따라 상기 제 1 노드를 방전시키는 제 1 스위칭소자를 포함하여 구성되며, 상기 스테이지들 중 하나의 스테이지에 구비된 제 1 스위칭소자의 채널폭은 나머지 스테이지에 구비된 제 1 스위칭소자의 채널폭과 서로 다른 것을 그 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.

도 3은 본 발명의 실시에에 따른 쉬프트 레지스터의 구성도이다.

본 발명의 실시에에 따른 쉬프트 레지스터는, 도 3에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(300a 내지 300e) 및 하나의 더미 스테이지(300f)로 구성된다. 여기서, 각 스테이지들(300a 내지 300e)은 하나씩의 스캔펄스(Vout1 내지 Voutn)를 출력하며, 이때 상기 제 1 스테이지(300a)부터 제 n 스테이지(300e)까지 차례로 스캔펄스(Vout1 내지 Voutn)를 출력한다. 이와 같이 상기 스테이지들(300a 내지 300e)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.

즉, 먼저, 제 1 스테이지(300a)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(300b)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(300c)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(300e)가 제 n 스캔펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(300e)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(300f)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(300f)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(300e)에만 공급된다.

한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(300a 내지 300f) 는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.

여기서, 상기 스테이지들(100a 내지 100f) 중 가장 상측에 위치한 제 1 스테이지(300a) 및 가장 하측에 위치한 더미 스테이지(100f)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.

한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.

한편, 상기 스테이지들(300a 내지 300e) 중 제 1 스테이지(300a)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(SP)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번씩만 출력된다.

여기서, 본 발명의 실시예에 따른 쉬프트 레지스터의 각 스테이지(300a 내지 300f)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 4는 도 3의 제 n 스테이지 및 더미 스테이지의 상세 구성도이다.

즉, 상기 제 n 스테이지(100e)는, 도 4에 도시된 바와 같이, 제 1 노드(Q401)의 충전 및 방전, 그리고 제 2 노드(QB402)의 충전 및 방전을 제어하는 노드 제어부(444)와, 상기 제 1 및 제 2 노드(Q401, QB402)의 상태에 따라 제 n 스캔펄스(Voutn) 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 제 n 게이트 라인에 공급하는 출력부(488)를 포함한다.

또한, 상기 출력부(488)는, 상기 제 1 노드(Q401)가 충전상태 일 때 제 1 게이트 라인에 제 n 스캔펄스(Voutn)를 공급하는 풀업 구동부(도시되지 않음)와, 상기 제 2 노드(QB402)가 충전상태 일 때 상기 제 n 게이트 라인에 제 2 전압원(VSS)을 공급하는 풀다운 구동부(도시되지 않음)를 포함한다.

여기서, 상기 제 1 노드(Q401)와 제 2 노드(QB402)는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드(Q401)가 충전된 상태일때에는 상기 제 2 노드(QB402)가 방전된 상태를 유지하며, 상기 제 2 노드(QB402)가 충전된 상태일 때에는 상기 제 1 노드(Q401)가 방전된 상태를 유지하게 된다. 이와 같은 제 1 노드(Q401) 및 제 2 노드(QB402)의 충전 및 방전 상태는 상기 노드 제어부(401)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.

그리고, 더미 스테이지(300f) 역시, 상기 제 n 스테이지(300e)와 마찬가지로 노드 제어부(444) 및 출력부(488)를 가진다. 단, 상기 더미 스테이지(300f)의 출력부로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에 공급되지 않으며, 상 기 제 n 스테이지(300e)의 노드 제어부(444)에만 공급된다. 또한, 상기 더미 스테이지(300f)는 타이밍 콘트롤러로부터 출력된 스타트 펄스(SP)를 공급받아 디스에이블된다.

한편, 도면에는 도시하지 않았지만, 제 1 스테이지(300a) 내지 제 n-1 스테이지는 상기 제 n 스테이지(300e)와 동일한 구성을 가진다. 단, 상기 제 1 스테이지(300a)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 의해 인에이블된다.

여기서, 상기 제 n 스테이지(300e) 및 더미 스테이지(300f)의 노드 제어부(444), 출력부(488)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

먼저, 상기 제 n 스테이지(300e)의 노드 제어부(444)는, 제 n-1 스테이지로부터의 제 n-1 스캔펄스에 응답하여 제 1 전압원(VDD)을 스위칭하고, 이를 제 1 노드(Q401)에 공급함으로써 상기 제 1 노드(Q401)를 충전시키는 제 1 NMOS 트랜지스터(Tr401)와, 상기 제 n-1 스테이지로부터의 제 n-1 스캔펄스에 응답하여 제 2 전압원(VSS)을 스위칭하고, 이를 제 2 노드(QB402)에 공급함으로써 상기 제 2 노드(QB402)를 방전시키는 제 2 NMOS 트랜지스터(Tr402)와, 상기 타이밍 콘트롤러로부터의 제 4 클럭펄스(CLK4)에 응답하여 턴-온되어 상기 제 1 전압원(VDD)을 스위칭하고, 이를 상기 제 2 노드(QB402)에 공급함으로써 상기 제 2 노드(QB402)를 충전시키는 제 3 NMOS 트랜지스터(Tr403)와, 상기 제 2 노드(QB402)에 충전된 상기 제 1 전압원(VDD)에 응답하여 턴-온되어 상기 제 2 전압원(VSS)을 스위칭하고, 이를 상기 제 1 노드(Q401)에 공급함으로써 상기 제 1 노드(Q401)를 방전시키는 제 4 NMOS 트랜지스터(Tr404)를 포함한다.

한편, 상기 노드 제어부(444)는, 상기 제 1 노드(Q401)에 충전된 제 1 전압원(VDD)에 응답하여 턴-온되어 상기 제 2 전압원(VSS)을 스위칭하고, 이를 상기 제 2 노드(QB402)에 공급함으로써 상기 제 2 노드(QB402)를 방전시키는 제 5 NMOS 트랜지스터(Tr405)와, 상기 더미 스테이지(300f)의 출력부(488)로부터 출력된 제 n+1 스캔펄스(Voutn+1)에 응답하여 턴-온되어 제 2 전압원(VSS)을 스위칭하고, 이를 상기 제 2 노드(QB402)에 공급하여 상기 제 2 노드(QB402)를 방전시키는 제 6 NMOS 트랜지스터(Tr406)를 더 포함한다.

또한, 상기 출력부(488)는 상술한 바와 같이, 풀업 구동부와 풀다운 구동부로 구분되는데, 상기 출력부(488)의 풀업 구동부는 상기 제 1 노드(Q401)에 충전된 제 1 전압원(VDD)에 응답하여 턴-온되어 제 3 클럭펄스(CLK3)를 스위칭하고, 이를 제 n 게이트 라인에 제 n 스캔펄스(Voutn)로서 공급하는 제 7 NMOS 트랜지스터(Tr407)로 이루어진다. 그리고, 상기 출력부(488)의 풀다운 구동부는, 상기 제 2 노드(QB402)에 충전된 제 1 전압원(VDD)에 응답하여 턴-온되어 제 2 전압원(VSS)을 스위칭하고, 이를 상기 제 n 게이트 라인에 공급하는 제 8 NMOS 트랜지스터(Tr408)로 이루어진다.

그리고, 상기 더미 스테이지(300f)의 노드 제어부(444) 및 출력부(488)도 역시, 상술한 제 n 스테이지(300e)의 그것과 동일한 회로구성을 가진다. 단, 상기 더미 스테이지(300f)의 제 6 NMOS 트랜지스터(Tr506)는 타이밍 콘트롤러로부터 출력된 스타트 펄스(SP)에 의해 턴-온되어 제 2 전압원(VSS)을 스위칭하고, 이를 제 1 노드(Q501)에 공급함으로써 상기 제 1 노드(Q501)를 방전시키게 된다.

여기서, 상기 제 1 내지 제 n 스테이지(300a 내지 300e)의 제 4 NMOS 트랜지스터(404) 및 제 6 NMOS 트랜지스터(406)는 자신이 속한 스테이지에 구비된 제 1 노드(Q401)에 제 2 전압원(VSS)을 공급함으로써, 상기 각 제 1 노드(Q401)의 방전을 유도하고 있다. 즉, 상기 제 1 내지 제 n 스테이지(300a 내지 300e)에 구비된 각 제 4 NMOS 트랜지스터(Tr404)는 제 2 노드(QB402)에 충전된 제 1 전압원(VDD)에 의해 턴-온되어 상기 제 1 노드(Q401)에 제 2 전압원(VSS)을 공급함으로써 상기 제 1 노드(Q401)를 방전시키고 있다. 여기서, 상기 제 2 노드(QB402)를 제 1 전압원(VDD)으로 충전하는 역할은 제 3 NMOS 트랜지스터(Tr403)가 담당하게 되는데, 이때, 상기 제 3 NMOS 트랜지스터(Tr403)의 턴-온여부는 상기 제 3 NMOS 트랜지스터(Tr403)의 게이트단자에 인가되는 클럭펄스(도 4의 제 n 스테이지(300e)에서는 제 4 클럭펄스(CLK4)를 의미)에 의해 좌우된다.

다시말하면, 상기 제 1 노드(Q401)의 방전은 상기 제 4 NMOS 트랜지스터(Tr404)에 의해 이루어지는데, 상기 제 4 NMOS 트랜지스터(Tr404)가 상기와 같이 방전 동작을 진행하도록 상기 제 4 NMOS 트랜지스터(Tr404)를 턴-온시키는 것은 상기 제 2 노드(QB402)에 충전된 제 1 전압원(VDD)이며, 상기 제 2 노드(QB402)에 상기 제 1 전압원(VDD)을 충전하는 역할은 제 3 NMOS 트랜지스터(Tr403)가 하게 되며, 상기 제 3 NMOS 트랜지스터(Tr403)가 상기와 같이 상기 제 2 노드(QB402)에 제 1 전압원(VDD)을 인가할 수 있도록 상기 제 3 NMOS 트랜지스터(Tr403)를 턴-온시키는 역할을 하는 것은 클럭펄스이다. 즉, 상기 제 1 노드(Q401)의 방전 시기는 상기 제 3 NMOS 트랜지스터(Tr403)의 게이트단자에 상기 클럭펄스가 인가되는 시기이다.

한편, 이 시기는 제 6 NMOS 트랜지스터(Tr406)의 게이트단자에 다음단의 스테이지로부터의 스캔펄스가 입력되는 시기와 동일하다. 구체적으로 이 시기에 상기 제 6 NMOS 트랜지스터(Tr406)는 이전단 스테이지로부터의 스캔펄스에 의해 턴-온되어 상기 제 2 전압원(VSS)을 스위칭하고, 이를 상기 각 제 1 노드(Q401)에 공급함으로써 상기 제 1 노드(Q401)를 방전시키게 된다.

이는 결국, 제 1 내지 제 n 스테이지(300a 내지 300e)에서, 상기 제 1 노드(Q401)의 방전에 직접적으로 관여하는, 즉 상기 제 1 노드(Q401)에 자신의 드레인단자가 연결되고 접지단(제 2 전압원을 의미)에 자신의 소스단자가 연결된 제 4 NMOS 트랜지스터(Tr404)와 제 6 NMOS 트랜지스터(Tr406)의 턴-온 시기가 서로 동일하다는 것을 의미한다.

이와 같이, 상기 제 1 내지 제 n 스테이지(300a 내지 300e) 각각에 공급되는 한쌍의 클럭펄스 및 스캔펄스는 서로 동기되어 있기 때문에, 상기 제 1 내지 제 n 스테이지(300a 내지 300e)에 각각 구비된 상기 제 4 NMOS 트랜지스터(Tr404) 및 제 6 NMOS 트랜지스터(Tr406)는 동일한 시간에 턴-온된다. 따라서, 상기 제 1 내지 제 n 스테이지(300a 내지 300e)의 제 1 노드(Q401)는 빠른 시간안에 충분하게 방전된다.

그러나, 상기 더미 스테이지(300f)에 인가되는 클럭펄스(도 4에 도시된 제 1 클럭펄스(CLK1)를 의미) 및 스타트 펄스(SP)는 서로 다른 위상을 갖기 때문에, 상기 더미 스테이지(300f)의 제 1 노드(Q501)는 빠른 시간안에 방전되지 못하고, 서서히 방전된다. 이와 같이 상기 클럭펄스 및 스타트 펄스(SP)가 서로 동기되지 않 은 이유는, 상기 스타트 펄스(SP)가 한 프레임을 주기로 출력될 때, 상기 주기내에 블랭크 타임이 존재한다는데 기인한다.

다시말하면, 제 1 내지 제 n 스테이지(300a 내지 300e)는 모두 자신으로부터 자신보다 한 클럭펄스폭만큼 지연된 스캔펄스를 출력하는 다음단이 존재하지만, 상기 더미 스테이지(300f)는 자신이 마지막단이기 때문에 상기 더미 스테이지(300f)에 스캔펄스를 제공할 수 있는 스테이지가 존재할 수 없고, 이로 인해 상기 더미 스테이지(300f)의 제 6 NMOS 트랜지스터(Tr506)는 스캔펄스가 아닌, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 입력받게 된다.

이때, 상술한 바와 같이, 스타트 펄스(SP)의 한 주기내에는 블랭크 타임이 존재하기 때문에, 상기 더미 스테이지(300f)에 입력되는 클럭펄스와 상기 스타트 펄스(SP)가 서로 동기되지 않게된다. 따라서, 상기 클럭펄스를 인가받는 제 3 NMOS 트랜지스터(Tr503)와, 상기 스타트 펄스(SP)를 인가받는 제 6 NMOS 트랜지스터(Tr506)가 동시에 턴-온될 수 없다.

이는 결국, 상기 더미 스테이지(300f)에서, 상기 제 1 노드(Q501)의 방전에 직접적으로 관여하는, 즉 상기 제 1 노드(Q501)에 자신의 드레인단자가 연결되고 접지단(제 2 전압원을 의미)에 자신의 소스단자가 연결된 제 4 NMOS 트랜지스터(Tr504)와 제 6 NMOS 트랜지스터(Tr506)의 턴-온 시기가 서로 다르다는 것을 의미한다. 구체적으로, 상기 더미 스테이지(300f)에서는 상기 제 4 NMOS 트랜지스터(Tr504)가 먼저 턴-온되고, 이후 상기 제 6 NMOS 트랜지스터(Tr506)가 턴-온된다.

이에 따라, 본 발명에서, 상기 더미 스테이지(300f)에 구비된 제 4 NMOS 트 랜지스터(Tr504)의 채널폭(width)을 상기 제 1 내지 제 n 스테이지(300a 내지 300e)에 각각 구비된 제 4 NMOS 트랜지스터(Tr404)의 채널폭보다 더 크게 설정하고 있다.

이와 같이, 상기 더미 스테이지(300f)의 제 4 NMOS 트랜지스터(Tr504)의 채널폭을 나머지 제 1 내지 제 n 스테이지(300a 내지 300e)에 각각 구비된 제 4 NMOS 트랜지스터(Tr404)의 채널폭보다 더 크게 설정하면, 상기 더미 스테이지(300f)의 제 4 NMOS 트랜지스터(Tr504)가 턴-온되었을 때, 상기 제 4 NMOS 트랜지스터(Tr504)는 다른 스테이지에 구비된 제 4 NMOS 트랜지스터(Tr404)보다 동일시간내에 더 많은 양의 전압을 방전할 수 있게 된다. 따라서, 상기 더미 스테이지는 동일 시간에 제 4 NMOS 트랜지스터만을 이용하여, 나머지 스테이지의 제 4 및 제 6 NMOS 트랜지스터가 방전하는 양과 거의 동일한 전압을 방전시킬 수 있다.

여기서, 상기 더미 스테이지(300f)의 제 4 NMOS 트랜지스터(Tr504)의 채널폭을 크게 하면 제 1 노드(Q501)의 방전시간을 그 만큼 줄일 수 있지만, 이와 같이 크기가 커진 제 4 NMOS 트랜지스터(Tr504)로 인해 상대적으로 다른 스위칭소자의 실장공간이 협소해질 수 있으므로, 상기 회로면적을 크게 차지하지 않으면서도 방전시간을 줄일 수 있도록 상기 더미 스테이지(300f)의 제 4 NMOS 트랜지스터(Tr504)의 채널폭을 다음과 같이 설정하는 것이 바람직하다.

즉, 상기 더미 스테이지(300f)에 구비된 제 4 NMOS 트랜지스터(Tr504)의 채널폭은 상기 제 1 내지 제 n 스테이지(300a 내지 300e)에 각각 구비된 제 4 NMOS 트랜지스터(Tr404)의 채널폭보다 1.1배 내지 5배 더 크게 설정하는 것이 바람직하 다.

한편, 상술한 바와 같이, 상기 더미 스테이지(300f)의 제 4 NMOS 트랜지스터(Tr504)의 턴-온 여부는 상기 제 4 NMOS 트랜지스터(Tr504)의 게이트단자가 연결된 제 2 노드(QB502)의 상태에 의해 좌우되는데, 상기 제 2 노드(QB502)가 빨리 높은 전압으로 충전될수록, 상기 제 4 NMOS 트랜지스터(Tr504)가 상기 제 2 노드(QB502)에 충전된 전압에 빠르게 반응하여 턴-온된다.

여기서, 상기 더미 스테이지(300f)의 제 4 NMOS 트랜지스터(Tr504)를 빠르게 턴-온시키는 것은 상술한 제 1 노드(Q501)의 방전속도와 관련되는데, 즉 상기 더미 스테이지(300f)의 제 4 NMOS 트랜지스터(Tr504)를 빠르게 턴-온시킬수록 상기 더미 스테이지(300f)의 제 1 노드(Q501)가 빠르게 방전된다. 이는 결국, 상기 제 4 NMOS 트랜지스터(Tr504)의 게이트단자에 연결된 제 2 노드(QB502)를 빠르게 충전시키게 되면, 상기 더미 스테이지(300f)의 제 1 노드(Q501)의 방전속도를 높일 수 있다는 것을 의미한다.

따라서, 본 발명에서는 상기 제 2 노드(QB502)를 충전시키는 역할을 하는 제 3 NMOS 트랜지스터(Tr503)의 채널폭을 스테이지별로 다르게 설정함으로써, 상기 제 1 노드(Q501)의 방전속도를 더욱 높일 수 있다.

구체적으로, 상기 더미 스테이지(300f)에 구비된 제 3 NMOS 트랜지스터(Tr503)의 채널폭을 나머지 제 1 내지 제 n 스테이지(300a 내지 300e)에 구비된 제 3 NMOS 트랜지스터(Tr403)의 채널폭보다 더 크게 설정함으로써 이를 구현할 수 있다. 여기서, 제 4 NMOS 트랜지스터(Tr504)와 마찬가지로, 상기 더미 스테이지 (300f)의 제 3 NMOS 트랜지스터(Tr503)의 채널폭은 상기 제 1 내지 제 n 스테이지(300a 내지 300e)의 제 3 NMOS 트랜지스터(Tr403)의 채널폭보다 1.1배 내지 5배 더 크게 설정하는 것이 바람직하다.

한편, 상기 더미 스테이지(300f)의 제 3 NMOS 트랜지스터(Tr503)의 채널폭이 나머지 스테이지(300a 내지 300e)의 그것에 비하여 증가함에 따라, 상기 더미 스테이지(300f)의 제 2 노드(QB502)는 다른 스테이지(300a 내지 300e)의 그것에 비하여 높은 전압으로 충전되기 때문에, 상기 제 2 노드(QB502)를 방전시킬 경우에는 오히려 불리할 수가 있다. 이를 방지하기 위해, 상기 더미 스테이지(300f)의 제 2 NMOS 트랜지스터(Tr502)의 채널폭과 제 5 NMOS 트랜지스터(Tr505)의 채널폭도 상술한 방식으로 증가시키는 것이 바람직하다.

즉, 상기 제 2 NMOS 트랜지스터(Tr502) 및 제 5 NMOS 트랜지스터(Tr505)는 상기 제 2 노드(QB502)를 방전시키기 위한 스위칭소자로서, 이들의 각 채널폭을 다른 스테이지(300a 내지 300e)의 그것에 비하여 더 크게 설정하게 되면, 상기 더미 스테이지(300f)를 인에이블하는 과정(즉, 상기 더미 스테이지(300f)의 제 1 노드(Q501)를 충전하고, 제 2 노드(QB502)를 방전하는 과정)에서 상기 제 2 노드(QB502)의 전압을 빠르게 방전시킬 수 있다.

물론, 상술한 바와 같이, 상기 더미 스테이지(300f)에 구비된 제 2 NMOS 트랜지스터(Tr502)의 채널폭은 나머지 스테이지(300a 내지 300e)에 구비된 제 2 NMOS 트랜지스터(Tr402)의 채널폭보다 1.1배 내지 5배 더 크게 설정하는 것이 바람직하며, 상기 더미 스테이지(300f)에 구비된 제 5 NMOS 트랜지스터(Tr505)의 채널폭은 나머지 스테이지(300a 내지 300e)에 구비된 제 5 NMOS 트랜지스터(Tr405)의 채널폭보다 1.1배 내지 5배 더 크게 설정하는 것이 바람직하다.

한편, 상기 더미 스테이지(300f)의 제 8 NMOS 트랜지스터(Tr508)도 상술한 방시으로 나머지 스테이지(300a 내지 300e)의 제 8 NMOS 트랜지스터의 채널폭보다 1.1배 내지 5배 더 크게 설정하는 것이 바람직하다. 즉, 상기 더미 스테이지(300f)의 제 8 NMOS 트랜지스터(Tr508)는 제 2 전압원(VSS)을 제 n 스테이지(300e)에 구비된 제 4 NMOS 트랜지스터(Tr406)에 공급하여 상기 제 4 NMOS 트랜지스터(Tr406)를 턴-오프시키는 역할을 하는데, 상기 더미 스테이지(300f)의 제 8 NMOS 트랜지스터(Tr508)가 열화되면 상기 역할을 못하고 오동작을 일으킬 수 있다. 따라서, 상기 더미 스테이지(300f)의 제 8 NMOS 트랜지스터(Tr508)의 채널폭을 나머지 스테이지(300a 내지 300e)에 구비된 제 8 NMOS 트랜지스터(Tr508)의 채널폭보다 더 크게 설정하여 열화를 방지할 수 있다.

도 5는 본 발명의 실시예에 따른 쉬프트 레지스터의 동작시 더미 스테이지로부터 출력되는 스캔펄스를 나타낸 도면으로서, 본 발명에서의 더미 스테이지(300f)는 한 프레임동안 하나의 스캔펄스(Voutn+1)만를 출력하게 된다. 즉, 상기 더미 스테이지(300f)가 정상적으로 동작하게 된다.

이와 같이 구성된 본 발명의 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.

도 6a는 제 1 내지 제 4 클럭펄스 및 스타트 펄스의 타이밍도이고, 도 6b는 제 1 내지 제 n+1 스캔펄스의 타이밍도이다.

먼저, 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다.

상기 인에이블 기간(T0)에는 스타트 펄스(SP)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.

도면에 도시하지 않았지만, 상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(SP)는 제 1 스테이지(300a) 및 더미 스테이지(300f)에 입력된다. 구체적으로, 상기 스타트 펄스(SP)는 상기 제 1 스테이지(300a)에 구비된 제 1 NMOS 트랜지스터(Tr401)의 게이트단자에 입력됨과 아울러, 상기 제 2 NMOS 트랜지스터(Tr402)의 게이트단자에 입력된다. 그러면, 상기 제 1 NMOS 트랜지스터(Tr401)는 턴-온되며, 이때, 제 1 전압원(VDD)이, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr401)의 드레인단자 및 소스단자를 경유하여 제 1 노드(Q401)에 인가된다. 이에 따라, 상기 제 1 노드(Q401)가 충전상태로 유지되므로, 상기 제 1 노드(Q401)에 공통으로 게이트단자가 접속된 제 5 및 제 7 NMOS 트랜지스터(Tr405, Tr407)가 동시에 턴-온된다.

이와 함께, 상기 스타트 펄스(SP)에 의해 상기 제 2 NMOS 트랜지스터(Tr402)가 턴-온되며, 이때, 제 2 전압원(VSS)이, 상기 턴-온된 제 2 NMOS 트랜지스터(Tr402)의 소스단자 및 드레인단자를 경유하여 제 2 노드(QB402)에 인가된다. 이에 따라, 상기 제 2 노드(QB402)가 방전상태로 유지되므로, 상기 제 2 노드(QB402)에 공통으로 게이트단자가 접속된 제 4 및 제 8 NMOS 트랜지스터(Tr404, Tr408)가 동시에 턴-오프된다.

한편, 상기 제 2 전압원(VSS)이, 상기 턴-온된 제 5 NMOS 트랜지스터(Tr405)의 소스단자 및 드레인단자를 경유하여 제 2 노드(QB402)에 인가됨에 따라, 상기 제 2 노드(QB402)가 더욱 빨리 방전상태로 유지된다.

요약하면, 상기 인에이블 기간(T0)동안에는 상기 제 1 노드(Q401)가 충전상태로 유지되고, 상기 제 2 노드(QB402)가 방전상태로 유지된다. 즉, 상기 제 1 스테이지(300a)가 인에이블된다.

다음으로, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.

상기 제 1 기간(T1)동안에는, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.

따라서, 상기 로우 상태의 스타트 펄스(SP)에 의해 상기 제 1 및 제 2 NMOS 트랜지스터(Tr401, Tr402)가 턴-오프되고, 이에 따라 상기 제 1 노드(Q401)는 플로팅(floating) 상태로 된다. 한편, 상기 제 1 노드(Q401)가 상기 인에이블 기간동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 노드(Q401)에 게이트단자가 연결된 제 5 및 제 7 NMOS 트랜지스터(Tr405, Tr407)는 여전히 턴-온상태를 유지하고 있다.

이때, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr407)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 도 7b에 도시된 바와 같이, 상기 제 1 노드(Q401)에 충전된 제 1 전압원(VDD)이 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 1 노드(Q401)에 게이트단자가 접속된 제 7 NMOS 트랜지스터(Tr407)가 완전히 턴-온된 상태를 유지한다. 이에 따라, 상기 제 7 NMOS 트랜지스터(Tr407)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 제 7 NMOS 트랜지스터(Tr407)를 통해 안정적으로 출력된다.

이때, 도 6b에 도시된 바와 같이, 상기 제 7 NMOS 트랜지스터(Tr407)를 경유하여 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 공급되어, 상기 제 1 게이트 라인을 구동하기 위한 제 1 스캔펄스(Vout1)로서 작용한다. 상기 제 1 클럭펄스(CLK1)는 제 2 스테이지(300b)에 공급되어 상기 제 2 스테이지(300b)를 인에이블 시키는 스타트 펄스로서 작용한다.

요약하면, 상기 제 1 기간(T1)동안에는 상기 제 1 스테이지(300a)가 제 1 클럭펄스(CLK1)를 출력하여, 이를 제 1 게이트 라인 및 제 2 스테이지(300b)에 공급하여 상기 제 1 게이트 라인을 구동함과 아울러, 상기 제 2 스테이지(300b)를 인에이블시킨다.

다음으로, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.

상기 제 2 기간(T2)동안에는, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들 및 상기 제 1 스캔펄스(Vout1)가 로우 상태를 유지한다.

따라서, 상기 로우 상태의 제 1 스캔펄스(Vout1)에 의해 상기 제 2 스테이지(300a)의 제 1 및 제 2 NMOS 트랜지스터(Tr401, Tr402)가 턴-오프되고, 이에 따라 상기 제 2 스테이지(300b)의 제 1 노드(Q401)는 플로팅(floating) 상태로 된다.

한편, 상기 제 2 스테이지(300b)의 제 1 노드(Q401)가 상기 제 1 기간(T1)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 2 스테이지(300b)의 제 1 노드(Q401)에 게이트단자가 연결된 제 5 및 제 7 NMOS 트랜지스터(Tr405, Tr407)는 여전히 턴-온상태를 유지하고 있다. 이때, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr407)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따 라, 상기 제 2 스테이지(300b)의 제 1 노드(Q401)에 충전된 제 1 전압원(VDD)이 부트스트랩핑에 의해 증폭된다.

따라서, 상기 제 2 스테이지(300b)의 제 1 노드(Q401)에 게이트단자가 접속된 제 7 NMOS 트랜지스터(Tr407)가 완전히 턴-온된 상태를 유지한다. 이에 따라, 상기 제 7 NMOS 트랜지스터(Tr407)의 드레인단자에 인가된 제 2 클럭펄스(CLK2)는 상기 제 7 NMOS 트랜지스터(Tr407)를 통해 안정적으로 출력된다.

이때, 상기 제 2 스테이지(300b)의 제 7 NMOS 트랜지스터(Tr407)를 경유하여 출력된 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 공급되어 상기 제 2 게이트 라인을 구동하기 위한 제 2 스캔펄스(Vout2)로서 작용함과 아울러, 상기 제 1 스테이지(300a)에 공급되어 상기 제 1 스테이지(300a)를 디스에이블시키는 디스에이블 신호로서 작용한다. 또한, 상기 제 7 NMOS 트랜지스터(Tr407)를 경유하여 출력된 제 2 클럭펄스(CLK2)는 제 3 스테이지(300c)에 공급되어, 상기 제 3 스테이지(300c)를 인에이블시키기 위한 스타트 펄스로서 작용한다.

여기서, 상기 제 1 스테이지(300a)가 디스에이블되는 과정을 상세히 설명하면 다음과 같다.

즉, 상기 제 2 기간(T2)동안에 상기 제 2 스테이지(300b)로부터 출력된 제 2 스캔펄스(Vout2)는 제 1 스테이지(300a)의 제 6 NMOS 트랜지스터(Tr406)의 게이트단자에 입력되며, 이에 의해서, 상기 제 6 NMOS 트랜지스터(T40r6)가 턴-온된다. 그러면, 제 2 전압원(VSS)이, 상기 턴-온된 제 6 NMOS 트랜지스터(Tr406)의 소스단자 및 드레인단자를 경유하여 상기 제 1 노드(Q401)에 입력된다. 그러면, 이전 기 간동안 제 1 전압원(VDD)으로 충전된 제 1 노드(Q401)는 상기 제 2 전압원(VSS)에 의해 방전상태를 유지하게 되고, 이에 의해 상기 방전된 제 2 노드(QB402)에 게이트단자가 접속된 제 5 및 제 7 NMOS 트랜지스터(Tr405, Tr407)가 턴-오프된다.

이와 함께, 상기 제 2 기간(T2)동안에 하이 상태를 유지하는 제 2 클럭펄스(CLK2)가 상기 제 1 스테이지(300a)의 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 인가됨에 따라, 상기 제 3 NMOS 트랜지스터(Tr3)가 턴-온상태를 유지하게되고, 이때, 제 1 전압원(VDD)이 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)의 드레인단자 및 소스단자를 경유하여, 상기 제 1 스테이지(300a)의 제 2 노드(QB402)에 공급되고, 이에 따라 상기 제 2 노드(QB402)가 충전된다. 그러면, 상기 충전된 제 2 노드(QB402)에 게이트단자가 공통으로 접속된 제 4 및 제 8 NMOS 트랜지스터(Tr404, Tr408)가 동시에 턴-온된다. 그러면, 제 1 전압원(VDD)이 상기 턴-온된 제 4 및 제 8 NMOS 트랜지스터(Tr404, Tr408)의 소스단자 및 드레인단자를 경유하여, 제 1 게이트 라인에 공급된다. 이때, 상기 제 4 NMOS 트랜지스터(Tr404)가 턴-온됨에 따라, 제 2 전압원(VSS)이, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr404)의 드레인단자 및 소스단자를 경유하여 상기 제 1 노드(Q401)에 공급된다. 이에 따라 상기 제 1 노드(Q401)가 방전된다.

여기서, 상기 제 2 스테이지(300b)로부터 출력된 제 2 스캔펄스(Vout2)와, 상기 타이밍 콘트롤러로부터 출력된 제 2 클럭펄스(CLK2)가 서로 동기되어 있으므로, 상기 제 1 스테이지(300a)의 제 6 NMOS 트랜지스터(Tr406) 및 제 4 NMOS 트랜지스터(Tr404)가 동시에 턴-온된다. 따라서, 상기 제 1 스테이지(300a)의 제 1 노 드(Q401)가 빠르게 방전된다.

요약하면, 제 2 기간(T2)동안에는 상기 제 2 스테이지(300b)가 제 2 클럭펄스(CLK2)를 출력하고, 이를 상기 제 2 게이트 라인에 제 2 스캔펄스(Vout2)로서 공급함과 아울러, 상기 제 1 스테이지(300a)에 디스에이블 신호로서 공급한다. 또한, 상기 제 2 스테이지(300b)는 상기 제 2 클럭펄스(CLK2)를 제 3 스테이지(300c)에 스타트 펄스로서 공급하여 상기 제 3 스테이지(300c)를 인에이블 시킨다.

이와 같은 방식으로, 제 3 내지 제 n-1 기간동안 제 3 스테이지(300c) 내지 제 n-1 스테이지가 제 3 스캔펄스(Vout3) 내지 제 n-1 스캔펄스를 순차적으로 출력하여 제 3 내지 제 n-1 게이트 라인에 공급한다.

여기서, 상기 제 n-1 기간에 상기 제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스는 제 n 스테이지(300e)에 공급되어, 상기 제 n 스테이지(300e)를 인에이블 시키고, 이후 제 n 기간(Tn)에는 상기 제 n 스테이지(300e)가 제 n 스캔펄스(Voutn)를 출력하고, 이를 더미 스테이지(300f)에 공급한다.

그리고, 제 n+1 기간(Tn+1)에는 상기 더미 스테이지(300f)가 제 n+1 스캔펄스(Voutn+1)를 출력하고, 이를 상기 제 n 스테이지(300e)에 디스에이블 신호로서 공급한다. 그러면, 상기 제 n 스테이지(300e)가 디스에이블된다.

여기서, 상기 제 1 내지 제 n 스테이지(300a 내지 300e)가 디스에이블되는 기간에 각 스테이지(300a 내지 300e)의 제 4 NMOS 트랜지스터(Tr404) 및 제 6 NMOS 트랜지스터(Tr406)가 동시에 턴-온되기 때문에, 상기 제 1 내지 제 n 스테이지(300a 내지 300e)의 제 1 노드(Q401)는 빠르게 방전된다.

다음으로, 제 n+2 기간(Tn+2) 기간이 시작되는데, 이 기간에 앞서 상술한 블랭크 타임(Tb)이 발생한다.

상기다음으로, 제 n+2 기간(Tn+2)(다음 프레임의 시작 기간)에는 상기 더미 스테이지(300f)가 디스에이블된다. 이때, 상기 더미 스테이지(300f)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3) 및 스타트 펄스(SP)에 의해서 디스에이블된다. 즉, 먼저 상기 제 3 클럭펄스(CLK3)가 상기 더미 스테이지(300f)에 구비된 제 3 NMOS 트랜지스터(Tr503)의 게이트단자에 공급되고, 이후 스타트 펄스(SP)가 상기 더미 스테이지(300f)에 구비된 제 6 NMOS 트랜지스터(Tr506)의 게이트단자에 공급된다.

이때, 상기 더미 스테이지(300f)에 구비된 제 4 NMOS 트랜지스터(Tr504)의 채널폭은 제 1 내지 제 n 스테이지(300a 내지 300e)에 구비된 제 4 NMOS 트랜지스터(Tr504)의 채널폭보다 더 크게 설정되어 있기 때문에, 상기 더미 스테이지(300f)의 제 1 노드(Q501)가 빠르게 방전될 수 있다.

물론, 상술한 바와 같이, 상기 더미 스테이지(300f)의 제 4, 제 2, 및 제 5 NMOS 트랜지스터(Tr504, Tr502, Tr505)의 채널폭을 제 1 내지 제 n 스테이지(300a 내지 300e)의 제 4, 제 2, 및 제 5 NMOS 트랜지스터(Tr404, Tr402, Tr405)의 채널폭보다 더 크게 설정함으로써, 상기 제 1 노드(Q501)를 더욱 빠른시간안에 방전시킬 수도 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.

본 발명에서는 더미 스테이지의 제 1 노드를 방전시키는 역할을 하는 스위칭소자의 채널폭을 나머지 스테이지에 구비된 그것의 채널폭보다 더 크게 설정하여, 상기 더미 스테이지에서의 제 1 노드의 방전속도를 증가시키고 있다. 즉, 본 발명은, 클럭펄스와 스타트 펄스간의 비동기로 인해 더미 스테이지에서의 제 1 노드가 제대로 방전되지 않는 종래의 문제점을 해결하고 있다.

Claims (17)

1. 서로 종속적으로 연결되어 스캔펄스를 순차적으로 출력하는 다수개의 스테이지들을 구비하고,

   상기 각 스테이지는, 제 1 노드 및 제 2 노드의 충전 및 방전 상태를 제어하는 노드 제어부;

   상기 제 1 노드 및 제 2 노드의 상태에 따라 스캔펄스 또는 접지전압을 출력하는 출력부를 구비하며,

   상기 노드 제어부는, 상기 제 2 노드의 상태에 따라 상기 제 1 노드를 방전시키는 제 1 스위칭소자를 포함하여 구성되며, 상기 스테이지들 중 하나의 스테이지에 구비된 제 1 스위칭소자의 채널폭은 나머지 스테이지에 구비된 제 1 스위칭소자의 채널폭과 서로 다른 것을 특징으로 하는 쉬프트 레지스터.
2. 제 1 항에 있어서,

   상기 스테이지들은, 상기 스캔펄스를 순차적으로 출력하고 이들을 액정패널의 게이트 라인들에 순차적으로 공급하는 제 1 내지 제 n 스테이지들; 및,

   상기 스테이지들 중 가장 마지막으로 스캔펄스를 출력하여 제 n 스테이지를 디스에이블시키기 위한 더미 스테이지를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
3. 제 2 항에 있어서,

   상기 더미 스테이지에 구비된 제 1 스위칭소자의 채널폭이 상기 나머지 제 1 내지 제 n 스테이지들에 구비된 제 1 스위칭소자의 채널폭보다 더 큰 것을 특징으로 하는 쉬프트 레지스터.
4. 제 3 항에 있어서,

   상기 더미 스테이지에 구비된 제 1 스위칭소자의 채널폭은, 상기 나머지 제 1 내지 제 n 스테이지에 구비된 제 1 스위칭소자의 채널폭보다 1.1배 내지 5배 이상 더 큰 것을 특징으로 하는 쉬프트 레지스터.
5. 제 2 항에 있어서,

   상기 제 1 내지 제 n 스테이지의 노드 제어부는 자신으로부터 다음단의 스테이지로부터 출력된 스캔펄스에 응답하여 상기 제 1 노드를 방전시키는 제 2 스위칭소자;

   스타트 펄스 또는 자신으로부터 이전단의 스테이지로부터 출력된 스캔펄스에 응답하여 전압원을 상기 제 1 노드에 공급하여 상기 제 1 노드를 충전시키는 제 3 스위칭소자;

   상기 스타트 펄스 또는 이전단의 스테이지로부터의 스캔펄스에 응답하여 접지전압을 제 2 노드에 공급하여 상기 제 2 노드를 방전시키는 제 4 스위칭소자; 및,

   상기 스타트 펄스 또는 이전단 스테이지로부터 스캔펄스보다 두 펄스폭만큼 지연된 클럭펄스에 응답하여 상기 전압원을 상기 제 2 노드에 공급하여 상기 제 2 노드를 충전시키는 제 5 스위칭소자; 및,

   상기 제 1 노드에 충전된 전압원에 응답하여 상기 접지전압을 상기 제 2 노드에 공급하여 상기 제 2 노드를 방전시키는 제 6 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
6. 제 2 항에 있어서,

   상기 더미 스테이지의 노드 제어부는 타이밍 콘트롤러로부터 출력된 스타트 펄스에 응답하여 상기 제 1 노드를 방전시키는 제 2 스위칭소자;

   자신으로부터 이전단의 스테이지로부터 출력된 스캔펄스에 응답하여 전압원을 상기 제 1 노드에 공급하여 상기 제 1 노드를 충전시키는 제 3 스위칭소자;

   상기 이전단의 스테이지로부터의 스캔펄스에 응답하여 접지전압을 제 2 노드에 공급하여 상기 제 2 노드를 방전시키는 제 4 스위칭소자; 및,

   상기 이전단 스테이지로부터 스캔펄스보다 두 펄스폭만큼 지연된 클럭펄스에 응답하여 상기 전압원을 상기 제 2 노드에 공급하여 상기 제 2 노드를 충전시키는 제 5 스위칭소자; 및,

   상기 제 1 노드에 충전된 전압원에 응답하여 상기 접지전압을 상기 제 2 노드에 공급하여 상기 제 2 노드를 방전시키는 제 6 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
7. 제 6 항에 있어서,

   상기 더미 스테이지에 구비된 제 2 스위칭소자의 채널폭과, 나머지 제 1 내지 제 n 스테이지들에 구비된 제 2 스위칭소자의 채널폭이 서로 다른 것을 특징으로 하는 쉬프트 레지스터.
8. 제 7 항에 있어서,

   상기 더미 스테이지에 구비된 제 2 스위칭소자의 채널폭이 상기 나머지 제 1 내지 제 n 스테이지들에 구비된 제 2 스위칭소자의 채널폭보다 더 큰 것을 특징으로 하는 쉬프트 레지스터.
9. 제 8 항에 있어서,

   상기 더미 스테이지에 구비된 제 2 스위칭소자의 채널폭은, 상기 나머지 제 1 내지 제 n 스테이지에 구비된 제 2 스위칭소자의 채널폭보다 1.1배 내지 5배 이상 더 큰 것을 특징으로 하는 쉬프트 레지스터.
10. 제 6 항에 있어서,

    상기 더미 스테이지에 구비된 제 4 스위칭소자의 채널폭이 상기 나머지 제 1 내지 제 n 스테이지들에 구비된 제 4 스위칭소자의 채널폭보다 더 큰 것을 특징으로 하는 쉬프트 레지스터.
11. 제 10 항에 있어서,

    상기 더미 스테이지에 구비된 제 4 스위칭소자의 채널폭은, 상기 나머지 제 1 내지 제 n 스테이지에 구비된 제 4 스위칭소자의 채널폭보다 1.1배 내지 5배 이상 더 큰 것을 특징으로 하는 쉬프트 레지스터.
12. 제 6 항에 있어서,

    상기 더미 스테이지에 구비된 제 6 스위칭소자의 채널폭이 상기 나머지 제 1 내지 제 n 스테이지들에 구비된 제 6 스위칭소자의 채널폭보다 더 큰 것을 특징으로 하는 쉬프트 레지스터.
13. 제 12 항에 있어서,

    상기 더미 스테이지에 구비된 제 6 스위칭소자의 채널폭은, 상기 나머지 제 1 내지 제 n 스테이지에 구비된 제 6 스위칭소자의 채널폭보다 1.1배 내지 5배 이상 더 큰 것을 특징으로 하는 쉬프트 레지스터.
14. 제 2 항에 있어서,

    상기 제 2 내지 제 n 스테이지의 출력부는, 제 1 노드가 충전상태 일 때 스캔펄스를 출력하고, 이를 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급하는 제 7 스위칭소자; 및, 상기 제 2 노드가 충전상태 일 때 접지전압을 출력하고, 이를 게이트 라인, 이전단의 스테이지, 및 다음단의 스테이지에 공급하는 제 8 스위칭소자를 포함하며;

    상기 제 1 스테이지의 출력부는, 제 1 노드가 충전상태 일 때 스캔펄스를 출력하고, 이를 게이트 라인 및 다음단의 스테이지에 공급하는 제 7 스위칭소자; 및, 상기 제 2 노드가 충전상태 일 때 접지전압을 출력하고, 이를 게이트 라인 및 다음단의 스테이지에 공급하는 제 8 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
15. 제 2 항에 있어서,

    상기 더미 스테이지의 출력부는, 제 1 노드가 충전상태 일 때 스캔펄스를 출력하고, 이를 상기 제 n 스테이지에 공급하는 제 7 스위칭소자; 및,

    상기 제 2 노드가 충전상태 일 때 접지전압을 출력하고, 이를 상기 제 n 스테이지에 공급하는 제 8 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
16. 제 15 항에 있어서,

    상기 더미 스테이지에 구비된 제 8 스위칭소자의 채널폭이 상기 나머지 제 1 내지 제 n 스테이지들에 구비된 제 8 스위칭소자의 채널폭보다 더 큰 것을 특징으로 하는 쉬프트 레지스터.
17. 제 16 항에 있어서,

    상기 더미 스테이지에 구비된 제 8 스위칭소자의 채널폭은, 상기 나머지 제 1 내지 제 n 스테이지에 구비된 제 8 스위칭소자의 채널폭보다 1.1배 내지 5배 이상 더 큰 것을 특징으로 하는 쉬프트 레지스터.

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