KR20090015275A - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 풀다운 트랜지스터의 열화를 방지할 수 있고, 커플링 현상을 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며 각 스테이지가, 제 1 노드의 신호상태에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 제 2 노드의 신호상태에 따라 제어되며, 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자; 및, 상기 제 1 클럭펄스와 다른 위상을 갖는 제 2 클럭펄스에 의해 제어되며, 상기 방전용 전원라인과 상기 출력단자간에 접속된 제 2 풀다운 스위칭소자를 포함함을 그 특징으로 한다.
쉬프트 레지스터, 액정표시장치, 커플링 현상, 풀다운 스위칭소자, 열화

Description

쉬프트 레지스터{A shift register}
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 노드의 전압 극성을 매 기간마다 반전시켜 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전 되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들을 포함한다. 각 스테이지들은 차례로 스캔펄스를 출력한다. 상기 스테이지들로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
일반적으로, 상기 각 스테이지는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔펄스 또는 방전용 전압원을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를갖는다.
상기 출력부는 상기 제 1 노드에 게이트단자가 접속된 풀업 트랜지스터와, 상기 제 2 노드에 게이트단자가 접속된 풀다운 트랜지스터를 포함한다.
여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일 때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다. 이때, 상기 각 스테이지는 한 프레임 기간내의 한 수평기간(1H)에만 스캔펄스를 출력하고, 나머지 기간동안에는 방전용 전압원을 출력하게 된다. 따라서, 상기 출력부의 풀업 트랜지스터는 한 프레임 기간 중 한 수평기간만 턴-온되며, 상기 풀다운 트랜지스터는 상기 한 수평 기간을 제외한 나머지 기간동안 턴-온상태를 유지한다. 즉, 상기 풀다운 트랜지스터는 한 프레임 기간 중 거의 모든 기간동안 턴-온상태를 유지한다. 이로 인해, 상기 풀다운 트랜지스터의 열화가 가속화된다.
본 발명은 상기와 같은 문제점을 해결하기위하여 안출한 것으로, 풀다운 트랜지스터의 게이트단자가 접속된 노드를 매 기간마다 교번적으로 충전/방전시켜 상기 풀다운 트랜지스터가 매 기간마다 턴-온 또는 턴-오프되도록 함으로써, 상기 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며 각 스테이지가, 제 1 노드의 신호상태에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 제 2 노드의 신호상태에 따라 제어되며, 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자; 및, 상기 제 1 클럭펄스와 다른 위상을 갖는 제 2 클럭펄스에 의해 제어되며, 상기 방전용 전원라인과 상기 출력단자간에 접속된 제 2 풀다운 스위칭소자를 포함함을 그 특징으로 한다.
첫째, 제 1 풀다운 스위칭소자(Trpd1)와 제 2 풀다운 스위칭소자(Trpd2)가 서로 교번하여 동작함에 따라, 풀다운 스위칭소자가 열화되는 것을 방지할 수 있 다.
둘째, 제 5 스위칭소자를 통해 제 2 노드에 공급되는 클럭펄스가 하이논리상태가 될 때마다 상기 제 1 노드를 주기적으로 방전시킴으로써, 상기 제 1 노드에 원치 않는 전압이 누적되는 것을 방지한다. 따라서, 커플링 현상에 따른 멀티출력을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 하나의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 각각의 출력단자(OT1 내지 OTn+1)를 통해 한 프레임 기간동안 한 번의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(ST1)부터 더미 스테이지(STn+1)까지 차례로 스캔펄스를 출력한다.
여기서, 상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
즉, 먼저, 제 1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한다.
한편, 상기 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(STn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(STn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(STn)에만 공급된다.
이러한 쉬프트 레지스터는 액정패널에 내장된다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와, 상기 표시부의 둘러싸는 비표시부를 갖는다. 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압원(VDD), 방전용 전압원(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 및 제 2 클럭펄스(CLK1 내지 CLK2)를 인가받는다. 상기 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)는 180도의 위상차를 갖는다.
상기 충전용 전압원(VDD) 및 방전용 전압원(VSS)은 모두 직류 전압원으로서, 상기 충전용 전압원(VDD)은 정극성을 나타내며, 상기 방전용 전압원(VSS)은 부극성을 나타낸다. 한편, 상기 방전용 전압원(VSS)은 접지전압이 될 수 있다.
상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 서로 위상차를 갖고 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위 상지연되어 출력된다. 여기서, 상기 제 1 클럭펄스(CLK1)와 상기 제 2 클럭펄스(CLK2)는 서로 위상반전되어 있다. 이에 따라, 상기 제 1 클럭펄스(CLK1)가 하이논리상태일 때 상기 제 2 클럭펄스(CLK2)는 로우논리상태를 나타내며, 상기 제 1 클럭펄스(CLK1)가 로우논리상태일 때 상기 제 2 클럭펄스(CLK2)는 하이논리상태를 나타낸다.
상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 2 클럭펄스(CLK2)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 2 클럭펄스(CLK2)까지 순차적으로 출력된다.
상기 스테이지의 회로 구성에 따라, 하나의 스테이지에 공급되는 클럭펄스의 수는 가변될 수 있다.
상기 스테이지들(ST1 내지 STn+1) 중 가장 상측에 위치한 제 1 스테이지(ST1)는, 상술한 충전용 전압원(VDD), 방전용 전압원(VSS), 그리고 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들 외에도 스타트 펄스(Vst)를 더 공급받는다.
상기 각 클럭펄스(CLK1, CLK2)는 한 프레임 기간동안 여러번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다.
다시말하면, 각 클럭펄스(CLK1, CLK2)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이논리상태)를 나타내지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브 상태를 나타낸다.
이때, 상기 제 2 클럭펄스(CLK2)와 상기 스타트 펄스(Vst)를 서로 동기시켜 출력하는 것이 바람직하다. 이때는 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들 중 제 2 클럭펄스(CLK2)가 가장 먼저 출력된다. 상기 스타트 펄스(Vst)는 제 1 및 제 2 클럭펄스(CLK1, CLK2)보다 더 큰 펄스폭을 가지며, 이에 따라 상기 스타트 펄스(Vst)는 상기 제 2 클럭펄스(CLK2)의 하이구간을 완전히 중첩함과 아울러, 제 1 클럭펄스(CLK1)의 하이구간 중 반구간을 중첩한다.
상기 스타트 펄스(Vst)는 상기 제 2 클럭펄스(CLK2)만 중첩하고 제 1 클럭펄스와 중첩하지 않아도 무방하다. 즉, 상기 스타트 펄스(Vst)는 상기 제 2 클럭펄스(CLK2)와 동일한 펄스폭을 유지하면서 상기 제 2 클럭펄스(CLK2)에 동기되어 출력될 수 도 있다.
각 스테이지(ST1 내지 STn+1)가 스캔펄스를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다.
예를 들어, 제 k 스테이지는 제 k-1 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.
여기서, 가장 상측에 위치한 제 1 스테이지(ST1)의전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
또한, 각 스테이지(ST1 내지 STn+1)는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
예를 들어, 제 k 스테이지는 제 k+1 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+2)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
각 스테이지(ST1 내지 STn+2)의 구성은 동일하므로, 제 2 스테이지(ST2)만을 예로 들어 설명하기로 한다.
도 4는 도 2의 제 2 스테이지의 회로 구성을 나타낸 도면이다.
제 2 스테이지(ST2)는, 도 4에 도시된 바와 같이, 제 1 노드(Q), 제 2 노드(QB), 노드 제어부(NC), 풀업 스위칭소자(Trpu), 제 1 풀다운 스위칭소자(Trpd1), 및 제 2 풀다운 스위칭소자(Trpd2)를 포함한다.
상기 노드 제어부(NC)는 상기 제 1 및 제 2 노드(Q, QB)의 신호상태를 제어한다. 즉, 노드 제어부(NC)는 제 1 및 제 2 노드(Q, QB)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.
풀업 스위칭소자(Trpd)는 상기 제 1 노드(Q)가 충전상태일때 턴-온되며, 이후 턴-온된 상태에서 자신에게 입력되는 클럭펄스를 출력한다. 이 턴-온된 풀업 스위칭소자로부터 출력된 클럭펄스가 스캔펄스이다.
구체적으로, 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 제 k 스테이지의 제 1 노드(Q)에 공급된 충전용 전압원(VDD)에 응답하여 클럭펄스를 스캔펄스로서 출력하고, 이를 제 k 게이트 라인, 제 k+1 스테이지, 및 제 k-1 스테이지에 공급한다. 이를 위해, 상기 풀업 스위칭소자(Trpu)의 게이트단자는 제 1 노드(Q)에 접속되며, 드레인단자는 클럭펄스전송라인에 접속되며, 그리고 소스단자는 제 k 게이트 라인과, 제 k+1 스테이지와, 제 k-1 스테이지에 접속된다.
예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)는 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.
여기서, 각 스테이지(ST1 내지 STn+1)의 풀업 스위칭소자(Trpu)에는 제 1 및 제 2 클럭펄스(CLK1, CLK2) 중 어느 하나의 클럭펄스가 공급된다. 예를 들어, 기수번째 스테이지(ST1, ST3, ..., STn+1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에는 제 1 클럭펄스(CLK1)가 공급되며, 우수번째 스테이지(ST2, ST4, ..., STn)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에는 제 2 클럭펄스(CLK2)가 공급된다.
제 1 풀다운 스위칭소자(Trpd1)는 제 2 노드(QB)의 신호상태에 따라 턴-온 또는 턴-오프되며, 이 턴-온시 자신에게 입력되는 방전용 전압원(VSS)을 출력한다.
구체적으로, 제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 상기 제 k 스테이지의 제 1 노드(Q)에 공급된 클럭펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 k 게이트 라인, 제 k+1 스테이지, 및 제 k-1 스테이지에 공급한다. 이를 위해, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 클럭펄스전송라인에 접속되며, 소스단자는 방전용 전원라인에 접속되며, 그리고 드레인단자는 제 k 게이트 라인과, 제 k+1 스테이지와, 제 k-1 스테이지에 접속된다.
예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 제 2 노드(QB)에 공급되는 제 2 클럭펄스(CLK2)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 2 게이트 라인(GL2), 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.
제 2 풀다운 스위칭소자(Trpd2)는 클럭펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 이 턴-온시 자신에게 입력되는 방전용 전압원(VSS)을 출력한다.
구체적으로, 제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 상기 클럭펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 k 게이트 라인, 제 k+1 스테이지, 및 제 k-1 스테이지에 공급한다. 이를 위해, 상기 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자는 클럭펄스전송라인에 접속되며, 소스단자는 방전용 전원라인에 접속되며, 그리고 드레인단자는 제 k 게이트 라인과, 제 k+1 스테이지와, 제 k-1 스테이지에 접속된다.
예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 제 1 클럭펄스(CLK1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 2 게이트 라인(GL2), 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.
여기서, 각 스테이지(ST1 내지 STn+1)의 제 2 풀다운 스위칭소자(Trpd2)에는 제 1 및 제 2 클럭펄스(CLK1, CLK2) 중 어느 하나의 클럭펄스가 공급된다. 예를 들어, 기수번째 스테이지(ST1, ST3, ..., STn+1)에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 드레인단자에는 제 2 클럭펄스(CLK2)가 공급되며, 우수번째 스테이지(ST2, ST4, ..., STn)에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 드레인단자에는 제 1 클럭펄스(CLK1)가 공급된다.
각 게이트 라인은 상기 풀업 스위칭소자(Trpu)로부터 출력된 스캔펄스에 의해 충전되며, 상기 제 1 풀다운 스위칭소자(Trpd1) 또는 제 2 풀다운 스위칭소자(Trpd2)로부터 출력된 방전용 전압원(VSS)에 의해 방전된다.
상기 노드 제어부(NC)는 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4)를 포함한다.
제 k 스테이지의 노드 제어부(NC)에 구비된 제 1 스위칭소자(Tr1)는, 제 k-1 스테이지의 풀업 스위칭소자(Trpu)로부터 출력된 제 k-1 스캔펄스에 응답하여 상기 제 k-1 스캔펄스를 상기 제 k 스테이지의 제 1 노드(Q)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 제 1 노드(Q)에 접속된다.
예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 노드(n)를 상기 제 1 스캔펄스(Vout1)로 충전시킨다.
한편, 상기 제 1 스위칭소자(Tr1)는 전단 스테이지로부터의 스캔펄스에 의해 턴-온되어 외부로부터 별도의 충전용 전압원(VDD)을 상기 제 1 노드(Q)에 공급할 수 있다. 즉, 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 k-1 스테이지로부터의 제 k-1 스캔펄스를 공급받아 턴-온되어, 충전용 전원라인으로부터의 충전용 전압원(VDD)을 상기 제 1 노드(Q)에 공급하여 상기 제 1 노드(Q)를 충전시킬 수 있다.
제 k 스테이지의 노드 제어부(NC)에 구비된 제 2 스위칭소자(Tr2)는, 제 k 스테이지의 제 1 노드(Q)에 공급된 스캔펄스에 응답하여 상기 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 2 노드(QB)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 k 스테이지의 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(QB)에 접속되며, 그리고, 소스단자는 상기 방전용 전압원(VSS)을 전송하는 방전용 전원라인에 접속된다.
예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 2 스위칭소자(Tr2)는 제 2 스테이지(ST2)의 제 1 노드(Q)에 공급된 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 제 2 노드(QB)를 상기 방전용 전압원(VSS)으로 방전시킨다.
제 k 스테이지의 노드 제어부(NC)에 구비된 제 3 스위칭소자(Tr3)는, 제 k+1 스테이지의 풀업 스위칭소자(Trpu)로부터 출력된 제 k+1 스캔펄스에 응답하여, 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 1 노드(Q)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 1 노드(Q)에 접속되며, 그리고 소스단자는 방전용 전원라인에 접속된다.
예를 들어, 제 2 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)는 제 3 스테이지(ST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST2)의 제 1 노드(Q)를 방전용 전압원(VSS)으로 방전시킨다.
제 k 스테이지의 노드 제어부(NC)에 구비된 제 4 스위칭소자(Tr4)는, 외부로부터의 충전용 전압원(VDD)에 응답하여 클럭펄스를 상기 제 k 스테이지의 제 2 노드(QB)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 충전용 전압원(VDD)을 전송하는 충전용 전원라인에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(QB)에 접속되며, 그리고, 소스단자는 상기 방전용 전압원(VSS)을 전송하는 방전용 전원라인에 접속된다.
상기 충전용 전압원은 항상 하이논리상태이므로, 이를 게이트단자를 통해 공급받는 제 4 스위칭소자(Tr4)는 항상 턴-온상태를 유지한다. 따라서, 상기 제 4 스위칭소자(Tr4)의 드레인단자에 공급되는 클럭펄스는 상기 제 4 스위칭소자(Tr4)를 경유하여, 계속해서 제 2 노드(QB)에 공급된다. 이때, 상기 클럭펄스는 주기적으로 하이논리상태와 로우논리상태를 교번하여 갖기 때문에, 상기 제 2 노드(QB)는 주기적으로 충전상태와 방전상태를 교번하여 갖는다. 예를 들어, 상기 클럭펄스가 하이논리상태일 때 상기 제 2 노드(QB)는 충전상태로 유지되며, 상기 클럭펄스가 로우논리상태 일때 상기 제 2 노드(QB)는 방전상태로 유지된다.
상기 제 4 스위칭소자(Tr4)가 대신에 커패시터를 사용할 수 도 있으나, 커패시터는 큰 면적을 차지하므로 스위칭소자를 사용하여 구성하는 것이 바람직하다.
예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 4 스위칭소자(Tr4)는 충전용 전원라인으로부터의 충전용 전압원(VDD)에 응답하여 상기 제 2 스테이지(ST2)의 제 2 노드(QB)를 충전 또는 방전시킨다.
여기서, 각 스테이지(ST1 내지 STn+1)의 풀업 스위칭소자(Trpu)에는 제 1 및 제 2 클럭펄스(CLK1, CLK2) 중 어느 하나의 클럭펄스가 공급된다. 예를 들어, 기수번째 스테이지(ST1, ST3, ..., STn+1)에 구비된 제 4 스위칭소자(Tr4)의 드레인단자에는 제 1 클럭펄스(CLK1)가 공급되며, 우수번째 스테이지(ST2, ST4, ..., STn)에 구비된 제 4 스위칭소자(Tr4)의 드레인단자에는 제 2 클럭펄스(CLK2)가 공급된다.
제 k 스테이지의 노드 제어부(NC)에 구비된 제 5 스위칭소자(Tr5)는, 제 k 스테이지의 제 2 노드(QB)에 공급된 클럭펄스에 응답하여 상기 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 1 노드(Q)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 k 스테이지의 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 1 노드(Q)에 접속되며, 그리고, 소스단자는 상기 방전용 전원라인에 접속된다.
예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 5 스위칭소자(Tr5)는 제 2 스테이지(ST2)의 제 1 노드(Q)에 공급된 제 2 클럭펄스(CLK2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스테이지(ST2)의 제 1 노드(Q)를 상기 방전 용 전압원(VSS)으로 방전시킨다.
제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 k-1 스테이지 대신에 이 제 k-1 스테이지보다 앞선 스테이지들 중 어느 하나로부터의 스캔펄스를 공급받을 수도 있다. 또한, 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 k+1 스테이지 대신에 이 제 k+1 스테이지보다 뒤에 위치한 스테이지들 중 어느 하나로부터의 스캔펄스를 공급받을 수도 있다.
본 발명에서 제 1 풀다운 스위칭소자(Trpd1)와 제 2 풀다운 스위칭소자(Trpd2)가 서로 교번하여 동작함에 따라, 풀다운 스위칭소자가 열화되는 것을 방지할 수 있다. 상기 제 1 풀다운 스위칭소자(Trpd1)는 한 프레임 기간 중 약 반 기간동안 동작하며, 상기 제 2 풀다운 스위칭소자(Trpd2)는 한 프레임 기간 중 나머지 반 기간동안 동작한다. 이를 위해서, 상기 제 1 풀다운 스위칭소자(Trpd1)와 제 2 풀다운 스위칭소자(Trpd1)의 각 게이트단자에 공급되는 클럭펄스는 서로 반대의 위상을 갖는다. 예를 들어, 제 1 스테이지(ST1)에 구비된 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자(즉, 제 2 노드)에는 제 4 스위칭소자(Tr4)를 통해 제 1 클럭펄스(CLK1)가 공급되는 반면, 상기 제 1 스테이지(ST1)에 구비된 제 2 풀다운 스위칭소자(Trpd1)의 게이트단자에는 제 2 클럭펄스(CLK2)가 공급된다.
또한, 제 5 스위칭소자(Tr5)가 제 2 노드(QB)에 공급된 클럭펄스에 의해 주기적으로 턴-온됨에 따라, 제 1 노드(Q)에 원치 않는 전압이 누적되는 것을 방지할 수 있다.
이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 5는 도 2의 제 1 내지 제 3 스테이지를 나타낸 도면이다.
먼저, 초기 기간(T0)동안의 동작을 설명하면 다음과 같다.
상기 초기 기간(T0) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)만 하이논리상태로 유지되고, 제 1 클럭펄스(CLK1)는 로우논리상태로 유지된다.
상기 스타트 펄스(Vst)는 제 1 스테이지(ST1)에 입력된다. 구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 스타트 펄스(Vst)가 상기 제 1 스테이지(ST1)의 제 1 노드(Q)에 공급된다.
이에 따라, 상기 제 1 스테이지(ST1)의 제 1 노드(Q)가 상기 스타트 펄스(Vst)에 의해 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 이 제 2 스위칭소자(Tr2)가 턴-온됨에 따라, 상기 제 1 스테이지(ST1)의 제 2 노드(QB)에는 방전용 전압원(VSS)이 공급된다. 그러면, 상기 제 2 노드(QB)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trpd1) 및 제 5 스위칭소자(Tr5)가 턴-오프된다.
한편, 상기 하이논리상태의 제 2 클럭펄스(CLK2)가 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자에 공급됨에 따라, 상기 제 2 풀다운 스 위칭소자(Trpd2)가 턴-온된다. 이 턴-온된 제 2 풀다운 스위칭소자(Trpd2)를 통해 방전용 전압원(VSS)이 제 1 게이트 라인에 공급된다.
그리고, 이 초기 기간(T0)에 제 2 스테이지(ST2)로부터의 출력은 없으므로, 상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)는 턴-오프 상태이다. 그리고, 제 4 스위칭소자(Tr4)는 충전용 전압원(VDD)을 공급받으므로 항상 턴-온 상태이다. 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 로우논리상태의 제 1 클럭펄스(CLK1)가 상기 제 2 노드(QB)에 공급된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이논리상태로 유지되고, 상기 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)는 로우논리상태로 유지된다. 여기서, 상기 스타트 펄스(Vst)는 상기 제 1 기간 중 전반 1/2 기간동안은 하이로 유지되며, 후반 1/2 기간동안 로우논리상태로 유지된다.
따라서, 로우논리상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)가 턴-오프된다.
이때, 상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 노드(Q)가 플로팅 상태로 유지된다.
따라서, 상기 제 1 스테이지(ST1)의 제 1 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 스타트 펄스(Vst)에 의해 계속 충전 상태로 유지된다. 이에 따라 상기 제 1 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu) 및 제 2 스위칭소자(Tr2)는 턴-온 상태로 유지된다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 제 1 노드(Q)에 충전된 스타트 펄스(Vst)가 증폭된다(부트스트래핑 현상 bootstrapping). 이 부트스트랩핑 현상에 의해 상기 제 1 노드(Q)의 전압이 증폭된다.
따라서, 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다.
상기 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인(GL1)에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시킨다. 또한, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 공급되어 상기 제 2 스테이지(ST2)의 제 1 노드(Q)를 충전시키기 위한 스타트 펄스로서 작용한다. 즉, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다. 이에 따라, 상기 제 2 스테이지(ST2)의 제 1 노드(Q)가 제 1 스캔펄스(Vout1)에 의해 충전 상태로 된다.
한편, 상기 제 1 기간(T1)에 출력된 하이논리상태의 제 1 클럭펄스(CLK1)는 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)를 통해 제 2 노드(QB)에 공급된다. 이 제 2 노드(QB)는 상기 턴-온 상태인 제 2 스위칭소자(Tr2)에 의해서 방전용 전압원(VSS)을 공급받고 있는 상태인데, 이 제 2 스위칭소자(Tr2)가 상기 제 4 스위칭소자(Tr4)보다 더 큰 채널폭을 가지므로 결국 상기 제 2 노드(QB)는 상기 제 2 스위칭소자(Tr2)로부터의 방전용 전압원(VSS)에 의해 방전된 상태를 유지한다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이논리상태로 유지된다. 반면, 스타트 펄스(Vst) 및 제 1 클럭펄스(CLK1), 그리고 제 1 스캔펄스(Vout1)는 로우논리상태로 유지된다.
따라서, 로우논리상태의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 제 1 스위칭소자(Tr1)가 턴-오프된다.
이때, 상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 상기 제 2 스테이지(ST2)의 제 1 노드(Q)가 플로팅 상태로 유지된다.
따라서, 상기 제 2 스테이지(ST2)의 제 1 노드(Q)가 상기 제 1 기간(T1)동안 인가되었던 제 1 스캔펄스(Vout1)에 의해 계속 충전 상태로 유지된다. 이에 따라 상기 제 1 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu) 및 제 2 스위칭소자(Tr2)는 턴-온 상태로 유지된다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 공급된다. 그러면, 상기 제 2 스테이지(ST2)의 제 1 노드(Q)에 충전된 제 1 스캔펄스(Vout1)이 증폭된다(부트스트래핑 현상 bootstrapping). 이 부트스트랩핑 현상에 의해 상기 제 1 노드(Q)의 전압이 증폭된다.
따라서, 상기 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 2 클럭펄스(CLK2)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 2 클럭펄 스(CLK2)가 제 2 스캔펄스(Vout2)이다. 이 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 2 게이트 라인(GL2)에 공급되어 상기 제 2 게이트 라인(GL2)을 구동시킴과 아울러, 제 3 스테이지(ST3)에 공급되어 상기 제 3 스테이지(ST3)의 노드(n)를 충전시키기 위한 스타트 펄스(Vst)로서 작용한다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 1 스테이지(ST1)에 공급되어 상기 제 1 스테이지(ST1)의 제 1 노드(Q)를 방전시키는 역할을 한다. 즉, 상기 제 1 스테이지(ST1)는 상기 제 2 스테이지(ST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.
그러면, 상기 제 3 스위칭소자(Tr3)가 턴-온되고, 이때 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 제 1 노드(Q)에 공급된다. 그러면, 상기 제 1 노드(Q)가 방전되고, 이 방전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 2 스위칭소자(Tr2)가 턴-오프된다.
또한, 상기 제 2 기간(T2)에 출력된 하이논리상태의 제 2 클럭펄스(CLK2)가 제 1 스테이지(ST1)에 구비된 제 2 풀다운 스위칭소자(Trpd2)에 공급된다. 이에 따라, 상기 제 2 풀다운 스위칭소자(Trpd2)가 턴-온된다. 상기 턴-온된 제 2 풀다운 스위칭소자(Trpd2)를 통해 방전용 전압원(VSS)이 제 1 게이트 라인에 공급된다. 이 에 따라, 상기 제 1 게이트 라인이 방전된다.
이 제 2 기간(T2)에 상기 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2)가 턴-오프됨에 따라, 상기 제 2 기간(T2) 이후부터 제 1 스테이지(ST1)의 제 2 노드(QB)의 신호상태는 제 4 스위칭소자(Tr4)를 통해 공급되는 제 1 클럭펄스(CLK1)의 논리상태에 의해 좌우된다. 즉, 제 3 기간(T3)을 포함한 기수번째 기간마다 상기 제 1 스테이지의 제 2 노드(QB)가 하이논리상태의 제 1 클럭펄스(CLK1)에 의해 충전되고, 제 4 기간(T4)을 포함한 우수번째 기간마다 상기 제 1 스테이지(ST1)의 제 2 노드가(QB)가 로우논리상태의 제 1 클럭펄스(CLK1)에 의해 방전된다. 이에 따라, 이 제 2 노드(QB)에 접속된 제 1 풀다운 스위칭소자(Trpd1)가 기수번째 기간에만 턴-온된다. 이에 대하여, 제 2 풀다운 스위칭소자(Trpd2)는 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자(즉, 제 2 노드(QB))에 공급되는 클럭펄스에 대하여 위상 반전된 클럭펄스를 공급받으므로, 상기 제 2 풀다운 스위칭소자(Trpd2)는 상기 제 1 풀다운 스위칭소자(Trpd1)가 턴-오프상태인 우수번째 기간에만 턴-온된다. 이와 같이 하나의 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)와 제 2 풀다운 스위칭소자(Trpd2)가 서로 교번하여 동작하므로, 풀다운 스위칭소자가 열화되는 것이 방지된다.
이와 같은 방식으로, 제 1 스테이지(ST1)를 포함한 기수번째 스테이지(ST1, ST3, ..., STn+1)는 제 1 클럭펄스(CLK1)를 이용하여 스캔펄스를 발생시킴과 아울러, 상기 스캔펄스를 발생시킨 이후의 비출력기간에 상기 제 1 클럭펄스(CLK1)를 이용하여 제 2 노드(QB)를 주기적으로 충전 및 방전시킨다. 또한, 상기 기수번째 스테이지(ST1, ST3, ..., STn+1)는 제 2 클럭펄스(CLK2)를 이용하여 기수번째 게이트 라인을 방전용 전압원(VSS)으로 방전시킨다.
한편, 제 2 스테이지(ST2)를 포함한 우수번째 스테이지(ST2, ST4, ..., STn)는 제 2 클럭펄스(CLK2)를 이용하여 스캔펄스를 발생시킴과 아울러, 상기 스캔펄스를 발생시킨 이후의 비출력기간에 상기 제 2 클럭펄스(CLK2)를 이용하여 제 2 노드(QB)를 주기적으로 충전 및 방전시킨다. 또한, 상기 기수번째 스테이지(ST1, ST3, ..., STn+1)는 제 1 클럭펄스(CLK1)를 이용하여 우수번째 게이트 라인을 방전용 전압원(VSS)으로 방전시킨다.
또한, 각 스테이지의 제 2 노드(QB)에는 제 5 스위칭소자(Tr5)가 접속되어 있는데, 이 제 5 스위칭소자(Tr5)는 상기 제 2 노드(QB)가 충전될 때마다 턴-온됨으로써 상기 제 1 노드(Q)를 방전용 전압원(VSS)으로 방전시킨다. 이와 같이 상기 제 5 스위칭소자는 상기 제 1 노드(Q)를 주기적으로 방전시킴으로써 상기 제 1 노드(Q)에 원치 않는 전압이 누적되는 것을 방지할 수 있다. 이에 대하여 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 1 노드(Q)가 충전상태일때는 상기 풀업 스위칭소자(Trpu)로부터는 스캔펄스(Vout)가 출력되고, 상기 제 2 노드(QB)가 충전상태일때는 상기 제 1 풀다운 스위칭소자(Trpd1)로부터 방전용 전압원(VSS)이 출력된다.
상기 풀업 스위칭소자(Trpu)로부터 출력된 스캔펄스 및 제 1 풀다운 스위칭소자(Trpd1)로부터 출력된 방전용 전압원(VSS)은 해당 게이트 라인에 공급된다.
여기서, 상기 풀업 스위칭소자(Trpu)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 클럭펄스가 인가되는 클럭전송라인에 접속되며, 소스단자는 상기 게이트 라인에 접속된다. 상기 클럭펄스는 주기적으로 하이논리상태 및 로우논리상태를 가지며 상기 풀업 스위칭소자(Trpu)의 드레인단자에 공급된다. 이때, 상기 풀업 스위칭소자(Trpu)는 상기 매 주기마다 입력되는 하이논리상태의 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다.
이 특정 시점이란, 상기 제 1 노드(Q)가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자(Trpu)는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 제 1 노드(Q)가 충전된 상태의 시점)에 입력된 하이논리상태의 클럭펄스를 스캔펄스로서 출력하게 된다. 그리고, 상기 스캔펄스(Vout)의 출력 이후 상기 제 1 노드(Q)가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 상기 풀업 스위칭소자(Trpu)는 한 프레임에 한번의 스캔펄스(Vout)를 출력하게 된다. 그런데, 상기 클럭펄스는 한 프레임 기간동안 여러 번 출력되기 때문에, 상기 풀업 스위칭소자(Trpu)가 턴-오프된 상태에서도, 즉 상기 제 1 노드(Q)가 방전된 상태에서도 상기 클럭펄스는 상기 풀업 스위칭소자(Trpu)의 드레인단자에 계속해서 입력되게 된다.
다시말하면, 상기 풀업 스위칭소자(Trpu)는 한 프레임 기간동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인단자에 입력되는 클럭펄스를 스캔펄스로 출력한다.
이후, 상기 풀업 스위칭소자(Trpu)는 다음 프레임 기간이 시작될 때까지 턴- 오프되며, 이에 따라, 상기 풀업 스위칭소자(Trpu)는 이 턴-오프된 기간에는 아무리 자신의 드레인단자에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 상기 풀업 스위칭소자(Trpu)의 드레인단자에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자(Trpu)의 게이트단자가 접속된 제 1 노드(Q)와 상기 풀업 스위칭소자(Trpu)의 드레인단자간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 상기 제 1 노드(Q)에는 상기 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다.
그러면, 상기 제1 노드(Q)가 어느 순간 충전상태로 유지될 수 있다. 즉, 상기 제 1 노드(Q)가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 상기 제 1 노드(Q)가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자(Trpu)가 한 프레임 기간동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하는 멀티 출력현상이 발생할 수 있다.
이와 같이, 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다. 상기 제 5 스위칭소자(Tr5)는 제 2 노드(QB)에 공급되는 클럭펄스가 하이논리상태가 될 때마다 상기 제 1 노드(Q)를 주기적으로 방전시킴으로써, 상기 제 1 노드(Q)에 원치 않는 전압이 누적되는 것을 방지한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 4는 도 2의 제 2 스테이지의 회로 구성을 나타낸 도면
도 5는 도 2의 제 1 내지 제 3 스테이지를 나타낸 도면

Claims (7)

  1. 각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며
    각 스테이지가,
    제 1 노드의 신호상태에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자;
    제 2 노드의 신호상태에 따라 제어되며, 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자; 및,
    상기 제 1 클럭펄스와 다른 위상을 갖는 제 2 클럭펄스에 의해 제어되며, 상기 방전용 전원라인과 상기 출력단자간에 접속된 제 2 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 1 클럭펄스는 제 2 클럭펄스에 대하여 180도 위상반전된 형태인 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    제 n 스테이지에 구비된 노드 제어부는,
    제 n-1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 n-1 스테이지 의 출력단자와 상기 제 n 스테이지의 제 1 노드간에 접속된 제 1 스위칭소자;
    상기 제 n 스테이지의 제 1 노드의 신호상태에 따라 제어되며, 상기 제 n 스테이지의 제 2 노드와 상기 방전용 전원라인간에 접속된 제 2 스위칭소자;
    제 n+1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 n 스테이지의 제 1 노드와 상기 방전용 전원라인간에 접속된 제 3 스위칭소자;
    외부로부터의 정전압원에 의해 제어되며, 상기 제 1 클럭전송라인과 상기 제 n 스테이지의 제 2 노드간에 접속된 제 4 스위칭소자; 및,
    상기 제 n 스테이지의 제 2 노드의 신호상태에 의해 제어되며, 상기 제 n 스테이지의 제 1 노드와 상기 방전용 전원라인간에 접속된 제 5 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 스테이지들 중 매 프레임 기간 중 가장 첫 번째로 스캔펄스를 출력하는 제 1 스테이지의 노드 제어부에 구비된 제 1 스위칭소자는, 외부로부터의 스타트 펄스에 의해 제어되며, 상기 스타트 펄스를 전송하는 스타트 전송라인과 상기 제 1 스테이지의 제 1 노드간에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 스타트 펄스는 상기 제 1 및 제 2 클럭펄스들 중 어느 하나와 동기된 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    상기 스타트 펄스는 제 2 클럭펄스와 동기됨과 아울러, 제 1 클럭펄스의 일부 펄스폭과 중첩된 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 4 항에 있어서,
    상기 제 2 스위칭소자의 채널폭이 상기 제 4 스위칭소자의 채널폭보다 더 큰 것을 특징으로 하는 쉬프트 레지스터.
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