KR20140098880A - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 노드의 충전 상태를 향상시킴과 아울러 누설 전류를 방지함으로써 동작의 신뢰성을 높일 수 있는 쉬프트 레지스터에 관한 것으로, 출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지가, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 3 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 출력단자 사이에 접속된 제 4 스위칭소자; 제 1 클럭전송라인으로부터의 제 1 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 전송하는 제 2 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 풀다운 스위칭소자; 및, 상기 제 2 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 노드의 충전 상태를 향상시킴과 아울러 누설 전류를 방지함으로써 동작의 신뢰성을 높일 수 있는 쉬프트 레지스터에 대한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

액정패널에는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 액정패널에 형성된다.

화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 박막트랜지스터는 게이트 라인을 경유하여 게이트전극에 인가되는 스캔펄스에 의해 턴-온되어, 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.

한편, 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.

게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.

이러한 쉬프트 레지스터는 다수의 스위칭소자들을 형성된 다수의 스테이지들을 포함한다.

각 스테이지는 다수의 스위칭소자들을 포함하는 바, 쉬프트 레지스터의 구동 시간이 증가할수록 이들 스위칭소자들의 문턱전압이 한 방향으로 증가하는 원 상태로 회복되지 못하는 열화현상이 발생된다. 이와 같은 경우 목표 전압에 의해서도 스위칭소자가 턴-온되지 못하여 회로가 정상적으로 동작하지 못하는 문제점이 발생된다. 특히, 이 스위칭소자들 중 노드들의 방전을 담당하는 스위칭소자들의 열화현상은 회로에 치명적인 문제점을 유발한다.

종래의 쉬프트 레지스터는 이러한 스위칭소자들의 열화현상을 방지할 만한 구성이 없었다. 이에 따라 턴-오프 되어야할 시점에 스위칭소자들이 완전하게 턴-오프되지 못하여 노드로부터 누설 전류가 발생하는 문제점이 있었다.

또한, 종래의 쉬프트 레지스터에 따르면, 스위칭소자를 통해 충전용전압이 리세트 노드로 인가되는 바, 이와 같은 경우 스위칭소자의 문턱전압으로 인한 전압 강하에 의해 리세트 노드의 전압이 충전용전압 레벨보다 다소 낮은 전압으로 충전된다. 이에 따라 리세트 노드가 완전하게 충전되지 못하여 쉬프트 레지스터의 출력이 불안정해지는 문제점이 발생된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 노드들의 방전을 담당하는 스위칭소자들을 듀얼 게이트 스위칭소자로 구성하고, 그리고 커패시터를 이용하여 리세트 노드를 충전함으로써 노드들로부터의 누설 전류를 방지함과 아울러 이 노드들의 충전 상태를 향상시킬 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지가, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 3 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 출력단자 사이에 접속된 제 4 스위칭소자; 제 1 클럭전송라인으로부터의 제 1 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 전송하는 제 2 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 풀다운 스위칭소자; 및, 상기 제 2 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함함을 특징으로 한다.

상기 제 2 스위칭소자 및 제 3 스위칭소자가 제 1 게이트전극과 제 2 게이트전극을 갖는 듀얼 게이트 스위칭소자인 것을 특징으로 한다.

상기 제 2 스위칭소자의 제 1 게이트전극이 상기 전단 스테이지의 출력단자에 접속되고, 상기 제 2 스위칭소자의 제 2 게이트전극이 저전압을 전송하는 저전원라인에 접속되며; 상기 제 3 스위칭소자의 제 1 게이트전극이 상기 세트 노드에 접속되고, 상기 제 3 스위칭소자의 제 2 게이트전극이 상기 저전원라인에 접속되며; 그리고, 상기 저전압이 방전용전압보다 더 작은 것을 특징으로 한다.

본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.

첫째, 노드들의 방전을 담당하는 스위칭소자들을 듀얼 게이트 스위칭소자로 구성함으로써 노드들로부터의 누설 전류를 방지할 수 있다.

둘째, 커패시터를 이용하여 리세트 노드를 충전함으로써 노드들의 충전 상태를 향상시킬 수 있다.

도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면
도 4는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 5는 도 4의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 6은 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면
도 7a 내지 도 7d는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 제 n 스테이지에 대한 모의 구동 실험 결과를 나타낸 도면

도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.

본 발명의 제 1 실시예에 따른 쉬프트 레지스터는 다수의 스테이지들을 포함하는 바, 도 1에는 전체 스테이지들 중 일부, 즉 제 n-4 스테이지 내지 제 n+5 스테이지들(STn-4 내지 STn+5)만이 나타나 있다. 여기서, 각 스테이지(..., STn-4 내지 STn+5, ...)는 각각의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(..., SPn-4 내지 SPn+5, ...)를 출력한다.

이때, 전체 스테이지들(..., STn-4 내지 STn+5, ...) 중 홀수 번째 스테이지들(..., STn-4, STn-2, STn, STn+2, STn+4, ...)이 하나의 쉬프트 레지스터(SR1; 이하, 제 1 쉬프트 레지스터)를 구성하며, 짝수 번째 스테이지들(..., STn-3, STn-1, STn+1, STn+3, STn+5, ...)이 또 다른 하나의 쉬프트 레지스터(SR2; 이하, 제 2 쉬프트 레지스터)를 구성한다. 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(즉, 홀수 번째 스테이지들)은 홀수 번째 게이트 라인들을 구동하는 반면, 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(즉, 짝수 번째 스테이지들)은 짝수 번째 게이트 라인들을 구동한다.

각 스테이지(..., STn-4 내지 STn+5, ...)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 후단에 위치한 스테이지의 동작 및 자신으로부터 전단에 위치한 스테이지의 제어한다.

스테이지들(..., STn-4 내지 STn+5, ...)은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 예를 들어, 제 n-4 스테이지(STn-4)가 제 n-4 스캔펄스(SPn-4)를 출력하고, 이어서 제 n-3 스테이지(STn-3)가 제 n-3 스캔펄스(SPn-3)를 출력하고, 다음으로, 제 n-2 스테이지(STn-2)가 제 n-2 스캔펄스(SPn-2)를 출력하고, ...., 다음으로 제 a 스테이지가 제 a 스캔펄스를 출력하고, 마지막으로 제 a+1 스테이지가 a+1 스캔펄스를 출력한다. 여기서, a는 n-2보다 큰 자연수이다.

한편, 제 a 스테이지가 제 1 쉬프트 레지스터(SR1)에 구비된 홀수 번째 스테이지들 중 마지막 번째 스테이지이고, 그리고 제 a+1 스테이지가 제 2 쉬프트 레지스터(SR2)에 구비된 짝수 번째 스테이지들 중 마지막 번째 스테이지라고 가정할 때, 이 쉬프트 레지스터는 제 a 스테이지를 리셋시키기 위한 스캔펄스 출력하는 제 a+2 스테이지 및 제 a+1 스테이지를 리셋시키기 위한 스캔펄스를 출력하는 제 a+3 스테이지를 더 구비할 수 있다. 이 제 a+2 및 제 a+3 스테이지는 게이트 라인에 접속되지 않는 더미 스테이지들이다. 즉, 이 더미 스테이지들로부터의 스캔펄스는 게이트 라인에 공급되지 않는다.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 이 액정패널은 화상을 표시하기 위한 표시부와 이 표시부의 둘러싸는 비표시부를 갖는데, 이러한 쉬프트 레지스터는 비표시부에 내장될 수 있다.

이와 같이 구성된 쉬프트 레지스터의 각 스테이지(..., STn-4 내지 STn+5, ...)는 충전용전압(VDD) 및 방전용전압(VSS)을 공급받는다. 또한 각 스테이지(..., STn-4 내지 STn+5, ...)는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들 중 어느 2개를 인가받는다. 이때, 홀수 번째 클럭펄스들(CLK1, CLK3, CLK5, CLK7)은 제 1 쉬프트 레지스터(SR1)로 제공되며, 그리고 짝수 번째 클럭펄스들 (CLK2, CLK4, CLK6, CLK8)은 제 2 쉬프트 레지스터(SR2)로 제공된다. 따라서, 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(..., STn-4, STn-2, STn, ...)은 제 1, 제 3, 제 5 및 제 7 클럭펄스(CLK1, CLK3, CLK5, CLK7)들 중 어느 2개를 공급받으며, 그리고 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(..., STn-3, STn-1, STn+1, ...)은 제 2, 제 4, 제 6 및 제 8 클럭펄스(CLK2, CLK4, CLK6, CLK8)들 중 어느 2개를 공급받는다.

한편, 스테이지들(..., STn-4 내지 STn+5, ...) 중 제 1 스테이지 및 제 2 스테이지는 스타트 펄스(S1, S2)를 더 공급받는다. 여기서, 제 1 스테이지는 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지로서, 이 제 1 스테이지는 제 1 쉬프트 레지스터(SR1)내의 스테이지들 중 가장 먼저 스캔펄스를 출력한다. 그리고, 제 2 스테이지는 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지로, 이 제 2 스테이지는 제 2 쉬프트 레지스터(SR2)내의 스테이지들 중 가장 먼저 스캔펄스를 출력한다.

충전용전압(VDD)은 주로 각 스테이지의 노드들을 충전시키는데 사용되며, 방전용전압(VSS)은 주로 각 스테이지의 노드들 및 출력단자(OT)를 방전시키는데 사용된다. 충전용전압(VDD)은 모두 직류 전압으로서 이는 정극성을 나타내며, 방전용전압(VSS)은 부극성을 나타낸다. 한편, 이 방전용전압(VSS)은 그라운드(0[V])가 될 수 있다.

제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된다. 따라서, 제 1 클럭펄스(CLK1)는 제 8 클럭펄스(CLK8)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 한편, 제 7 클럭펄스(CLK7)와 제 1 스타트 펄스(S1)를 서로 동기 시켜 출력하고, 그리고 제 8 클럭펄스(CLK8)와 제 2 스타트 펄스(S2)를 서로 동기 시켜 출력할 수도 있다. 이와 같은 경우, 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들 중 제 7 클럭펄스(CLK8)가 가장 먼저 출력되고, 바로 이어서 제 8 클럭펄스(CLK8)가 출력된다.

제 1 내지 제 8 클럭펄스들(CLK1 내지 CLK8) 중 서로 인접한 클럭펄스들은 그들의 펄스폭이 일정 기간 동안 중첩된다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)의 펄스폭의 전반부와 이에 인접한 제 2 클럭펄스(CLK2)의 펄스폭의 후반부가 서로 중첩된다. 한편, 홀수 번째 클럭펄스와 짝수 번째 클럭펄스는 서로 중첩하지 않는다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1), 제 3 클럭펄스(CLK3), 제 5 클럭펄스(CLK5) 및 제 7 클럭펄스(CLK7)들은 서로 중첩하지 않는다. 마찬가지로, 제 2 클럭펄스(CLK2), 제 4 클럭펄스(CLK4), 제 6 클럭펄스(CLK6) 및 제 8 클럭펄스(CLK8)들은 서로 중첩하지 않는다.

제 1 스타트 펄스(S1)와 제 2 스타트 펄스(S2)도 일정 기간 중첩할 수 있다.

제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)는 각 스테이지(..., STn-4 내지 STn+5, ...)의 스캔펄스를 생성하거나 또는 출력단자의 방전 동작을 수행하는데 사용되는 바, 전술된 바와 같이 각 스테이지들(..., STn-4 내지 STn+5, ...)은 이들 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들 중 2개를 공급받고 상대적으로 앞선 위상을 갖는 클럭펄스를 이용하여 스캔펄스를 생성하고, 그리고 상대적으로 뒤처진 위상을 갖는 클럭펄스의 주기에 맞춰 출력단자를 방전시킨다.

예를 들어, 제 8k+1 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 생성하고 제 5 클럭펄스(CLK5)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+2 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스를 생성하고 제 6 클럭펄스(CLK6)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+3 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스를 생성하고 제 7 클럭펄스(CLK7)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+4 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스를 생성하고 제 8 클럭펄스(CLK8)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+5 스테이지는 제 5 클럭펄스(CLK5)를 사용하여 스캔펄스를 생성하고 제 1 클럭펄스(CLK1)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+6 스테이지는 제 6 클럭펄스(CLK6)를 사용하여 스캔펄스를 생성하고 제 2 클럭펄스(CLK2)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+7 스테이지는 제 7 클럭펄스(CLK7)를 사용하여 스캔펄스를 생성하고 제 3 클럭펄스(CLK3)의 주기에 맞춰 자신의 출력단자를 방전시키며, 제 8k+8 스테이지는 제 8 클럭펄스(CLK8)를 사용하여 스캔펄스를 생성하고 제 4 클럭펄스(CLK4)의 주기에 맞춰 자신의 출력단자를 방전시킨다. 여기서, k는 0또는 자연수를 나타낸다.

본 발명에서는 서로 다른 위상차를 갖는 8종의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.

각 클럭펄스(CLK1 내지 CLK8)는 한 프레임 기간동안 여러 번 출력되지만, 제 1 및 제 2 스타트 펄스(S1, S2)는 한 프레임 기간동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK8)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 제 1 및 제 2 스타트 펄스(S1, S2)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다.

각 스테이지(..., STn-4 내지 STn+5, ...)가 스캔펄스를 출력하기 위해서는 각 스테이지(..., STn-4 내지 STn+5, ...)의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(..., STn-4 내지 STn+5, ...)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 즉, 제 s 스테이지는 제 s-p 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 여기서, s는 자연수이고, p는 s보다 작은 자연수이다.

예를 들어, 제 n 스테이지(STn)는 제 n-2 스테이지(STn-2)로부터의 스캔펄스(SPn-2)에 응답하여 인에이블되며, 그리고 제 n+1 스테이지(STn+1)는 제 n-1 스테이지(STn-1)로부터의 스캔펄스(SPn-1)에 응답하여 인에이블된다. 단, 제 1 쉬프트 레지스터(SR1)에서 가장 상측에 위치한 제 1 스테이지의 바로 전단에는 스테이지가 존재하지 않으므로, 제 1 스테이지는 타이밍 컨트롤러(도시되지 않음)로부터의 제 1 스타트 펄스(S1)에 응답하여 인에이블된다. 마찬가지로, 제 2 쉬프트 레지스터(SR2)에서 가장 상측에 위치한 제 2 스테이지의 바로 전단에는 스테이지가 존재하지 않으므로, 제 2 스테이지는 타이밍 컨트롤러로부터의 제 2 스타트 펄스(S2)에 응답하여 인에이블된다.

또한, 각 스테이지(..., STn-4 내지 STn+5, ...)는 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다. 스테이지가 디스에이블된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다. 즉, 제 s 스테이지는 제 s+q 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 여기서, q는 자연수로서, 이 q와 p는 서로 동일한 수로 설정될 수 있다. 여기서, q는 2가 될 수 있다.

예를 들어, 제 n 스테이지(STn)는 제 n+2 스테이지(STn+2)로부터의 스캔펄스(SPn+2)에 응답하여 디스에이블되며, 그리고 제 n+1 스테이지(STn+1)는 제 n+3 스테이지(STn+3)로부터의 스캔펄스(SPn+3)에 응답하여 인에이블된다. 단, 제 1 쉬프트 레지스터(SR1)에서 위치한 더미 스테이지 및 제 2 쉬프트 레지스터(SR2)에 위치한 더미 스테이지는 전술된 제 1 및 제 2 스타트 펄스에 의해 디스에이블된다.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(..., STn-4 내지 STn+5, ...)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 3은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

하나의 제 n 스테이지(STn)는, 도 3에 도시된 바와 같이, 크게 세트 노드(Q) 및 리세트 노드(Qb)의 전압을 제어하는 노드 제어부(NC)와, 그리고 세트 노드(Q) 및 리세트 노드(Qb)의 전압에 따라 스캔펄스 및 방전용전압(VSS)을 출력하는 출력부(OU)로 구성된다. 여기서, 노드 제어부(NC)는, 제 1 내지 제 8 스위칭소자(Tr1 내지 Tr8), 그리고 커패시터(C)를 포함한다. 그리고, 출력부(OU)는, 풀업 스위칭소자(Us) 및 풀다운 스위칭소자(Ds)를 포함한다.

전술된 스위칭소자들에 대하여 구체적으로 설명하면 다음과 같다.

제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 제 n-2 스테이지(STn-2)로부터의 스캔펄스(SPn-2)에 따라 제어되며, 충전용전원라인(VDL)과 세트 노드(Q) 사이에 접속된다. 여기서 충전용전원라인(VDL)으로는 충전용전압(VDD)이 인가된다. 이러한 제 1 스위칭소자(Tr1)는, 제 n-2 스캔펄스(SPn-2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세트 노드(Q)로 인가한다. 단, 제 1 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에는 상술된 스캔펄스 대신에 제 1 스타트 펄스(S1)가 공급된다. 마찬가지로, 제 2 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에는 상술된 스캔펄스 대신에 제 2 스타트 펄스(S2)가 공급된다.

제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 제 n+2 스테이지(STn+2)로부터의 스캔펄스(SPn+2)에 따라 제어되며, 세트 노드(Q)와 방전용전원라인(VSL) 사이에 접속된다. 여기서 방전용전원라인(VSL)으로는 방전용전압(VSS)이 인가된다. 이러한 제 2 스위칭소자(Tr2)는, 제 n+2 스캔펄스(SPn+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 세트 노드(Q)로 인가한다.

제 n 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 3 스위칭소자(Tr3)는, 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)로 방전용전압(VSS)을 공급한다.

제 n 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 리세트 노드(Qb)의 전압에 따라 제어되며, 세트 노드(Q)와 출력단자(OT) 사이에 접속된다. 이러한 제 4 스위칭소자는, 리세트 노드(Qb)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 출력단자(OT)의 전압을 인가한다.

제 n 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)는 제 7 클럭전송라인(CL7)으로부터의 제 7 클럭펄스(CLK7)에 따라 제어되며, 제 n 스테이지(STn)의 출력단자(OT)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 5 스위칭소자(Tr5)는, 제 7 클럭펄스(CLK7)에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)로 방전용전압(VSS)을 인가한다.

제 n 스테이지(STn)에 구비된 풀업 스위칭소자(Us)는 세트 노드(Q)의 전압에 따라 제어되며, 제 3 클럭펄스(CLK3)를 전송하는 제 3 클럭전송라인(CL3)과 제 n 스테이지(STn)의 출력단자(OT) 사이에 접속된다. 이러한 풀업 스위칭소자(Us)는, 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 클럭펄스(CLK3)를 제 n 스캔펄스(SPn)로서 출력한다. 이 풀업 스위칭소자(Us)로부터 출력된 제 n 스캔펄스(SPn)는 출력단자(OT)를 통해 제 n 게이트 라인, 제 n-2 스테이지(STn-2) 및 제 n+4 스테이지(STn+4)로 공급된다.

제 n 스테이지(STn)에 구비된 풀다운 스위칭소자(Ds)는 리세트 노드(Qb)의 전압에 따라 제어되며, 제 n 스테이지(STn)의 출력단자(OT)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 풀다운 스위칭소자(Ds)는, 리세트 노드(Qb)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)로 방전용전압(VSS)을 인가한다.

제 n 스테이지(STn)에 구비된 커패시터(C)는 제 3 클럭전송라인(CL3)과 리세트 노드(Qb) 사이에 접속된다.

한편, 전술된 스위칭소자들은 모두 옥사이드(oxide) 반도체층을 포함한 트랜지스터로 구성될 수 있다. 이때, 제 2 스위칭소자(Tr2) 및 제 3 스위칭소자(Tr3)가 제 1 게이트전극과 제 2 게이트전극을 갖는 듀얼 게이트 스위칭소자로 구성될 수 있다. 여기서, 제 2 스위칭소자(Tr2)의 제 1 게이트전극은 제 n+2 스테이지(STn+2)의 출력단자(OT)에 접속되고, 제 2 스위칭소자(Tr2)의 제 2 게이트전극은 저전원라인(LSL)에 접속된다. 그리고, 제 3 스위칭소자의 제 1 게이트전극은 세트 노드(Q)에 접속되고, 제 3 스위칭소자(Tr3)의 제 2 게이트전극은 저전원라인(LSL)에 접속된다. 이 저전원라인(LSL)으로는 저전압(LVSS)이 인가되는 바, 이 저전압은 전술된 방전용전압(VSS)보다 더 작은 값을 갖는다.

제 2 스위칭소자(Tr2)는 세트 노드(Q)의 방전을 담당하는 소자로서, 이를 전술된 바와 같이 듀얼 게이트 스위칭소자로 형성하게 되면, 이 제 2 스위칭소자(Tr2)의 턴-오프 시점에 이 스위칭소자가 완전하게 턴-오프될 수 있어 세트 노드(Q)로부터의 누설 전류가 방지될 수 있다. 즉, 이 제 2 게이트전극으로 인가되는 저전압(LVSS)이 이의 소스전극으로 인가되는 방전용전압보다 더 작기 때문에, 이 제 2 스위칭소자(Tr2)의 턴-오프 시점에 역방향의 바이어스가 생성되는 바, 이로 인해 이 제 2 스위칭소자(Tr2)가 완전하게 턴-오프 상태를 유지할 수 있다.

마찬가지로, 제 3 스위칭소자(Tr3)는 리세트 노드(Qb)의 방전을 담당하는 소자로서, 이를 전술된 바와 같이 듀얼 게이트 스위칭소자로 형성하게 되면, 이 제 3 스위칭소자(Tr3)의 턴-오프 시점에 이 스위칭소자가 완전하게 턴-오프될 수 있어 리세트 노드(Qb)로부터의 누설 전류가 방지될 수 있다. 즉, 이 제 2 게이트전극으로 인가되는 저전압(LVSS)이 이의 소스전극으로 인가되는 방전용전압(VSS)보다 더 작기 때문에, 이 제 3 스위칭소자(Tr3)의 턴-오프 시점에 역방향의 바이어스가 생성되는 바, 이로 인해 이 제 3 스위칭소자(Tr3)가 완전하게 턴-오프 상태를 유지할 수 있다.

이하, 도 2 및 도 3을 참조하여 도 3에 도시된 제 n 스테이지(STn)의 동작을 설명하면 다음과 같다.

먼저, 제 1 기간(T1)에서의 제 n 스테이지(STn)의 동작을 설명한다.

1) 제 1 기간( T1 )

이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)와, 그리고 이 제 1 클럭펄스(CLK1)를 근거로 제 n-2 스테이지(STn-2)로부터 생성된 제 n-2 스캔펄스(SPn-2)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1)가 턴-온된다. 그러면, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해, 충전용전압(VDD)이 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 하이 상태로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 풀업 스위칭소자(Us)가 모두 턴-온된다.

여기서, 전술된 제 3 스위칭소자(Tr3)가 턴-온됨으로 인해 이를 통하여 방전용전압(VSS)이 리세트 노드(Qb)로 인가된다. 따라서, 이 리세트 노드(Qb)가 로우 상태로 방전되고, 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4) 및 풀다운 스위칭소자(Ds)가 턴-오프된다.

한편, 이 제 1 기간(T1) 동안 제 7 클럭펄스(CLK7)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 제 5 스위칭소자(Tr5)는 턴-오프된다.

또한, 이 제 1 기간(T1) 동안 제 n+2 스테이지(STn+2)로부터의 스캔펄스(SPn+2)는 로우 상태이므로, 이를 공급받는 제 2 스위칭소자(Tr2) 역시 턴-오프 상태이다.

한편, 이 제 1 기간(T1) 동안 제 3 클럭펄스(CLK3)가 로우 상태이므로, 이 기간에 커패시터(C)를 통해 리세트 노드(Qb)로 로우 상태의 제 3 클럭펄스(CLK3)가 공급된다.

이와 같이 제 1 기간(T1)에는 제 n 스테이지(STn)의 세트 노드(Q)가 충전되고 리세트 노드(Qb)가 방전됨으로써 이 제 n 스테이지(STn)가 세트 된다.

2) 제 2 기간( T2 )

이 제 2 기간(T2)에는, 도 2에 도시된 바와 같이, 전술된 제 1 클럭펄스(CLK1) 및 제 n-2 스캔펄스(SPn-2)가 모두 로우 상태로 변경되고, 반면 제 3 클럭펄스(CLK3)가 하이 상태가 된다.

전술된 바와 같이 제 n-2 스캔펄스(SPn-2)가 로우 상태로 변경됨에 따라, 이를 공급받는 제 1 스위칭소자(Tr1)는 턴-오프된다. 이에 따라, 세트 노드(Q)가 플로팅 상태로 된다. 여기서, 플로팅 상태의 세트 노드(Q)에는 이전 제 1 기간(T1)에서 공급된 충전용전압(VDD)이 걸려 있다. 따라서, 이 플로팅 상태의 세트 노드(Q)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 풀업 스위칭소자(Us)는 턴-온 상태를 그대로 유지하고 있다.

전술된 하이 상태의 제 3 클럭펄스(CLK3)는, 턴-온된 풀업 스위칭소자(Us)의 소스전극으로 인가된다. 이때, 이 세트 노드(Q)가 플로팅 상태로 유지됨에 따라, 풀업 스위칭소자(Us)의 소스전극으로 하이 상태의 제 3 클럭펄스(CLK2)가 인가될 때 이의 소스전극과 세트 노드(Q)간의 커플링 현상에 의해 그 세트 노드(Q)의 전압이 부트스트랩핑된다. 즉, 도 2에 제 2 기간(T2)에 도시된 바와 같이, 세트 노드(Q)의 전압이 부트스트랩핑에 의해 상승된 것을 알 수 있다. 이와 같이 세트 노드(Q)의 전압이 부트스트랩핑됨에 따라 풀업 스위칭소자(Us)가 거의 완전하게 턴-온됨으로써 제 n 스캔펄스(SPn)가 안정적으로 발생될 수 있다. 이 제 n 스캔펄스(SPn)는 제 n 스테이지(STn)의 출력단자(OT)를 통해 제 n 게이트 라인, 제 n-2 스테이지(STn-2) 및 제 n+2 스테이지(STn+2)로 공급된다.

한편, 이 제 2 기간(T2)에, 전술된 하이 상태의 제 3 클럭펄스(CLK3)는 커패시터(C)를 통해 리세트 노드(Qb)에도 인가되는 바, 이 리세트 노드(Qb)로는 턴-온 상태인 제 3 스위칭소자(Tr3)로부터의 방전용전압(VSS)이 인가되고 있으므로, 이 리세트 노드(Qb)는 실상 방전 상태를 그대로 유지한다. 다만, 제 3 클럭펄스(CLK3)의 라이징에지(rising edge) 시점에 리세트 노드(Qb)의 전압이 상당히 짧은 시간 동안 순간적으로 높아질 수 있다. 또한 제 3 클럭펄스(CLK3)의 폴링에지(falling edge) 시점에 리세트 노드(Qb)의 전압이 상당히 짧은 시간 동안 순간적으로 낮아질 수 있다.

3) 제 3 기간( T3 )

이 제 3 기간(T3)에는, 도 2에 도시된 바와 같이, 전술된 제 3 클럭펄스(CLK1)가 로우 상태로 변경되고, 반면 제 5 클럭펄스(CLK5) 및 이를 근거로 제 n+2 스테이지로부터 출력된 제 5 스캔펄스(SPn+5)가 하이 상태가 된다.

이 제 5 스캔펄스(CLK5)는 제 2 스위칭소자(Tr2)의 게이트전극으로 공급되는 바, 이에 따라 제 2 스위칭소자(Tr2)가 턴-온된다. 그러면, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 방전용전압(VSS)이 세트 노드(Q)로 인가되고, 이에 따라 이 세트 노드(Q)가 방전된다. 그러면, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 풀업 스위칭소자(Us)가 턴-오프된다. 한편, 이 기간에 제 3 클럭펄스(CLK3)가 로우 상태로 변경됨에 따라, 풀업 스위칭소자(Us)가 턴-오프되는 시점에 맞춰 출력단자(OT)의 전압이 로우 상태로 변경된다.

4) 제 4 기간( T4 )

이 제 4 기간(T4)에는, 도 2에 도시된 바와 같이, 제 7 클럭펄스(CLK7)가 하이 상태가 된다.

이 하이 상태의 제 7 클럭펄스(CLK7)는 제 5 스위칭소자(Tr5)의 게이트전극으로 공급되는 바, 이에 따라 제 5 스위칭소자(Tr5)가 턴-온된다. 그러면, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 방전용전압(VSS)이 출력단자(OT)로 인가된다.

5) 제 5 기간( T5 )

이 제 5 기간(T5)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)가 다시 하이 상태가 된다. 한편, 이 제 5 기간(T5)에 이미 제 n-2 스테이지(STn-2)는 리세트된 상태이므로, 이 클럭펄스(CLK1)가 다시 하이 상태가 되더라도 제 n-2 스테이지(STn-2)로부터는 스캔펄스(SPn-2)가 출력되지 않는다. 즉, 이 기간에 제 n-2 스테이지(STn-2)로부터는 방전용전압(VSS)이 출력된다. 따라서, 제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 턴-오프 상태를 그대로 유지한다.

6) 제 6 기간( T6 )

이 제 6 기간(T6)에는, 도 2에 도시된 바와 같이, 제 3 클럭펄스(CLK3)가 다시 하이 상태가 된다.

이 하이 상태의 제 3 클럭펄스(CLK3)는 풀업 스위칭소자(Us)의 소스전극 및 커패시터(C)로 인가된다. 한편, 이 기간에 세트 노드(Q)는 이미 방전된 상태이므로, 풀업 스위칭소자(Us)는 턴-오프된 상태를 유지하므로, 이 기간에 제 n 스테이지(STn)로부터 스캔펄스는 출력되지 않는다.

한편, 커패시터(C)로 인가된 하이 상태의 제 3 클럭펄스(CLK3)는 이를 통해 리세트 노드(Qb)로 공급된다. 그러면, 이 리세트 노드(Qb)가 하이 상태로 충전되고, 이 충전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4) 및 풀다운 스위칭소자(Ds)가 턴-온된다. 그러면, 턴-온된 풀다운 스위칭소자(Ds)를 통해 방전용전압(VSS)이 출력단자(OT)로 인가되며, 또한 턴-온된 제 4 스위칭소자(Tr4)를 통해 그 출력단자(OT)의 방전용전압(VSS)이 세트 노드(Q)로 인가된다.

이와 같이 제 6 기간(T6)에는 제 n 스테이지(STn)의 세트 노드(Q)가 방전되고 리세트 노드(Qb)가 충전됨으로써 이 제 n 스테이지(STn)가 리세트 된다.

한편, 이러한 제 6 기간(T6)에서의 동작은 제 3 클럭펄스(CLK3)가 하이 상태가 될 때마다 수행된다.

즉, 제 4 스위칭소자(Tr4)는 제 n 스테이지(STn)의 출력기간(즉, 제 2 기간(T2)) 이후부터 주기적으로 발생되는 하이 상태의 제 3 클럭펄스(CLK3)에 따라 제 n 스테이지(STn)의 세트 노드(Q)를 주기적으로 방전시킴으로써 이 세트 노드(Q)의 전압을 로우 상태로 안정화시킨다. 즉, 하이 상태의 제 3 클럭펄스(CLK3)가 제 n 스테이지(STn)로 공급될 때마다, 전술된 풀업 스위칭소자(Us)에 의한 커플링 현상으로 인해 세트 노드(Q)의 전압이 상승하고 이 상승된 전압이 점차 누적되어 결국에는 풀업 스위칭소자(Us)가 리세트 기간에 턴-온될 수 있는 가능성이 있으므로, 이를 방지하기 위해 제 4 스위칭소자(Tr4)는 출력기간 이후부터 하이 상태의 제 3 클럭펄스(CLK3)가 인가될 때마다 그 세트 노드(Q)를 방전용전압(VSS)으로 방전시킨다. 이에 따라 풀업 스위칭소자(Us)가 제 n 스테이지(STn)의 출력기간이 아닌 다른 기간에 스캔펄스를 출력하는 문제점을 제거할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 제 6 기간(T6) 외에도, 제 3 클럭펄스(CLK3)가 하이 상태로 유지되는 제 10 기간(T10)에 세트 노드(Q)를 방전시킨다.

한편, 본 발명에 따르면, 제 3 클럭펄스(CLK3)가 기존과 같이 스위칭소자가 아닌 커패시터(C)를 통해 리세트 노드(Qb)로 인가되기 때문에 리세트 노드(Qb)의 충전 상태가 기존보다 더 좋아진다. 즉, 기존과 같은 경우, 스위칭소자를 통해 충전용전압이 리세트 노드(Qb)로 인가되는 바, 이와 같은 경우 스위칭소자의 문턱전압으로 인한 전압 강하에 의해 리세트 노드(Qb)의 전압이 충전용전압 레벨보다 다소 낮은 전압으로 충전된다. 이에 따라 리세트 노드가 완전하게 충전되지 못하여 쉬프트 레지스터의 출력이 불안정해질 수 있다. 그러나, 본 발명에서는, 커패시터(C)를 통해 클럭펄스가 리세트 노드(Qb)로 인가되므로 리세트 노드(Qb)의 전압이 감쇄되지 않고, 목표 전압으로 안정적으로 유지될 수 있다.

다른 스테이지들 역시 전술된 바와 같은 제 n 스테이지(STn)의 동작과 동일한 방식으로 동작한다.

도 4는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 5는 도 4의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 다수의 스테이지들을 포함하는 바, 도 4에는 전체 스테이지들 중 일부, 즉 제 n-4 스테이지 내지 제 n+5 스테이지들(STn-4 내지 STn+5)만이 나타나 있다. 여기서, 각 스테이지(..., STn-4 내지 STn+5, ...)는 각각의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(..., SPn-4 내지 SPn+5, ...)를 출력한다.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 전술된 제 1 실시예의 그것과 동일하며, 단지 각 스테이지의 접속 관계만이 다르다. 예를 들어, 제 2 실시예의 쉬프트 레지스터에 구비된 제 n 스테이지(STn)는 제 n-4 스테이지(STn-4)로부터의 스캔펄스(SPn-4)에 따라 세트되고, 제 n+4 스테이지(STn+4)로부터의 스캔펄스(SPn+4) 및 이 스캔펄스(SPn+4)의 근거가 되는 제 1 클럭펄스(CLK1)에 따라 리세트된다. 한편, 나머지 스테이지들도 제 n 스테이지와 동일한 방식으로 세트 및 리세트되는 바, 도 4에는 나머지 스테이지들간의 접속 라인이 나타나 있지 않다.

한편, 도 5에 도시된 제 1 내지 제 8 클럭펄스는 전술된 제 1 실시예에서의 그것들과 동일하며, 단지 이들의 중첩 길이가 다른다. 즉, 도 5에 도시된 제 1 내지 제 8 클럭펄스들은 서로 인접한 것끼리 3/4씩 중첩되어 있다. 이에 따라, 서로 인접한 5개의 클럭펄스들이 서로 중첩된다. 예를 들어, 제 1 내지 제 4 클럭펄스의 펄스폭이 서로 중첩되어 있다. 한편, 제 1 클럭펄스와 제 5 클럭펄스는 중첩하지 않으며, 제 2 클럭펄스와 제 6 클럭펄스는 중첩하지 않으며, 제 3 클럭펄스와 제 7 클럭펄스는 중첩하지 않으며, 제 4 클럭펄스와 제 8 클럭펄스는 중첩하지 않는다.

도 6은 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 6은 도 4에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

한편, 도 6에 도시된 스테이지의 구성은 전술된 제 1 실시예에 제시된 스테이지의 구성과 동일하다. 단, 도 6의 제 n 스테이지에 구비된 제 1 스위칭소자는 제 n-4 스테이지로부터의 스캔펄스에 따라 제어되며, 제 2 스위칭소자는 제 n+4 스테이지로부터의 스캔펄스에 따라 제어되며, 그리고 제 5 스위칭소자는 제 1 클럭펄스에 따라 제어된다.

전술된 도 5, 도 6, 그리고 도 7a 내지 도 7d를 참조하여 본 발명의 제 2 실시예에 따른 제 n 스테이지의 동작을 설명하면 다음과 같다.

도 7a 내지 도 7d는 본 발명의 쉬프트 레지스터에 구비된 제 n 스테이지에 대한 모의 구동 실험 결과를 나타낸 도면이다.

제 1 기간(T1)에는, 도 5 및 도 7a에 도시된 바와 같이, 턴-온된 제 1 스위칭소자(Tr1)를 통해 세트 노드(Q)가 충전되고, 리세트 노드(Qb)가 방전된다. 이에 대한 설명은 전술된 제 1 기간(T1)에 대한 설명과 실상 동일하므로 이에 대한 설명은 전술된 설명을 참조한다.

제 2 기간에는, 도 5 및 도 7b에 도시된 바와 같이, 턴-온된 풀업 스위칭소자(T1)를 통해 제 5 클럭펄스(CLK5)가 제 n 스캔펄스(SPn)로서 출력된다. 이에 대한 설명은 전술된 제 2 기간(T2)에 대한 설명과 실상 동일하므로 이에 대한 설명은 전술된 설명을 참조한다.

제 3 기간(T3)에는, 도 5 및 도 7c에 도시된 바와 같이, 세트 노드(Q) 및 출력단자(OT)가 방전된다. 이에 대한 설명은 전술된 제 3 기간(T3)에 대한 설명과 실상 동일하므로 이에 대한 설명은 전술된 설명을 참조한다. 한편, 제 2 실시예에 따르면, 제 n+4 스캔펄스(SPn+4)가 제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)로 공급될 때, 이 제 n+4 스캔펄스(SPn+4)의 근거가 되는 제 1 클럭펄스(CLK1)가 제 n 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)로 함께 인가된다.

제 4 기간(T4)에는, 도 5 및 도 7d에 도시된 바와 같이, 세트 노드(Q)가 방전되고 리세트 노드(Qb)가 충전된다. 이때 이 리세트 노드(Qb)는 커패시터(C)를 통해 인가된 하이 상태의 제 5 클럭펄스(CLK5)에 의해 충전된다. 이에 대한 설명은 전술된 제 6 기간(T6)에 대한 설명과 실상 동일하므로 이에 대한 설명은 전술된 설명을 참조한다.

한편, 본 발명에서 제시된 스테이지의 회로 구성은 양 방향 구동 쉬프트 레지스터에도 적용될 수 있다. 이와 같은 경우, 전술된 충전용전압(VDD)은 순방향 전압으로 대체되며, 방전용전압(VSS)은 역방향 전압으로 대체된다. 이 양 방향 쉬프트 레지스터가 순방향으로 구동될 때 순방향 전압은 전술된 충전용전압(VDD) 레벨로 유지되고, 역방향 전압은 전술된 방전용전압(VSS) 레벨로 유지된다. 반면, 이 양 방향 쉬프트 레지스터가 역방향으로 구동될 때 순방향 전압은 전술된 방전용전압(VSS) 레벨로 유지되고, 역방향 전압은 전술된 충전용전압(VDD) 레벨로 유지된다. 또한, 순방향 구동시에는 전술된 도 2와 같은 클럭펄스들이 사용되며, 역방향 구동시에는 이 클럭펄스들이 역순으로 출력된다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Tr#: 제 # 스위칭소자 Us: 풀업 스위칭소자
Ds: 풀다운 스위칭소자 SP#: 제 # 스캔펄스
CLK#: 제 # 클럭펄스 CL#: 제 # 클럭전송라인
Q: 세트 노드 Qb: 리세트 노드
OT; 출력단자 NC: 노드 제어부
OU: 출력부 C: 커패시터
VDD: 충전용전압 VSS: 방전용전압
LVSS: 저전압 VDL: 충전용전원라인
VSL: 방전용전원라인 LSL: 저전원라인

Claims (3)

1. 출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
   각 스테이지가,
   전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자;
   다음단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 3 스위칭소자;
   상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 출력단자 사이에 접속된 제 4 스위칭소자;
   제 1 클럭전송라인으로부터의 제 1 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 전송하는 제 2 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자;
   상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 풀다운 스위칭소자; 및,
   상기 제 2 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함함을 특징으로 하는 쉬프트 레지스터.
2. 제 1 항에 있어서,
   상기 제 2 스위칭소자 및 제 3 스위칭소자가 제 1 게이트전극과 제 2 게이트전극을 갖는 듀얼 게이트 스위칭소자인 것을 특징으로 하는 쉬프트 레지스터.
3. 제 1 항에 있어서,
   상기 제 2 스위칭소자의 제 1 게이트전극이 상기 전단 스테이지의 출력단자에 접속되고, 상기 제 2 스위칭소자의 제 2 게이트전극이 저전압을 전송하는 저전원라인에 접속되며;
   상기 제 3 스위칭소자의 제 1 게이트전극이 상기 세트 노드에 접속되고, 상기 제 3 스위칭소자의 제 2 게이트전극이 상기 저전원라인에 접속되며; 그리고,
   상기 저전압이 방전용전압보다 더 작은 것을 특징으로 하는 쉬프트 레지스터.

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