CN104810003A - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents
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Abstract
Description
技术领域
[0001] 本发明属于显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
[0002] TFT-LCD (Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显不装置)实现一帧画面显示的基本原理是通过栅极(gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(source)驱动每一行像素所需的信号依次从上往下输出。目前制造这样一种结构的显示器件通常是栅极驱动电路和源极驱动电路通过COF(Chip On Film，覆晶薄膜)或C0G(Chip On Glass，芯片直接固定在玻璃上)工艺制作在玻璃面板上的，但是当分辨率较高时，栅极驱动电路和源极驱动电路的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的压焊(Bonding)工艺。
[0003] 为了克服以上问题，现有显示器件的制造采用GOA(Gate Drive On Array)电路的设计，相比现有的COF或COG工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的Bonding区域以及外围布线空间，从而实现了显示装置窄边框的设计，提高了显示装置的产能和良率。但是现有的GOA电路的设计也存在着一定的问题，如图1所示，现有的GOA电路中的每个移位寄存器的薄膜晶体管(TFT)的个数较多(即M1-M6〜M8-M11)，且每个移位寄存器只能用于驱动一行栅线，故占用空间较大，所以进一步减小GOA电路的占用空间，才可以实现真正意义上的窄边框设计。
发明内容
[0004] 本发明所要解决的技术问题包括，针对现有的移位寄存器存在的问题，提供一种结构简单、性能较好的移位寄存器及其驱动方法、栅极驱动电路、显示装置。
[0005] 解决本发明技术问题所采用的技术方案是一种移位寄存器，包括:输入模块、输出上拉模块、复位降噪模块；其中，
[0006] 所述输入模块，连接信号输入端、第二时钟信号输入端、电源电压端以及上拉控制节点，用于在所述信号输入端所输入的信号和所述第二时钟信号输入端所输入的第二时钟信号的控制下，通过电源电压端所输入的电源电压和所述信号输入端所输入的信号为上拉控制节点充电，上拉控制节点为输入模块和输出上拉模块之间的连接点；
[0007] 所述输出上拉模块，连接第一时钟信号输入端、上拉控制节点以及信号输出端，用于根据所述上拉控制节点的电位控制，将信号输出端的电位进行上拉；
[0008] 所述复位降噪模块，连接第二时钟信号输入端、复位信号输入端、低电压端以及信号输出端，用于在所述第二时钟信号输入端所输入的第二时钟信号、复位信号输入端所输入的复位信号的控制下，通过低电压端输入的低电压信号将上拉控制节点和信号输出端所输出的信号进行复位以及降低输出噪声。
[0009] 优选的是，所述移位寄存器还包括:辅助降噪模块，
[0010] 所述辅助降噪模块，连接第一时钟信号输入端和复位降噪模块，用于在所述第一时钟信号输入端所输入的第一时钟信号的控制下，通过所述复位降噪模块降低上拉控制节点和信号输出端所输出的信号进行复位的输出噪声。
[0011] 优选的是，所述移位寄存器还包括:下拉模块；
[0012] 所述下拉模块，连接下拉节点、上拉控制节点以及低电压端，用于在上拉控制节点的控制下，通过低电压端输入的低电压信号将下拉节点的电位拉低；其中下拉节点为复位降噪模块和下拉模块之间的连接点。
[0013] 进一步优选的是，所述输入模块包括:第一晶体管和第五晶体管；其中，
[0014] 所述第一晶体管的第一极连接电源电压端，第二极连接上拉控制节点，控制极连接信号输入端；
[0015] 所述第五晶体管的第一极连接信号输入端，第二极连接上拉控制节点，控制极连接第二时钟信号输入端。
[0016] 进一步优选的是，所述输出上拉模块包括:第三晶体管和第一存储电容；其中，
[0017] 所述第三晶体管的第一极连接第一时钟信号输入端，第二极连接信号输出端，控制极连接上拉控制节点；
[0018] 所述第一存储电容的第一端连接上拉控制节点，第二端连接信号输出端。
[0019] 进一步优选的是，所述复位降噪模块包括:第二晶体管、第四晶体管，以及第二存储电容，其中，
[0020] 所述第二晶体管的第一极连接上拉控制节点，第二极连接低电压端，控制极连接复位信号输入端；
[0021] 所述第四晶体管的第一极连接信号输出端，第二极连接低电压端，控制极连接下拉节点；
[0022] 所述第二存储电容的第一端连接第二时钟信号输入端，第二端连接第四晶体管的控制极。
[0023] 进一步优选的是，所述辅助降噪模块包括:第三存储电容，其中，
[0024] 所述第三存储电容的第一端连接第一时钟信号输入端，第二端连接第四晶体管的控制极。
[0025] 进一步优选的是，所述下拉模块包括:第六晶体管；
[0026] 所述第六晶体管的第一极连接下拉节点，第二极连接低电压端，控制极连接上拉控制节点。
[0027] 解决本发明技术问题所采用的技术方案是一种移位寄存器的驱动方法，其包括:
[0028] 预充电阶段:给输入模块的信号输入端和第二时钟信号输入端输入工作电平信号，并通过电源电压端所输入的电源电压和所述信号输入端所输入的工作电平信号为上拉控制节点进行充电；
[0029] 输出阶段:上拉控制节点将输出上拉模块打开，并通过第一时钟信号输入端所输入的信号上拉信号输出端的输出；
[0030] 复位降噪阶段:在所述第二时钟信号输入端所输入的第二时钟信号、复位信号输入端所输入的复位信号的控制下，通过低电压端输入的低电压信号将上拉控制节点和信号输出端所输出的信号进行复位以及降低噪声。
[0031] 解决本发明技术问题所采用的技术方案是一种栅极驱动电路，其包括多个级联的上述的移位寄存器。
[0032] 解决本发明技术问题所采用的技术方案是一种显示装置，其包括上述的栅极驱动电路。
[0033] 本发明具有如下有益效果:
[0034]由于本发明的移位寄存器仅包括输入模块、输出上拉模块、复位降噪模块，故其结构简单，有助于实现显示装置的窄边化。本发明的移位寄存器的驱动方法，时序简单，易于实现。
附图说明
[0035] 图1为现有的移位寄存器的电路不意图；
[0036] 图2为本发明的实施例1的一种移位寄存器的结构图；
[0037] 图3为本发明的实施例1的另一种移位寄存器的结构图；
[0038] 图4为图2所不的移位寄存器的电路不意图；
[0039] 图5为图4的工作时序图；
[0040] 图6为图3所不的移位寄存器的电路不意图；
[0041] 图7为图6的工作时序图；
[0042] 图8为本发明的实施例2的栅极驱动电路的示意图。
具体实施方式
[0043] 为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
[0044] 本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
[0045] 实施例1:
[0046] 如图2所示，本实施例提供一种移位寄存器，其包括:输入模块、输出上拉模块、复位降噪模块；其中，所述输入模块，连接信号输入端Input、第二时钟信号输入端CLKB、电源电压端VDD以及上拉控制节点，用于在所述信号输入端Input所输入的信号和所述第二时钟信号输入端CLKB所输入的第二时钟信号的控制下，通过电源电压端VDD所输入的电源电压和所述信号输入端Input所输入的信号为上拉控制节点充电，上拉控制节点为输入模块和输出上拉模块之间的连接点；所述输出上拉模块，连接第一时钟信号输入端CLK、上拉控制节点以及信号输出端Output，用于根据所述上拉控制节点的电位控制，将信号输出端Output的电位进行上拉；所述复位降噪模块，连接第二时钟信号输入端CLKB、复位信号输入端RESET、低电压端VGL以及信号输出端Output，用于在所述第二时钟信号输入端CLKB所输入的第二时钟信号、复位信号输入端RESET所输入的复位信号的控制下，通过低电压端VGL输入的低电压信号将上拉控制节点和信号输出端Output所输出的信号进行复位以及降低输出噪声。
[0047] 本实施例所提供的移位寄存器的结构简单，有助于实现显示装置的窄边化。
[0048] 优选的，本实施例的移位寄存器还包括:辅助降噪模块，所述辅助降噪模块，连接第一时钟信号输入端CLK和复位降噪模块，用于在所述第一时钟信号输入端CLK所输入的第一时钟信号的控制下，通过所述复位降噪模块降低上拉控制节点和信号输出端Output所输出的信号进行复位的输出噪声。
[0049] 优选的，本实施例的移位寄存器还包括:下拉模块；所述下拉模块，连接下拉节点、上拉控制节点，以及低电压端VGL，用于在上拉控制节点的控制下，通过低电压端VGL输入的低电压信号将下拉节点的电位拉低，以防止影响移位寄存器的信号输出端Output的输出；其中下拉节点为复位降噪模块和下拉模块之间的连接点。
[0050] 如图4所不，作为本实施例的一种实现方式，其中输入模块包括:第一晶体管Ml和第五晶体管M5 ;所述第一晶体管Ml的第一极连接电源电压端VDD，第二极连接上拉控制节点，控制极连接信号输入端Input ;所述第五晶体管M5的第一极连接信号输入端Input，第二极连接上拉控制节点，控制极连接第二时钟信号输入端CLKB。
[0051] 具体的，由于在本实施例中的输入模块包括第一晶体管Ml和第五晶体管M5，故当信号输入端Input和第二时钟信号输入端CLKB均输入高电平时，第一晶体管Ml和第五晶体管M5均打开，电压电源端输入电源电压，通过第一晶体管Ml为上拉控制节点充电，与此同时信号输入端Input所输入的高电平信号通过第五晶体管M5也为上拉控制节点充电，从而大大提高了上拉控制节点的充电能力。
[0052] 其中，输出上拉模块包括:第三晶体管M3和第一存储电容Cl ;所述第三晶体管M3的第一极连接第一时钟信号输入端CLK，第二极连接信号输出端Output，控制极连接上拉控制节点；所述第一存储电容Cl的第一端连接上拉控制节点，第二端连接信号输出端Output0
[0053] 具体的，上拉控制节点被上拉至高电平后，第三晶体管M3打开，给第一时钟信号输入端CLK输入高点平信号，此时信号输出端Output的电位被上拉至高电平。
[0054] 其中，复位降噪模块包括:第二晶体管M2、第四晶体管M4，以及第二存储电容C2，所述第二晶体管M2的第一极连接上拉控制节点，第二极连接低电压端VGL，控制极连接复位信号输入端RESET ;所述第四晶体管M4的第一极连接信号输出端Output，第二极连接低电压端VGL，控制极连接下拉节点；所述第二存储电容C2的第一端连接第二时钟信号输入端CLKB，第二端连接第四晶体管M4的控制极。
[0055] 具体的，复位信号输入端RESET和第二时钟信号输入端CLKB所输入的信号为高电平，此时第二晶体管M2被打开，上拉控制节点的电位被拉低，完成岁上拉控制节点的复位，同时由于第二存储电容C2的自举作用，存储电容的第二端的电位被拉高，第四晶体管M4打开，通过第四晶体管M4对信号输出端Output进行复位以及降噪。
[0056] 其中，下拉模块包括:第六晶体管M6 ;所述第六晶体管M6的第一极连接下拉节点，第二极连接低电压端VGL，控制极连接上拉控制节点。
[0057] 具体的，当上拉控制节点为高电平时，第六晶体管M6打开，此时下拉节点被拉低，第四晶体管M4牢牢的被关闭，以防止第四晶体管M4漏电而影响信号输出端Output的输出。
[0058] 下面结合图5所示的时序图对图4的移位寄存器的工作具体说明。
[0059] 预充电阶段:给输入模块的信号输入端Input和第二时钟信号输入端CLKB输入工作电平信号，并通过电源电压端VDD所输入的电源电压和所述信号输入端Input所输入的工作电平信号为上拉控制节点进行充电。
[0060] 具体的，输入信号端所输入的信号为高电平，输入端信号为上一级的移位寄存器的输出端所输出信号，使得第一晶体管Ml打开；第一时钟信号输入端CLK此时的电位为低电位时，电源电压端VDD所输入的电源电压通过第一晶体管Ml给第一存储电容Cl充电，使得PU点电压拉高；与此同时此时第二时钟信号输入端CLKB所输入的信号为高电平，第五晶体管M5被打开，信号输入端Input所输入的信号通过第五晶体管M5对第一存储电容Cl充电，增强了移位寄存器的充电能力；此时上拉控制节点的电位为高电平，使得第六晶体管M6管导通，将下拉节点的电位被拉为低电平；下拉节点的电位为低电平使得第四晶体管M4关断，从而保证了信号输出端Output的稳定的输出低电平。
[0061] 输出阶段:上拉控制节点将输出上拉模块打开，并通过第一时钟信号输入端CLK所输入的信号上拉信号输出端Output的输出；
[0062] 具体的，输入信号端所输入的信号为低电平，第一晶体管Ml关断，上拉控制节点继续保持高电位，第三晶体管M3保持开启状态，此时第一时钟信号输入端CLK所输入的信号为高电平，此时，上拉控制节点由于自举效应(bootstrapping)放大上拉节点的电压，最终向输出端传输驱动信号；此时上拉控制节点为高电位，第六晶体管M6仍处于开启状态，下拉节为低电位，从而使得第四晶体管M4继续关闭，同时第二时钟信号输入端CLKB所输入的信号为低电平，第五晶体管M5处于关闭状态，保证信号输出端Output输出的稳定的高电平。
[0063] 复位降噪模块:在所述第二时钟信号输入端CLKB所输入的第二时钟信号、复位信号输入端RESET所输入的复位信号的控制下，通过低电压端VGL输入的低电压信号将上拉控制节点和信号输出端Output所输出的信号进行复位以及降低噪声。
[0064] 具体的，复位信号输入端RESET所输入的信号为高电平，即为该移位寄存器的下一级的输出信号，由于位信号输入端Input所输入的信号为高电平，使得第二晶体管M2处于导通状态，上拉控制节点的电位被拉低，从而将第三晶体管M3和第六晶体管M6关断；同时第二时钟信号输入端CLKB所输入的信号也为高电平，第六晶体管M6处于关断状态，通过第二存储电容C2将下拉节点的电位拉为高电平，第四晶体管M4处于导通状态，将信号输出端Output的电位拉到低电位，完成移位寄存器的复位。
[0065] 接下来，第二时钟信号输入端CLKB所输入的信号为高电位，第五晶体管M5被打开，此时上拉控制节点的电位为低电平，第六晶体管M6被关断，第二时钟信号输入端CLKB所输入的信号与第二存储电容C2共同作用将下拉节点拉为高电位，第四晶体管M4被打开，对信号输出端Output进行降噪；由于上一级移位寄存器的信号输出端Output输出的信号所谓是该移位寄存器的信号输入端Input所输入的信号，第二时钟信号输入端CLKB所输入的信号为高电平，第五晶体管M5打开，此时上一级移位寄存器的信号输出端Output输出的信号处于低电平，从而对上拉控制节点的电位进行降噪，将上述由第一时钟信号输入端CLK所产生的噪声电压消除，从而实现低压输出，保证信号输出的稳定性。
[0066] 如图3所示，作为实施例的另一种实现方式，与上述的移位寄存器大致相同，区别在于该移位寄存器还包括:辅助降噪模块。
[0067] 所述辅助降噪模块，连接第一时钟信号输入端CLK和复位降噪模块，用于在所述第一时钟信号输入端CLK所输入第一时钟信号的控制下，通过所述复位降噪模块降低上拉控制节点和信号输出端Output所输出的信号进行复位的输出噪声。
[0068] 如图6所示，其中，辅助降噪模块包括:第三存储电容C3，所述第三存储电容C3的第一端连接第一时钟信号输入端CLK，第二端连接第四晶体管M4的控制极。
[0069] 具体的结合图7所示的时序图，对图6所示的移位寄存器单元进行说明。
[0070] 预充电阶段:给输入模块的信号输入端Input和第二时钟信号输入端CLKB输入工作电平信号，并通过电源电压端VDD所输入的电源电压和所述信号输入端Input所输入的工作电平信号为上拉控制节点进行充电。
[0071] 具体的，输入信号端所输入的信号为高电平，输入端信号为上一级的移位寄存器的输出端所输出信号，使得第一晶体管Ml打开；第一时钟信号输入端CLK此时的电位为低电位时，电源电压端VDD所输入的电源电压通过第一晶体管Ml给第一存储电容Cl充电，使得PU点电压拉高；与此同时此时第二时钟信号输入端CLKB所输入的信号为高电平，第五晶体管M5被打开，信号输入端Input所输入的信号通过第五晶体管M5对第一存储电容Cl充电，增强了移位寄存器的充电能力；此时上拉控制节点的电位为高电平，使得第六晶体管M6导通，将下拉节点的电位被拉为低电平；下拉节点的电位为低电平使得第四晶体管M4关断，从而保证了信号输出端Output的稳定的输出低电平。
[0072] 输出阶段:上拉控制节点将输出上拉模块打开，并通过第一时钟信号输入端CLK所输入的信号上拉信号输出端Output的输出；
[0073] 具体的，输入信号端所输入的信号为低电平，第一晶体管Ml关断，上拉控制节点继续保持高电位，第三晶体管M3保持开启状态，此时第一时钟信号输入端CLK所输入的信号为高电平，此时，上拉控制节点由于自举效应(bootstrapping)放大上拉节点的电压，最终向输出端传输驱动信号；此时上拉控制节点为高电位，第六晶体管M6仍处于开启状态，下拉节为低电位，从而使得第四晶体管M4继续关闭，同时第二时钟信号输入端CLKB所输入的信号为低电平，第五晶体管M5处于关闭状态，保证信号输出端Output输出的稳定的高电平。
[0074] 复位降噪阶段:在所述第二时钟信号输入端CLKB所输入的第二时钟信号、复位信号输入端RESET所输入的复位信号的控制下，通过低电压端VGL输入的低电压信号将上拉控制节点和信号输出端Output所输出的信号进行复位以及降低噪声。
[0075] 具体的，复位信号输入端RESET所输入的信号为高电平，即为该移位寄存器的下一级的输出信号，由于位信号输入端Input所输入的信号为高电平，使得第二晶体管M2处于导通状态，上拉控制节点的电位被拉低，从而将第三晶体管M3和第六晶体管M6关断；同时第二时钟信号输入端CLKB所输入的信号也为高电平，第六晶体管M6处于关断状态，通过第二存储电容C2将下拉节点的电位拉为高电平，第四晶体管M4处于导通状态，将信号输出端Output的电位拉到低电位，完成移位寄存器的复位。
[0076] 辅助降噪阶段，第一时钟信号输入端CLK输入高点平信号，上拉控制节点的电位为点点为，由于第三存储电容C3的自举作用，下拉节点为拉为高电平，此时第四晶体管M4被打开，对信号输出端Output所输出的信号进行降噪。
[0077] 接下来，第二时钟信号输入端CLKB所输入的信号为高电位，第五晶体管M5被打开，此时上拉控制节点的电位为低电平，第六晶体管M6被关断，第二时钟信号输入端CLKB所输入的信号与第二存储电容C2共同作用将下拉节点拉为高电位，第四晶体管M4被打开，对信号输出端Output进行降噪；由于上一级移位寄存器的信号输出端Output输出的信号所谓是该移位寄存器的信号输入端Input所输入的信号，第二时钟信号输入端CLKB所输入的信号为高电平，第五晶体管M5打开，此时上一级移位寄存器的信号输出端Output输出的信号处于低电平，从而对上拉控制节点的电位进行降噪，将上述由第一时钟信号输入端CLK所产生的噪声电压消除，从而实现低压输出，保证信号输出的稳定性。
[0078] 实施例2:
[0079] 如图8所示，本实施例提供一种栅极驱动电路，其包括多个级联的移位寄存器，所述移位寄存器为实施例1中所述的移位寄存器，其中每一级移位寄存器的信号输入端Input连接其上一级移位寄存器的信号输出端Output。
[0080] 实施例3:
[0081] 本实施例提供了一种显示装置，其包括实施例2所述的栅极驱动电路，故其可以实现窄边化设计。
[0082] 该显示装置可以为:手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0083] 当然，本实施例的显示装置中还可以包括其他常规结构，如电源单元、显示驱动单元等。
[0084] 可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
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