CN104637462A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够解决由于GOA电路中薄膜晶体管自身耦合电容未释放，而导致的噪声干扰的问题。移位寄存器单元包括上拉控制模块，在第一信号输入端的控制下，将第一电压端的电压传输至上拉控制节点；复位模块，在第二信号输入端的控制下，将上拉控制节点的电位下拉至第二电压端的电压；输出模块，在上拉控制节点的控制下，将第一时钟信号端输入的信号传输至信号输出端；第一控制模块，在第二时钟信号端控制下，将信号输出端下拉至第二电压端的电压；第二控制模块，在第二时钟信号端控制下，将上拉控制节点的电位上拉或下拉至第一信号输入端输入的电压。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

液晶显示器(Liquid Crystal Display，简称LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。液晶显示器是由呈矩阵形式排列的像素构成，当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅极驱动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐行施加到液晶面板的栅极线上。

为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

然而现有技术中，GOA电路中一般包含多个薄膜晶体管。因此，由于一些晶体管，例如驱动晶体管，由于其尺寸相对于其他逻辑晶体管而言，尺寸较大，因此驱动晶体管自身耦合电容也较大。当驱动晶体管自身耦合电容中的电量没有得到充分的释放时，会导致GOA电路产生较大的输出噪声，从而降低了GOA电路输出的稳定性。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够解决由于GOA电路中薄膜晶体管自身耦合电容未释放，而导致的噪声干扰的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括上拉控制模块、复位模块、输出模块、第一控制模块以及第二控制模块；

所述上拉控制模块，分别连接第一信号输入端、第一电压端以及上拉控制节点，用于在所述第一信号输入端输入信号的控制下，将所述第一电压端的电压传输至所述上拉控制节点；

所述复位模块，分别连接第二信号输入端、第二电压端以及所述上拉控制节点，用于在所述第二信号输入端输入信号的控制下，将所述上拉控制节点的电位下拉至所述第二电压端的电压；

所述输出模块，分别连接第一时钟信号端、所述上拉控制节点以及信号输出端，用于在所述上拉控制节点的控制下，将所述第一时钟信号端输入的信号传输至所述信号输出端；

所述第一控制模块，通过下拉控制节点与第二时钟信号端相连接，还连接于所述信号输出端和所述第二电压端，用于在所述第二时钟信号端输入信号的控制下，将所述信号输出端下拉至所述第二电压端的电压；

所述第二控制模块，通过所述下拉控制节点与所述第二时钟信号端相连接，还连接于所述第一信号输入端以及所述上拉控制节点，用于在所述第二时钟信号端输入信号的控制下，将所述上拉控制节点的电位上拉或下拉至所述第一信号输入端输入的电压。

本发明实施例的另一方面，提供一种栅极驱动电路，包括至少两级如上所述的任意一种移位寄存器单元；

第一级移位寄存器单元的第一信号输入端与起始信号端相连接；

除所述第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端与其相邻的上一级移位寄存器单元的信号输出端相连接；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的信号输出端相连接；

所述最后一级的移位寄存器单元的第二信号输入端与复位信号端相连接。

本发明实施例的又一方面，提供一种显示装置，包括如上所述的栅极驱动电路。

本发明实施例的又一方面，提供一种用于驱动上述移位寄存器单元的驱动方法，包括：

第一阶段，第一时钟信号端、第二时钟信号端输入低电平，第二时钟信号端和第一信号输入端输入高电平；

上拉控制模块根据第一信号输入端输入的信号，将第一电压端的电压传输至上拉控制节点；在下拉控制节点的控制下，第一控制模块通过第二电压端对信号输出端的电位进行下拉；第二控制模块通过所述第一信号输入端输入的信号对所述上拉控制节点的电位进行上拉；

第二阶段，所述第一时钟信号端输入高电平，所述第二时钟信号端、所述第一信号输入端、所述第二信号输入端输入低电平；

在上拉控制节点的控制下，输出模块将第一时钟信号端输入的信号传输至所述信号输出端；

第三阶段，所述第一时钟信号端、所述第一信号输入端输入低电平，所述第二时钟信号端、所述第二信号输入端输入高电平；

复位模块根据第二信号输入端输入的信号对所述上拉控制节点的电位进行复位；

在所述下拉控制节点的控制下，所述第一控制模块通过所述第二电压端对所述信号输出端的电位进行下拉；所述第二控制模块通过所述第一信号输入端对所述上拉控制节点的电位进行下拉；

第四阶段，所述第一信号输入端、第二信号输入端输入低电平；

当所述第二时钟信号端输入高电平时，所述第一控制模块通过所述第二电压端对所述信号输出端的电位进行下拉；

所述第二控制模块通过所述第一信号输入端对所述上拉控制节点的电位进行下拉。

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。所述移位寄存器单元包括上拉控制模块、复位模块、输出模块、第一控制模块以及第二控制模块。其中，上拉控制模块，分别连接第一信号输入端、第一电压端以及上拉控制节点，用于在第一信号输入端输入信号的控制下，将第一电压端的电压传输至上拉控制节点。复位模块分别连接第二信号输入端、第二电压端以及上拉控制节点，用于在第二信号输入端输入信号的控制下，将上拉控制节点的电位下拉至第二电压端的电压。输出模块分别连接第一时钟信号端、上拉控制节点以及信号输出端，用于在上拉控制节点的控制下，将第一时钟信号端输入的信号传输至信号输出端。第一控制模块通过下拉控制节点与第二时钟信号端相连接，还连接于信号输出端和第二电压端，用于在第二时钟信号端输入信号的控制下，将信号输出端下拉至第二电压端的电压。第二控制模块，通过下拉控制节点与第二时钟信号端相连接，还连接于第一信号输入端以及上拉控制节点，用于在第二时钟信号端输入信号的控制下，将上拉控制节点的电位上拉或下拉至第一信号输入端输入的电压。

这样一来，通过上拉控制模块对上拉控制节点的电位进行上拉，使得输出模块在上拉控制节点的控制下，将第一时钟信号端输出的信号传输至信号输出端，从而将扫描信号输入至对应的栅线上。在非输出阶段，复位模块可以对上拉控制节点的电位进行下拉，以对其进行复位，可以防止由于所述上拉控制节点电位的升高而将输出模块打开，导致信号输出端出现误输出。此外，在非输出阶段，第一控制模块可以将信号输出端的电位进行下拉，以对输出模块中晶体管自身的耦合电容进行释放，从而达到降低输出噪声的目的；而第二控制模块不仅可以对上拉控制节点的电位进行上拉，还可以将上拉控制节点的电位进行下拉，从而达到对上拉控制节点降噪的目的。综上所述，通过第一控制模块和第二控制模块可以分别对移位寄存器单元的信号输出端和上拉控制节点进行降噪处理，从而可以输出模块中晶体管自身的耦合电容进行释放，以降低栅极驱动电路的输出噪声，提高栅极驱动电路的输出稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为本发明实施例提供的一种由图1所示的多个移位寄存器单元级联而构成的栅极驱动电路的结构示意图；

图3为本发明实施例提供的一种基于图1所示的移位寄存器单元的具体结构示意图；

图4为本发明图3所示的移位寄存器单元的控制信号时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，可以包括上拉控制模块10、复位模块20、输出模块30、第一控制模块40以及第二控制模块50。

其中，上拉控制模块10，可以分别连接第一信号输入端INPUT、第一电压端VDD以及上拉控制节点PU，用于在第一信号输入端INPUT输入信号的控制下，将第一电压端VDD的电压传输至上拉控制节点PU。

复位模块20，可以分别连接第二信号输入端RESET、第二电压端VGL以及上拉控制节点PU，用于在第二信号输入端RESET输入信号的控制下，将上拉控制节点PU的电位下拉至第二电压端VGL的电压，以对下拉控制节点PU进行复位。

输出模块30，可以分别连接第一时钟信号端CLK/CLKB、上拉控制节点PU以及信号输出端OUTPUT，用于在上拉控制节点PU的控制下，将第一时钟信号端CLK/CLKB输入的信号传输至信号输出端OUTPUT。

第一控制模块40，可以通过下拉控制节点PD与第二时钟信号端CLKB/CLK相连接，还连接于信号输出端OUTPUT和第二电压端VGL，用于通过第二时钟信号端CLKB/CLK输入的信号，控制下拉控制节点的电位，并在下拉控制节点PD的控制下，将信号输出端OUTPUT下拉至第二电压端VGL的电压，以达到对信号输出端OUTPUT进行降噪的目的。

第二控制模块50，可以通过下拉控制节点PD与第二时钟信号端相连接CLKB/CLK，还连接于第一信号输入端INPUT以及上拉控制节点PU，用于通过第二时钟信号端CLKB/CLK控制下拉控制节点的电位，并在下拉控制节点PD的控制下，将上拉控制节点PU的电位上拉或下拉至第一信号输入端INPUT输入的电压。

需要说明的是，第一、如图2所示，至少两级如上所述的移位寄存器单元(SR0、SR1…SRn)能够构成一种栅极驱动电路，每一极移位寄存器单元向各行栅线逐行输入扫描信号(G0、G1…Gn)。

其中，第一级移位寄存器单元SR0的第一信号输入端INPUT接收起始信号端STV输入的起始信号。

除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的第一信号输入端INPUT与其相邻的上一级移位寄存器单元的信号输出端OUTPUT相连接。

除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的第二信号输入端RESET与其相邻的下一级移位寄存器单元的信号输出端OUTPUT相连接。

最后一级移位寄存器单元SRn的第二信号输入端RESET可以输入由复位信号端RST输入的复位信号。

上述栅极驱动电路具有前述实施例中的移位寄存器单元相同的有益效果，由于已经对移位寄存器单元的结构和有益效果进行了描述，在此不再赘述。

第二、本发明实施例中是以第一电压端VDD输入高电平，第二电压端VGL输入低电平为例进行的说明。

第三、如图1所示的移位寄存器单元中，用于向输出模块30输入时钟信号CLK或CLKB的时钟信号端称为第一时钟信号端，以CLK/CLKB表示；用于向第一控制模块40和第二控制模块50输入时钟信号CLK或CLKB的时钟信号端称为第二时钟信号端，以CLKB/CLK表示。其中，第一时钟信号端CLK/CLKB输入的时钟信号与第二时钟信号端CLKB/CLK输入的时钟信号方向相反，宽度相同。即当第一时钟信号端CLK/CLKB输入时钟信号CLK时，第二时钟信号端CLKB/CLK输入时钟信号CLKB，或者，当第一时钟信号端CLK/CLKB输入时钟信号CLKB时，第二时钟信号端CLKB/CLK输入时钟信号CLK。

上述多个移位寄存器单元级联构成如图2所示的移位寄存器单元，不同级别的移位寄存器单元，其第一时钟信号端CLK/CLKB或第二时钟信号端CLKB/CLK输入的时钟信号并不是完全相同。其中，图2中，每一个移位寄存器单元中位于左上角的第一个端口为如图1所示的第一时钟信号端CLK/CLKB，位于所述第一个端口下方的端口为如图1所示的第二时钟信号端CLKB/CLK。

具体的，例如对于输出扫描信号G(m)的移位寄存器单元SR(m)而言，其第一时钟信号端CLK/CLKB输入时钟信号CLK，第二时钟信号端CLKB/CLK输入时钟信号CLKB。

对于输出扫描信号G(m+1)的移位寄存器单元SR(m+1)而言，其第一时钟信号端CLK/CLKB输入时钟信号CLKB，第二时钟信号端CLKB/CLK输入时钟信号CLK。

其中，时钟信号CLK与时钟信号CLKB的方向相反，宽度相等。此外，0≤m≤n，m和n为正整数。

以m＝0为例，对于能够输出扫描信号G0的移位寄存器单元SR0而言，与输出模块30相连接第一时钟信号端CLK/CLKB，向所述输出模块30输入时钟信号CLK；与下拉控制节点PD相连接的第二时钟信号端CLKB/CLK，向所述下拉控制节点PD输入时钟信号CLKB。

对于能够输出扫描信号G1的移位寄存器单元SR1而言，与输出模块30相连接第一时钟信号端CLK/CLKB，向所述输出模块30输入时钟信号CLKB；与下拉控制节点PD相连接的第二时钟信号端CLKB/CLK，向所述下拉控制节点PD输入时钟信号CLK。

同理，可以得出能够分别输出扫描信号(G2、G3…Gn)的移位寄存器单元(SR2、SR3…SRn)中，第一时钟信号端CLK/CLKB以及第二时钟信号端CLKB/CLK输入的时钟信号，此处不再赘述。

本发明实施例提供一种移位寄存器单元，包括上拉控制模块、复位模块、输出模块、第一控制模块以及第二控制模块。其中，上拉控制模块，分别连接第一信号输入端、第一电压端以及上拉控制节点，用于在第一信号输入端输入信号的控制下，将第一电压端的电压传输至上拉控制节点。复位模块分别连接第二信号输入端、第二电压端以及上拉控制节点，用于在第二信号输入端输入信号的控制下，将上拉控制节点的电位下拉至第二电压端的电压。输出模块分别连接第一时钟信号端、上拉控制节点以及信号输出端，用于在上拉控制节点的控制下，将第一时钟信号端输入的信号传输至信号输出端。第一控制模块通过下拉控制节点与第二时钟信号端相连接，还连接于信号输出端和第二电压端，用于在第二时钟信号端输入信号的控制下，将信号输出端下拉至第二电压端的电压。第二控制模块，通过下拉控制节点与第二时钟信号端相连接，还连接于第一信号输入端以及上拉控制节点，用于在第二时钟信号端输入信号的控制下，将上拉控制节点的电位上拉或下拉至第一信号输入端输入的电压。

这样一来，通过上拉控制模块对上拉控制节点的电位进行上拉，使得输出模块在上拉控制节点的控制下，将第一时钟信号端输出的信号传输至信号输出端，从而将扫描信号输入至对应的栅线上。在非输出阶段，复位模块可以对上拉控制节点的电位进行下拉，以对其进行复位，可以防止由于所述上拉控制节点电位的升高而将输出模块打开，导致信号输出端出现误输出。此外，在非输出阶段，第一控制模块可以将信号输出端的电位进行下拉，以对输出模块中晶体管自身的耦合电容进行释放，从而达到降低输出噪声的目的；而第二控制模块不仅可以对上拉控制节点的电位进行上拉，还可以将上拉控制节点的电位进行下拉，从而达到对上拉控制节点降噪的目的。综上所述，通过第一控制模块和第二控制模块可以分别对移位寄存器单元的信号输出端和上拉控制节点进行降噪处理，从而可以输出模块中晶体管自身的耦合电容进行释放，以降低栅极驱动电路的输出噪声，提高栅极驱动电路的输出稳定性。

以下对如图3所示的移位寄存器单元的具体结构进行详细的举例说明。

上拉控制模块10可以包括：

第一晶体管M1，其栅极连接第一信号输入端INPUT，第一极连接第一电压端VDD，第二极与上拉控制节点PU相连接。

具体的，当第一信号输入端INPUT输入的信号将第一晶体管M1导通后，可以通过第一晶体管M1将上拉控制节点PU的电位上拉至第一电压端VDD的电压，并通过上拉控制节点PU对电容C进行充电，以为移位寄存器单元输出扫描信号做准备。

复位模块20可以包括：

第二晶体管M2，其栅极连接第二信号输入端RESET，第一极连接上拉控制节点PU，第二极与第二电压端VGL相连接。

具体的，当第二信号输入端RESET输入的信号将第二晶体管M2导通后，可以通过第二晶体管M2将上拉控制节点PU的电位下拉至第二电压端VGL输入的电压，从而达到对所述上拉控制节点PU进行降噪的目的，从而可以避免由于上拉控制节点PU的电位升高，误将输出模块30导通，使得移位寄存器单元的信号输出端OUTPUT误输出。

输出模块30可以包括：第三晶体管M3和电容C。

其中，第三晶体管M3，其栅极连接上拉控制节点PU，第一极连接第一时钟信号端CLK/CLKB，第二极与信号输出端OUTPUT相连接。

电容C的一端与上拉控制节点PU相连接，另一端连接信号输出端OUTPUT。

具体的，在上拉控制节点PU的控制下，可以将第三晶体管M3导通，以通过所述第三晶体管M3将第一时钟信号端CLK/CLKB输入的信号输出至所述信号输出端OUTPUT，以作为扫描信号(G0、G1…Gn)对于移位寄存器单元(SR0、SR1…SRn)相对应的栅线进行扫描。

第一控制模块40可以包括：

第四晶体管M4，其栅极通过下拉控制节点PD与第二时钟信号端CLKB/CLK相连接，第一极连接信号输出端OUTPUT，第二极与第二电压端VGL相连接。

具体的，在下拉控制节点PD的控制下，可以将第四晶体管M4导通，以通过第四晶体管M4将信号输出端OUTPUT输出的信号下拉至第二电压端VGL的电压，从而达到对信号输出端OUTPUT进行降噪的目的。

由于作为驱动晶体管的第三晶体管M3由于其尺寸相对于其他逻辑晶体管(M1、M2、M4、M5)较大，因此当第一信号输入端CLK/CLKB输入的时钟信号CLK为高电平时，第三晶体管M3自身的耦合电容产生的噪声电压也较大。所以在第四晶体管M4导通的情况下，可以将信号输出端OUTPUT下拉至第二电压端VGL输入的低电平，从而起到消除噪声电压的目的，使得移位寄存器单元在输出扫描信号时，能够避免受到噪声电压的干扰，保证其低压输出，以确保信号输出的稳定性。

第二控制模块50可以包括：

第五晶体管M5，其栅极通过下拉控制节点PD与第二时钟信号端CLKB/CLK相连接，第一极连接第一信号输入端INPUT，第二极与上拉控制节点PU相连接。

具体的，在下拉控制节点PD的控制下，可以将第五晶体管M5导通，以通过第五晶体管M5将第一信号输入端INPUT输入的信号对上拉控制节点PU的电位进行上拉或下拉。当第一信号输入端INPUT输入高电平时，可以对电容C进行充电，当第一信号输入端INPUT输入低电平时，可以对上拉控制节点PU进行降噪。

需要说明的是，本发明实施例中的所有晶体管均以N型晶体管为例进行的说明。其中晶体管的第一极可以为源极，第二极可以为漏极，或者晶体管的第一极可以为漏极，第二极可以为源极，本发明对此不作限制。

以下结合移位寄存器单元的时序图，如图4所示，对如图3所示的移位寄存器单元的工作过程进行详细的描述。

需要说明的是，以下实施例中的移位寄存器单元均是以第一时钟信号端CLK/CLKB输入时钟信号CLK；第二时钟信号端CLKB/CLK输入时钟信号CLKB为例进行说明。

第一阶段T1，CLK＝0；CLKB＝1；PU＝1；PD＝1；INPUT＝1；OUTPUT＝0；RESET＝0。需要说明的是，以下实施例中，“0”表示低电平；“1”表示高电平。

第一信号输入端INPUT输入高电平，将第一晶体管M1导通，通过第一晶体管M1将上拉控制节点PU的电位拉升至第一电压端VDD输入的高电平，第一电压端VDD输入的高电平还为电容C充电。

与此同时，第二时钟信号端CLKB/CLK输入的时钟信号CLKB为高电平，因此下拉控制节点PD的电位为高电平，在此情况下，第五晶体管M5，使得第一信号输入端INPUT输入的高电平，通过第五晶体管M5传输至电容C的一端(即上拉控制节点PU)，从而可以对电容C进行充电。

此外，下拉控制节点PD还可以将第四晶体管M4导通，通过所述第四晶体管M4将信号输出端OUTPUT的电位下拉至第二电压端VGL输入的低电平，以实现对信号输出端OUTPUT进行降噪，从而避免当第一信号输入端CLK/CLKB输入的时钟信号CLK为高电平时，第三晶体管M3自身的耦合电容产生的噪声电压对信号输出端OUTPUT输出电压信号稳定性的影响。

其中，对于移位寄存器单元SR(m)，0≤m≤n。由图2可知，上述第一信号输入端INPUT输入的信号为上一级的移位寄存器单元SR(m-1)的信号输出端OUTPUT输出的扫描信号G(m-1)。

第二阶段T2，CLK＝1；CLKB＝0；PU＝1；PD＝0；INPUT＝0；OUTPUT＝1；RESET＝0。

第一信号输入端INPUT和第二信号输入端RESET输入低电平，因此第一晶体管M1和第二晶体管M2处于截止状态。第二时钟信号端CLKB/CLK输入的时钟信号CLKB为低电平，因此下拉控制节点PD的电位为低电平。在此情况下，第五晶体管M5和第四晶体管M4处于截止状态。

此外，在电容C的自举效应(bootstrapping)的作用下，上拉控制节点PU的电位进一步升高，作为驱动晶体管的第三晶体管M3导通，将第一时钟信号端CLK/CLKB输入的时钟信号CLK，传输至该移位寄存器单元的信号输出端OUTPUT。由于第一时钟信号端CLK/CLKB输入的时钟信号CLK为高电平，因此信号输出端OUTPUT输出高电平作为扫描信号，并对与其相连接的栅线进行扫描。

在本阶段中，由于第四晶体管M4处于截止状态，因此可以保证信号输出端OUTPUT能够进行稳定的输出，避免其被第四晶体管M4拉低。

第三阶段T3，CLK＝0；CLKB＝1；PU＝0；PD＝1；INPUT＝0；OUTPUT＝0；RESET＝1。

第二信号输入端RESET输入高电平，将第二晶体管M2导通，通过所述第二晶体管M2，将上拉控制节点PU的电位下拉至低电平VGL。在此情况下，第三晶体管M3处于截止状态，从而可以避免在非输出阶段，移位寄存器单元的信号输出端OUTPUT误输出扫描信号。

此外，第二时钟信号端CLKB/CLK输出的时钟信号CLKB为高电平，从而将下拉控制节点PD的电位上拉至高电平。在此情况下，第五晶体管M5导通，由于此时第一信号输入端INPUT输入低电平，因此可以通过第五晶体管M5，对上拉控制节点PU进行降噪。

在下拉控制节点PD的控制下，第四晶体管M4导通，从而可以对信号输出端OUTPUT进行降噪，使得输出端OUTPUT的电位被下拉至第二电压端VGL输入的低电平，以避免当第一信号输入端CLK/CLKB输入的时钟信号CLK为高电平时，第三晶体管M3自身的耦合电容产生的噪声电压对信号输出端OUTPUT输出电压信号稳定性的影响。

其中，对于移位寄存器单元SR(m)，0≤m≤n。由图2可知，上述第二信号输入端RESET输入的信号为下一级的移位寄存器单元SR(m+1)的信号输出端OUTPUT输出的扫描信号G(m+1)。

第四阶段T4，PU＝0；INPUT＝0；OUTPUT＝0；RESET＝0。

第一信号输入端INPUT和第二信号输入端RESET输入低电平，因此第一晶体管M1和第二晶体管M2处于截止状态。此外，由于上拉控制节点PU为低电平，因此第三晶体管M3处于截止状态。

当第二时钟信号端CLKB/CLK输入的时钟信号CLKB为低电平时，下拉控制节点PD的电位为低电平。在此情况下，第五晶体管M5和第四晶体管M4处于截止状态。

当第二信号输入端CLKB/CLK输入的时钟信号CLKB为高电平时，下拉控制节点PD的电位为高电平。在此情况下，第五晶体管M5和第四晶体管M4导通。由于第一信号输入端INPUT输入低电平，因此可以通过第五晶体管M5，对上拉控制节点PU进行降噪。

此外，还可以通过第四晶体管M4对信号输出端OUTPUT进行降噪，以避免当第一信号输入端CLK/CLKB输入的时钟信号CLK为高电平时，第三晶体管M3自身的耦合电容产生的噪声电压对信号输出端OUTPUT输出电压信号稳定性的影响。

综上所述，T1～T3阶段可以称为移位寄存器单元的工作时间。信号输出端OUTPUT只有在第二阶段T2阶段才输出高电平，因此第二阶段T2可以为移位寄存器单元的数据输出阶段。T1、T3阶段为移位寄存器单元的非输出阶段，在此阶段内信号输出端OUTPUT输出低电平。

而第四阶段T4为移位寄存器单元的非工作时间，并且，在第一信号输入端INPUT输入高电平之前，移位寄存器单元保持上述第四阶段T4。

此外，上述晶体管(M1～M5)也可以均为P型晶体管。当移位寄存器单元中的晶体管，以及像素单元中与栅线相连的晶体管均为P型晶体管时。需要对驱动信号的时序，以及电路的输入信号进行相应的调整。

具体的，可以将图1或图3中连接第二电压端VGL的模块或晶体管与第一电压端VDD相连接；将连接第一电压端VDD的模块或晶体管与第二电压端VGL相连接。此外，需要对图4中驱动信号的方向进行翻转。具体的工作过程同上所述，在此不再赘述。

本发明实施例提供一种显示器件，包括如上所述的任意一种栅极驱动电路。具有与本发明前述实施例提供的栅极驱动电路相同的有益效果，由于栅极驱动电路在前述实施例中已经进行了详细说明，此处不再赘述。

该显示器件具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的液晶显示产品或者部件。

本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的驱动方法，可以包括：

第一阶段T1，CLK＝0；CLKB＝1；PU＝1；PD＝1；INPUT＝1；OUTPUT＝0；RESET＝0。

上拉控制模块10可以根据第一信号输入端INPUT输入的信号，将第一电压端VDD的电压传输至上拉控制节点PU。

第二时钟信号端CLKB/CLK输入的时钟信号CLKB为高电平，因此下拉控制节点PD的电位被拉升至高电平。在此情况下，在下拉控制节点PU的控制下，第一控制模块40可以通过第二电压端VGL对信号输出端OUTPUT的电位进行下拉，从而对信号输出端OUTPUT降噪，以避免当第一信号输入端CLK/CLKB输入的时钟信号CLK为高电平时，第三晶体管M3自身的耦合电容产生的噪声电压对信号输出端OUTPUT输出电压信号稳定性的影响。

此外，由于第一信号输入端INPUT输入高电平，因此在下拉控制节点PU的控制下，第二控制模块50可以通过第一信号输入端INPUT输入的信号对上拉控制节点PU进行上拉。

第二阶段T2，CLK＝1；CLKB＝0；PU＝1；PD＝0；INPUT＝0；OUTPUT＝1；RESET＝0。

在上拉控制节点PU的控制下，输出模块30可以将第一时钟信号端CLK/CLKB输入的时钟信号CLK传输至信号输出端OUTPUT，从而使得信号输出端OUTPUT向与该移位寄存器单元相连接的栅线输入扫描信号。

第三阶段T3，CLK＝0；CLKB＝1；PU＝0；PD＝1；INPUT＝0；OUTPUT＝0；RESET＝1。

复位模块20可以根据第二信号输入端RESET输入的信号对上拉控制节点PU的电位进行复位，具体的可以将上拉控制节点PU的电位下拉至第二电压端VGL输入的低电平。

在下拉控制节点PD的控制下，第一控制模块40可以通过第二电压端VGL对信号输出端OUTPUT的电位进行下拉，从而对信号输出端OUTPUT降噪，以避免当第一信号输入端CLK/CLKB输入的时钟信号CLK为高电平时，第三晶体管M3自身的耦合电容产生的噪声电压对信号输出端OUTPUT输出电压信号稳定性的影响。

此外，由于第一信号输入端INPUT输入低电平，因此第二控制模块50可以通过第一信号输入端INPUT对上拉控制节点PU的电位进行下拉，从而对上拉控制节点PU降噪。

第四阶段T4，PU＝0；INPUT＝0；OUTPUT＝0；RESET＝0。

当第二时钟信号端CLKB/CLK输入的时钟信号CLKB为高电平时，第一控制模块40可以通过第二电压端VGL对信号输出端OUTPUT的电位进行下拉，从而对信号输出端OUTPUT降噪，以避免当第一信号输入端CLK/CLKB输入的时钟信号CLK为高电平时，第三晶体管M3自身的耦合电容产生的噪声电压对信号输出端OUTPUT输出电压信号稳定性的影响。

由于本阶段中，第一信号输入端INPUT输入低电平，因此，当第二时钟信号端CLKB/CLK输入的时钟信号CLKB为高电平时，第二控制模块50通过第一信号输入端INPUT对上拉控制节点PU进行降噪，从而避免上拉控制节点PU误将第三晶体管M3导通。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种移位寄存器单元，其特征在于，包括上拉控制模块、复位模块、输出模块、第一控制模块以及第二控制模块；

所述上拉控制模块，分别连接第一信号输入端、第一电压端以及上拉控制节点，用于在所述第一信号输入端输入信号的控制下，将所述第一电压端的电压传输至所述上拉控制节点；

所述复位模块，分别连接第二信号输入端、第二电压端以及所述上拉控制节点，用于在所述第二信号输入端输入信号的控制下，将所述上拉控制节点的电位下拉至所述第二电压端的电压；

所述输出模块，分别连接第一时钟信号端、所述上拉控制节点以及信号输出端，用于在所述上拉控制节点的控制下，将所述第一时钟信号端输入的信号传输至所述信号输出端；

所述第一控制模块，通过下拉控制节点与第二时钟信号端相连接，还连接于所述信号输出端和所述第二电压端，用于在所述第二时钟信号端输入信号的控制下，将所述信号输出端下拉至所述第二电压端的电压；

所述第二控制模块，通过所述下拉控制节点与所述第二时钟信号端相连接，还连接于所述第一信号输入端以及所述上拉控制节点，用于在所述第二时钟信号端输入信号的控制下，将所述上拉控制节点的电位上拉或下拉至所述第一信号输入端输入的电压。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括：

第一晶体管，其栅极连接所述第一信号输入端，第一极连接所述第一电压端，第二极与所述上拉控制节点相连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括：

第二晶体管，其栅极连接所述第二信号输入端，第一极连接所述上拉控制节点，第二极与所述第二电压端相连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：第三晶体管和电容；

所述第三晶体管，其栅极连接所述上拉控制节点，第一极连接所述第一时钟信号端，第二极与所述信号输出端相连接；

所述电容的一端与所述上拉控制节点相连接，另一端连接所述信号输出端。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一控制模块包括：

第四晶体管，其栅极通过所述下拉控制节点与所述第二时钟信号端相连接，第一极连接所述信号输出端，第二极与所述第二电压端相连接。

6.根据权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述第二控制模块包括：

第五晶体管，其栅极通过所述下拉控制节点与所述第二时钟信号端相连接，第一极连接所述第一信号输入端，第二极与所述上拉控制节点相连接。

7.一种栅极驱动电路，其特征在于，包括至少两级如权利要求1-6任一项所述的移位寄存器单元；

第一级移位寄存器单元的第一信号输入端与起始信号端相连接；

除所述第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端与其相邻的上一级移位寄存器单元的信号输出端相连接；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的信号输出端相连接；

所述最后一级的移位寄存器单元的第二信号输入端与复位信号端相连接。

8.一种显示装置，其特征在于，包括如权利要求7所述的栅极驱动电路。

9.一种用于驱动如权利要求1-6任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

第一阶段，第一时钟信号端、第二时钟信号端输入低电平，第二时钟信号端和第一信号输入端输入高电平；

上拉控制模块根据第一信号输入端输入的信号，将第一电压端的电压传输至上拉控制节点；在下拉控制节点的控制下，第一控制模块通过第二电压端对信号输出端的电位进行下拉；第二控制模块通过所述第一信号输入端输入的信号对所述上拉控制节点的电位进行上拉；

第二阶段，所述第一时钟信号端输入高电平，所述第二时钟信号端、所述第一信号输入端、所述第二信号输入端输入低电平；

在上拉控制节点的控制下，输出模块将第一时钟信号端输入的信号传输至所述信号输出端；

第三阶段，所述第一时钟信号端、所述第一信号输入端输入低电平，所述第二时钟信号端、所述第二信号输入端输入高电平；

复位模块根据第二信号输入端输入的信号对所述上拉控制节点的电位进行复位；

在所述下拉控制节点的控制下，所述第一控制模块通过所述第二电压端对所述信号输出端的电位进行下拉；所述第二控制模块通过所述第一信号输入端对所述上拉控制节点的电位进行下拉；

第四阶段，所述第一信号输入端、第二信号输入端输入低电平；

当所述第二时钟信号端输入高电平时，所述第一控制模块通过所述第二电压端对所述信号输出端的电位进行下拉；

所述第二控制模块通过所述第一信号输入端对所述上拉控制节点的电位进行下拉。