CN108428468B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，包括：预充电路、复位电路、上拉电路、下拉电路和下拉控制电路，其中，预充电路用于在预充阶段时在预充信号输入端所提供的预充信号的控制下，执行对上拉节点的电位进行预充的操作；下拉控制电路用于在预充阶段时响应于上拉节点的电位，执行将下拉节点的电位下拉的操作。本发明的技术方案通过设置下拉控制电路，并在预充阶段时利用下拉控制电路控制下拉节点处于低电平，以使得复位电路不会进行工作也不会输出漏电流，从而能避免复位电路对上拉节点的预充电过程造成影响。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
背景技术
现有的移位寄存器内一般包括有复位电路，复位电路用于在复位阶段时对移位寄存器内的上拉节点的电位进行复位处理。其中，复位电路包括一个晶体管，该晶体管的栅极与复位信号输入端连接。
在实际应用中发现，当移位寄存器工作于预充阶段时，复位电路中的晶体管的栅极处于悬空(floating)状态。
由于现有的显示面板制作过程中常用氧化物薄膜晶体管(Thin FilmTransistor，简称TFT)，氧化物TFT通常为耗尽型，在其栅极处于floating状态时，氧化物TFT容易导通，输出漏电流；即，预充电路中的晶体管会在预充阶段时导通，外部的杂质信号容易写入，即复位电路输出漏电流，从而影响上拉节点的电位的预充过程，进而会对移位寄存器的信号输出端的输出造成影响。
因此，如何避免在预充阶段时复位电路输出漏电流对预充过程造成影响，是本领域技术人员亟待解决的技术问题。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法和栅极驱动电路。
为实现上述目的，本发明提供了一种移位寄存器，包括：预充电路、复位电路、上拉电路、下拉电路和下拉控制电路；
其中，所述预充电路、所述复位电路、所述上拉电路和所述下拉控制电路连接于上拉节点，所述复位电路、所述下拉电路和所述下拉控制电路连接于下拉节点；
所述预充电路，用于在预充阶段时在预充信号输入端所提供的预充信号的控制下，执行对所述上拉节点的电位进行预充的操作；
所述下拉控制电路，用于在所述预充阶段时响应于所述上拉节点的电位，执行将所述下拉节点的电位下拉的操作，以及在复位阶段时在复位信号输入端所提供的复位信号的控制下，执行将所述下拉节点的电位上拉的操作；
所述上拉电路，用于在输出阶段时响应于所述上拉节点的电位，执行将信号输出端的电位上拉的操作；
所述下拉电路，用于在复位阶段时响应于所述下拉节点的电位，执行将所述信号输出端的电位下拉的操作；
所述复位电路，用于在所述复位阶段时响应于所述下拉节点的电位，执行对所述上拉节点的电位进行复位的操作。
可选地，所述预充电路包括：第一晶体管；
所述第一晶体管的控制极与所述预充信号输入端连接，所述第一晶体管的第一极与所述预充信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接。
可选地，所述移位寄存器还包括：稳压电路，所述稳压电路与所述第一晶体管的第一极连接；
所述稳压电路，用于在所述输出阶段时向所述第一晶体管的第一极提供高电平信号，以避免所述第一晶体管处产生漏电流。
可选地，所述稳压电路包括：第二晶体管和第三晶体管，所述第一晶体管的第一极通过所述第二晶体管与所述预充信号输入端连接；
所述第二晶体管的控制极与第一时钟信号输入端连接，所述第二晶体管的第一极与所述预充信号输入端连接，所述第二晶体管的第二极与所述第一晶体管的第一极连接；
所述第三晶体管的控制极与第二时钟信号输入端连接，所述第三晶体管的第一极与所述第一晶体管的第一极连接，所述第三晶体管的第二极与所述第二时钟信号输入端连接；
所述第二时钟信号输入端所提供的第二时钟信号与所述第一时钟信号输入端所提供的第一时钟信号的相位相反。
可选地，所述下拉控制电路包括：第四晶体管和第五晶体管；
所述第四晶体管的控制极与所述上拉节点连接，所述第四晶体管的第一极与第一电源端连接，所述第四晶体管的第二极与所述下拉节点连接；
所述第五晶体管的控制极与所述复位信号输入端连接，所述第五晶体管的第一极与所述下拉节点连接，所述第五晶体管的第二极与所述第二电源端连接。
可选地，所述复位电路包括：第六晶体管；
所述第六晶体管的控制极与所述下拉节点连接，所述第六晶体管的第一极与所述上拉节点连接，所述第六晶体管的第二极与第一电源端连接。
可选地，所述上拉电路包括：第七晶体管和电容；
所述第七晶体管的控制极与所述上拉节点连接，所述第七晶体管的第一极与第二时钟信号输入端连接，所述第七晶体管的第二极与所述信号输出端连接；
所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述信号输出端连接。
可选地，所述下拉电路包括：第八晶体管；
所述第八晶体管的控制极与所述下拉节点连接，所述第八晶体管的第一极与所述信号输出端连接，所述第八晶体管的第二极与第三电源端连接；
为实现上述目的，本发明还提供了一种栅极驱动电路，包括：若干个级联的移位寄存器，所述移位寄存器采用上述移位寄存器；
除第一级移位寄存器外，每一级移位寄存器的预充信号输入端与上一级移位寄存器的信号输出端连接；
除最后一级移位寄存器外，每一级移位寄存器的复位信号输入端与下一级移位寄存器的信号输出端连接。
为实现上述目的，本发明还提供了一种显示装置，包括：如上述的栅极驱动电路。
为实现上述目的，本发明还提供了一种移位寄存器的驱动方法，所述移位寄存器采用上述移位寄存器，所述驱动方法包括：
在预充阶段，所述预充电路在预充信号输入端所提供的预充信号的控制下执行对所述上拉节点的电位进行预充的操作，所述下拉控制电路响应于所述上拉节点的电位执行将所述下拉节点的电位下拉的操作；
在输出阶段，所述上拉电路响应于所述上拉节点的电位执行将信号输出端的电位上拉的操作；
在复位阶段，所述下拉控制电路在复位信号输入端所提供的复位信号的控制下执行将所述下拉节点的电位上拉的操作，所述复位电路响应于所述下拉节点的电位执行对所述上拉节点的电位进行复位的操作，所述下拉电路响应于所述下拉节点的电位执行将所述信号输出端的电位下拉的操作。
可选地，在输出阶段时还包括：
所述稳压电路向所述第一晶体管的第一极提供高电平信号，以避免所述第二晶体管处产生漏电流。
本发明具有以下有益效果：
本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，该移位寄存器包括：预充电路、复位电路、上拉电路、下拉电路和下拉控制电路，其中，预充电路用于在预充阶段时在预充信号输入端所提供的预充信号的控制下，执行对上拉节点的电位进行预充的操作；下拉控制电路用于在预充阶段时响应于上拉节点的电位，执行将下拉节点的电位下拉的操作，以及在复位阶段时在复位信号输入端所提供的复位信号的控制下，执行将下拉节点的电位上拉的操作；上拉电路用于在输出阶段时响应于上拉节点的电位，执行将信号输出端的电位上拉的操作；下拉电路用于在复位阶段时响应于下拉节点的电位，执行将信号输出端的电位下拉的操作；复位电路用于在复位阶段时响应于下拉节点的电位，执行对上拉节点的电位进行复位的操作。本发明的技术方案通过设置下拉控制电路，并在预充阶段时利用下拉控制电路控制下拉节点处于低电平，以使得复位电路不会进行工作也不会输出漏电流，从而能避免复位电路对上拉节点的预充电过程造成影响。
附图说明
图1为现有的移位寄存器的电路结构示意图；
图2为本发明一实施例提供的一种移位寄存器的电路结构示意图；
图3为本发明一实施例提供的一种移位寄存器的电路结构示意图；
图4为图3所示移位寄存器的工作时序图；
图5为本发明一实施例提供的一种移位寄存器的电路结构示意图；
图6为本发明一实施例提供的一种移位寄存器的驱动方法的流程图；
图7为本发明一实施例提供的一种栅极驱动电路的电路结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置进行详细描述。
本发明中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。
此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管；当晶体管为N型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电压，截止电压为高电平电压；本发明实施例中将以各晶体管均为N型晶体管为例进行示例性说明。
图1为现有的移位寄存器的电路结构示意图，如图1所示，该移位寄存器包括：预充电路1、复位电路2、上拉电路3和下拉电路4；其中，预充电路1、复位电路2和上拉电路3连接于上拉节点PU。现有的复位电路2包括：一个晶体管T0，晶体管T0的栅极与复位信号输入端RESET连接。在预充阶段时，预充电路1在预充信号输入端INPUT所提供的预充信号的控制下对上拉节点PU的电位进行预充电处理；与此同时，晶体管T0的栅极处于floating状态，晶体管T0容易导通并输出漏电流，从而预充过程造成影响。
为解决现有技术中复位电路在预充阶段时输出漏电流而影响预充过程的问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
图2为本发明一实施例提供的一种移位寄存器的电路结构示意图，如图2所示，该移位寄存器包括：预充电路1、复位电路2、上拉电路3、下拉电路4和下拉控制电路5。其中，预充电路1、复位电路2、上拉电路3和下拉控制电路5连接于上拉节点PU，复位电路2、下拉电路4和下拉控制电路5连接于下拉节点PD。
预充电路1用于在预充阶段时在预充信号输入端INPUT所提供的预充信号的控制下，执行对上拉节点PU的电位进行预充的操作。
下拉控制电路5用于在预充阶段时响应于上拉节点PU的电位，执行将下拉节点PD的电位下拉的操作，以及在复位阶段时在复位信号输入端RESET所提供的复位信号的控制下，执行将下拉节点PD的电位上拉的操作。
上拉电路3用于在输出阶段时响应于上拉节点PU的电位，执行将信号输出端OUTPUT的电位上拉的操作。
下拉电路4用于在复位阶段时响应于下拉节点PD的电位，执行将信号输出端OUTPUT的电位下拉的操作。
复位电路2用于在复位阶段时响应于下拉节点PD的电位，执行对上拉节点PU的电位进行复位的操作。
本发明提供的移位寄存器工作过程包括三个阶段：预充阶段、输出阶段和复位阶段。
其中，在预充阶段时，预充电路1在预充信号输入端INPUT所提供的预充信号的控制下，执行对上拉节点PU的电位进行预充的操作。
与此同时，下拉控制电路5响应于在上拉节点PU的电位执行将下拉节点PD的电位下拉的操作。具体地，下拉控制电路5与一提供低电平电压VGL的电源端连接，下拉控制电路5将低电平电压VGL写入至下拉节点PD，以实现将下拉节点PD的电位下拉。
在预充阶段过程中，由于下拉节点PD的电位被下拉，因此下拉节点PD始终处于低电平状态。由于复位电路2受控于下拉节点PD的电位，因此复位电路2不会进行工作也不会输出漏电流，因而不会对上拉节点PU的预充电过程造成影响，从而保证了预充效果。
在输出阶段时，上拉电路3响应于上拉节点PU的电位执行将信号输出端OUTPUT的电位上拉的操作，以使得信号输出端OUTPUT输出高电平。具体地，上拉电路3与一提供时钟信号的时钟信号输入端CK2连接，且该时钟信号输入端CK2提供的时钟信号在输出阶段时处于高电平状态，上拉电路3将处于高电平状态的时钟信号写入至信号输出端，以实现将信号输出端的电位上拉。
在复位阶段时，下拉控制电路5在复位信号输入端RESET所提供的复位信号的控制下，执行将下拉节点PD的电位上拉的操作；具体地，下拉控制电路5与一提供高电平电压VGH的电源端连接，下拉控制电路5将高电平电压VGH写入至下拉节点PD，以实现将下拉节点PD的电位上拉。
此外，复位电路2响应于下拉节点PD的电位，执行对上拉节点PU进行复位处理的操作；具体地，复位电路2与一提供低电平电压VGL的电源端连接，复位电路2将低电平电压VGL写入至上拉节点PU，以实现将上拉节点PU的电位下拉，从而实现复位。
与此同时，下拉电路4响应于下拉节点PD的电位，执行将信号输出端OUTPUT的电位下拉的操作，以使得信号输出端OUTPUT输出低电平。具体地，下拉电路4与一提供低电平电压VGL的电源端连接，下拉电路4将低电平电压VGL写入至信号输出端OUTPUT，以实现将信号输出端OUTPUT的电位下拉。
本发明的技术方案通过设置下拉控制电路，并利用下拉节点来控制复位电路进行工作；当在预充阶段时，下拉控制电路将下拉节点电位下拉以使得下拉节点处于低电平，从而保证复位电路不会进行工作也不会输出漏电流，进而不会对上拉节点的预充电过程造成影响。
图3为本发明一实施例提供的一种移位寄存器的电路结构示意图，如图3所示，该移位寄存器为基于图2所示移位寄存器的一种具体方案。其中，预充电路1包括：第一晶体管T1；第一晶体管T1的控制极与预充信号输入端INPUT连接，第一晶体管T1的第一极与预充信号输入端INPUT连接，第一晶体管T1的第二极与上拉节点PU连接。
可选地，下拉控制电路5包括：第四晶体管T4和第五晶体管T5；第四晶体管T4的控制极与上拉节点PU连接，第四晶体管T4的第一极与第一电源端连接，第四晶体管T4的第二极与下拉节点PD连接；第五晶体管T5的控制极与复位信号输入端RESET连接，第五晶体管T5的第一极与下拉节点PD连接，第五晶体管T5的第二极与第二电源端连接。
可选地，复位电路2包括：第六晶体管T6；第六晶体管T6的控制极与下拉节点PD连接，第六晶体管T6的第一极与上拉节点PU连接，第六晶体管T6的第二极与第一电源端连接。
可选地，上拉电路3包括：第七晶体管T7和电容C；第七晶体管T7的控制极与上拉节点PU连接，第七晶体管T7的第一极与第二时钟信号输入端CK2连接，第七晶体管T7的第二极与信号输出端OUTPUT连接；电容C的第一端与上拉节点PU连接，电容C的第二端与信号输出端OUTPUT连接。
可选地，下拉电路4包括：第八晶体管T8；第八晶体管T8的控制极与下拉节点PD连接，第八晶体管T8的第一极与信号输出端OUTPUT连接，第八晶体管T8的第二极与第三电源端连接。
下面将结合附图来对图3所示移位寄存器的工作过程进行详细描述。其中，第一电源端和第三电源端提供低电平电压VGL，第二电源端提供高电平电压VGH。
图4为图3所示移位寄存器的工作时序图，如图4所示，该移位寄存器的工作过程包括三个阶段：预充阶段t1、输出阶段t2和复位阶段t3。
在预充阶段t1时，第二时钟信号输入端CK2提供的第二时钟信号处于低电平状态，预充信号输入端INPUT提供的预充信号处于高电平状态，复位信号输入端RESET提供的复位信号处于低电平状态。
由于预充信号处于高电平状态，则第一晶体管T1导通，处于高电平状态的预充信号通过第一晶体管T1对上拉节点PU进行充电，上拉节点PU处于高电平状态，此时第七晶体管T7导通，处于低电平状态的第二时钟信号通过第七晶体管T7写入至信号输出端OUTPUT，即信号输出端OUTPUT输出低电平。
与此同时，由于上拉节点PU处于高电平状态，因此第四晶体管T4导通，低电平电压VGL通过第四晶体管T4写入至下拉节点PD，此时第六晶体管T6和第八晶体管T8均截止。第六晶体管T6不会输出漏电流，即不会影响上拉节点PU的预充电过程。
在输出阶段t2时，第二时钟信号输入端CK2提供的第二时钟信号处于高电平状态，预充信号输入端INPUT提供的预充信号处于低电平状态，复位信号输入端RESET提供的复位信号处于低电平状态。
由于预充信号处于低电平状态，则第一晶体管T1截止，上拉节点PU处于floating状态，即电容C的第一端处于floating状态，此时第七晶体管T7维持导通，处于高电平状态的第二时钟信号通过第七晶体管T7写入至信号输出端OUTPUT，即信号输出端OUTPUT输出高电平。在此过程中，由于电容C的第二端的电压发生跳变，在电容C自举作用下，电容C第一端的电压会上拉至更高电位。
与此同时，第四晶体管T4维持导通状态，下拉节点PD维持低电平状态，第五晶体管T5、第六晶体管T6和第八晶体管T8维持截止状态。
在复位阶段t3时，第二时钟信号输入端CK2提供的第二时钟信号处于低电平状态，预充信号输入端INPUT提供的预充信号处于低电平状态，复位信号输入端RESET提供的复位信号处于高电平状态。
由于复位信号处于高电平状态，则第五晶体管T5导通，高电平电压VGH通过第五晶体管T5写入至下拉节点PD，下拉节点PD处于高电平状态，此时第六晶体管T6和第八晶体管T8均导通。
由于第六晶体管T6导通，则低电平电压VGL通过第六晶体管T6写入至上拉节点PU，上拉节点PU复位至低电平状态，此时第四晶体管T4和第七晶体管T7均截止。
由于第八晶体管T8导通，则低电平电压VGL通过第八晶体管T8写入至信号输出端OUTPUT，即信号输出端OUTPUT输出低电平。
本发明的技术方案通过设置下拉控制电路，并利用下拉节点来控制复位电路进行工作；当在预充阶段时，下拉控制电路中的第四晶体管导通，低电平电压通过第四晶体管写入至下拉节点，以使得下拉节点处于低电平状态，从而保证复位电路中的第六晶体管始终处于截止状态，第六晶体管不会输出漏电流，进而不会对上拉节点的预充电过程造成影响。
图5为本发明一实施例提供的一种移位寄存器的电路结构示意图，如图5所示，图5所示的移位寄存器中还包括稳压电路6，稳压电路6与第一晶体管T1的第一极连接，用于在输出阶段时向第一晶体管T1的第一极(即节点A)提供高电平信号，以减小第一晶体管T1的第一极与第二极之间的电压差，从而能避免第一晶体管T1处产生漏电流，进而能维持上拉节点PU电压的稳定。
可选地，稳压电路6包括：第二晶体管T2和第三晶体管T3，第一晶体管T1的第一极通过第二晶体管T2与预充信号输入端INPUT连接。第二晶体管T2的控制极与第一时钟信号输入端CK1连接，第二晶体管T2的第一极与预充信号输入端INPUT连接，第二晶体管T2的第二极与第一晶体管T1的第一极连接；第三晶体管T3的控制极与第二时钟信号输入端CK2连接，第三晶体管T3的第一极与第一晶体管T1的第一极连接，第三晶体管T3的第二极与第二时钟信号输入端CK2连接；第二时钟信号输入端CK2所提供的第二时钟信号与第一时钟信号输入端CK1所提供的第一时钟信号的相位相反。
图5所示移位寄存器的工作时序可参照图4中所示，具体工作过程可参见上述实施例中的内容，此处不再赘述。此处仅对稳压电路6工作过程进行描述。
在预充阶段时，由于第一时钟信号处于高电平状态，因此第二晶体管T2导通，预充信号可通过第二晶体管T2、第一晶体管T1写入至上拉节点PU。与此同时，由于第二时钟信号处于低电平状态，因此第三晶体管T3处于截止状态。
在输出阶段时，由于第一时钟信号处于低电平状态，因此第二晶体管T2截止。与此同时，由于第二时钟信号处于高电平状态，因此第三晶体管T3处于导通状态，处于高电平状态的第二时钟信号通过第三晶体管T3写入至第一晶体管T1的第一极，从而能减小第一晶体管T1的第一极与第二极之间的电压差。
在复位阶段时，由于第一时钟信号处于高电平状态，因此第二晶体管T2导通；又由于预充信号处于低电平状态，因此第一晶体管T1截止，此时预充信号不会写入至上拉节点PU。
在本实施例中，通过设置稳压电路，稳压电路可在输出阶段时向第一晶体管的第一极提供高电平信号，以减小第一晶体管的第一极与第二极之间的电压差，从而能避免第一晶体管处产生漏电流，进而有利于维持上拉节点电压的稳定。
本发明至少一实施例提供了一种移位寄存器，通过设置下拉控制电路，并在预充阶段时利用下拉控制电路控制下拉节点处于低电平，以使得复位电路不会进行工作也不会输出漏电流，从而能避免复位电路对上拉节点的预充电过程造成影响。
图6为本发明一实施例提供的一种移位寄存器的驱动方法的流程图，如图6所示，其中移位寄存器采用上述任一实施例中提供的移位寄存器，移位寄存器的驱动方法包括：
步骤S101、在预充阶段，预充电路在预充信号输入端所提供的预充信号的控制下，执行对上拉节点的电位进行预充的操作；下拉控制电路响应于在上拉节点的电位执行将下拉节点的电位下拉的操作。
步骤S102、在输出阶段，上拉电路响应于上拉节点的电位执行将信号输出端的电位上拉的操作，以使得信号输出端输出高电平。
需要说明的是，当移位寄存器中包括有稳压电路时，在输出阶段时还包括：稳压电路向第一晶体管的第一极提供高电平信号，以避免第一晶体管处产生漏电流。
步骤S103、在复位阶段，下拉控制电路在复位信号输入端所提供的复位信号的控制下，执行将下拉节点的电位上拉的操作；复位电路响应于下拉节点的电位，执行对上拉节点进行复位处理的操作；下拉电路响应于下拉节点的电位，执行将信号输出端的电位下拉的操作。
对于上述步骤S101～步骤S103的具体描述，可参见上述任一实施例中的内容，此处不再赘述。
本发明一实施例提供了一种移位寄存器的驱动方法，通过设置下拉控制电路，并在预充阶段时利用下拉控制电路控制下拉节点处于低电平，以使得复位电路不会进行工作也不会输出漏电流，从而能避免复位电路对上拉节点的预充电过程造成影响。
图7为本发明一实施例提供的一种栅极驱动电路的电路结构示意图，如图7所示，该栅极驱动电路包括：若干个级联的移位寄存器SR_1/SR_2……/SR_N-1/SR_N。其中,移位寄存器SR_1……SR_N均可采用上述任一实施例中任一提供的移位寄存器。
在该栅极驱动电路中，除第一级移位寄存器SR_1外，每一级移位寄存器的预充信号输入端INPUT与上一级移位寄存器的信号输出端连接；除最后一级移位寄存器SR_N外，每一级移位寄存器的复位信号输入端RESET与下一级移位寄存器的信号输出端连接。
在实际应用中，位于奇数级的移位寄存器的第一时钟信号输入端CK1与第一时钟信号线CKL1连接，位于奇数级的移位寄存器的第二时钟信号输入端CK2与第二时钟信号线CKL2连接；位于偶数级的移位寄存器的第一时钟信号输入端CK1与第二时钟信号线CKL2连接，位于偶数级的移位寄存器的第二时钟信号输入端CK2与第一时钟信号线CKL1连接。第一时钟信号线CKL1与第二时钟信号线CKL2中时钟信号的相位相反。
本发明一实施例提供了一种显示装置，该显示装置包括栅极驱动电路，其中栅极驱动电路采用上述实施例中提供的栅极驱动电路。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存器，其特征在于，包括：预充电路、复位电路、上拉电路、下拉电路和下拉控制电路；
其中，所述预充电路、所述复位电路、所述上拉电路和所述下拉控制电路连接于上拉节点，所述复位电路、所述下拉电路和所述下拉控制电路连接于下拉节点；
所述预充电路，用于在预充阶段时在预充信号输入端所提供的预充信号的控制下，执行对所述上拉节点的电位进行预充的操作；
所述下拉控制电路，用于在所述预充阶段时响应于所述上拉节点的电位，执行将所述下拉节点的电位下拉的操作，以及在复位阶段时在复位信号输入端所提供的复位信号的控制下，执行将所述下拉节点的电位上拉的操作；
所述上拉电路，用于在输出阶段时响应于所述上拉节点的电位，执行将信号输出端的电位上拉的操作；
所述下拉电路，用于在复位阶段时响应于所述下拉节点的电位，执行将所述信号输出端的电位下拉的操作；
所述复位电路，用于在所述复位阶段时响应于所述下拉节点的电位，执行对所述上拉节点的电位进行复位的操作。
2.根据权利要求1所述的移位寄存器，其特征在于，所述预充电路包括：第一晶体管；
所述第一晶体管的控制极与所述预充信号输入端连接，所述第一晶体管的第一极与所述预充信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接。
3.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存器还包括：稳压电路，所述稳压电路与所述第一晶体管的第一极连接；
所述稳压电路，用于在所述输出阶段时向所述第一晶体管的第一极提供高电平信号，以避免所述第一晶体管处产生漏电流。
4.根据权利要求3所述的移位寄存器，其特征在于，所述稳压电路包括：第二晶体管和第三晶体管，所述第一晶体管的第一极通过所述第二晶体管与所述预充信号输入端连接；
所述第二晶体管的控制极与第一时钟信号输入端连接，所述第二晶体管的第一极与所述预充信号输入端连接，所述第二晶体管的第二极与所述第一晶体管的第一极连接；
所述第三晶体管的控制极与第二时钟信号输入端连接，所述第三晶体管的第一极与所述第一晶体管的第一极连接，所述第三晶体管的第二极与所述第二时钟信号输入端连接；
所述第二时钟信号输入端所提供的第二时钟信号与所述第一时钟信号输入端所提供的第一时钟信号的相位相反。
5.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制电路包括：第四晶体管和第五晶体管；
所述第四晶体管的控制极与所述上拉节点连接，所述第四晶体管的第一极与第一电源端连接，所述第四晶体管的第二极与所述下拉节点连接；
所述第五晶体管的控制极与所述复位信号输入端连接，所述第五晶体管的第一极与所述下拉节点连接，所述第五晶体管的第二极与第二电源端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述复位电路包括：第六晶体管；
所述第六晶体管的控制极与所述下拉节点连接，所述第六晶体管的第一极与所述上拉节点连接，所述第六晶体管的第二极与第一电源端连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述上拉电路包括：第七晶体管和电容；
所述第七晶体管的控制极与所述上拉节点连接，所述第七晶体管的第一极与第二时钟信号输入端连接，所述第七晶体管的第二极与所述信号输出端连接；
所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述信号输出端连接。
8.根据权利要求1所述的移位寄存器，其特征在于，所述下拉电路包括：第八晶体管；
所述第八晶体管的控制极与所述下拉节点连接，所述第八晶体管的第一极与所述信号输出端连接，所述第八晶体管的第二极与第三电源端连接。
9.一种栅极驱动电路，其特征在于，包括：若干个级联的移位寄存器，所述移位寄存器采用上述权利要求1-8中任一所述移位寄存器；
除第一级移位寄存器外，每一级移位寄存器的预充信号输入端与上一级移位寄存器的信号输出端连接；
除最后一级移位寄存器外，每一级移位寄存器的复位信号输入端与下一级移位寄存器的信号输出端连接。
10.一种显示装置，其特征在于，包括：如上述权利要求9所述的栅极驱动电路。
11.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-8中任一所述移位寄存器，所述驱动方法包括：
在预充阶段，所述预充电路在预充信号输入端所提供的预充信号的控制下执行对所述上拉节点的电位进行预充的操作，所述下拉控制电路响应于所述上拉节点的电位执行将所述下拉节点的电位下拉的操作；
在输出阶段，所述上拉电路响应于所述上拉节点的电位执行将信号输出端的电位上拉的操作；
在复位阶段，所述下拉控制电路在复位信号输入端所提供的复位信号的控制下执行将所述下拉节点的电位上拉的操作，所述复位电路响应于所述下拉节点的电位执行对所述上拉节点的电位进行复位的操作，所述下拉电路响应于所述下拉节点的电位执行将所述信号输出端的电位下拉的操作。
12.根据权利要求11所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求3中所述移位寄存器，在输出阶段时还包括：
所述稳压电路向所述第一晶体管的第一极提供高电平信号，以避免所述第一晶体管处产生漏电流。
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