CN108492793B - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器、栅极驱动电路及显示装置，属于显示技术领域。本发明的移位寄存器，包括：输入模块、输出模块，以及第一稳压模块；其中，所述输入模块，用于在输入信号的控制下，通过工作电平信号对上拉节点进行预充电；所述上拉节点为所述输入模块、所述输出模块、所述第一稳压模块之间的连接节点；所述输出模块，用于根据所述上拉节点的电位，控制第一时钟信号的由信号输出端输出；所述第一稳压模块，用于在第一控制信号的控制下，将所述工作电平信号传输至所述上拉节点，以使所述上拉节点的电位稳定。

Description

移位寄存器、栅极驱动电路及显示装置

技术领域

本发明属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(Gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(Source)驱动每一行像素所需的信号依次从上往下输出。

其中，为栅极提供信号的是移位寄存器，一般的移位寄存器的结构均较为负载，由多个薄膜晶体管构成，这样一来，在移位寄存器进行工作时，难免会存在一些薄膜晶体管漏电的问题，致使移位寄存器所输出的信号不稳定，因此提供一种能够输出稳定信号的移位寄存器是亟需要解决的技术问题。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器及显示装置。

解决本发明技术问题所采用的技术方案是一种移位寄存器，包括：输入模块、输出模块，以及第一稳压模块；其中，

所述输入模块，用于在输入信号的控制下，通过工作电平信号对上拉节点进行预充电；所述上拉节点为所述输入模块、所述输出模块、所述第一稳压模块之间的连接节点；

所述输出模块，用于根据所述上拉节点的电位，控制第一时钟信号的由信号输出端输出；

所述第一稳压模块，用于在第一控制信号的控制下，将所述工作电平信号传输至所述上拉节点，以使所述上拉节点的电位稳定。

优选的是，所述第一稳压模块包括：第二晶体管；其中，

所述第二晶体管的第一极连接工作电平信号端，第二极连接所述上拉节点，控制极连接第一控制信号端。

优选的是，所述移位寄存器还包括：下拉控制模块、第一下拉模块、第二下拉模块；其中，

所述下拉控制模块，用于在第二时钟信号的控制下，通过工作电平信号控制下拉节点的电位；所述下拉节点为所述下拉控制模块、所述第一下拉模块、所述第二下拉模块之间的连接节点；

所述第一下拉模块，用于在所述下拉节点的电位的控制下，通过非工作电平信号将所述上拉节点的电位进行下拉；

所述第二下拉模块，用于在所述下拉节点的电位的控制下，通过非工作电平信号将所述信号输出端的电位进行下拉。

进一步优选的是，所述移位寄存器还包括降噪模块，用于在第二控制信号的控制下，通过非工作电平信号对所述上拉节点的输出进行降噪。

进一步优选的是，所述降噪模块包括：第四晶体管；其中，

所述第四晶体管的第一极连接非工作电平端，第二极连接所述上拉节点，控制极连接第二控制信号端。

进一步优选的是，所述移位寄存器还包括第二稳压模块，用于在所述上拉节点的电位的控制下，通过非工作电平信号稳定所述下拉节点的电位。

进一步优选的是，所述第二稳压模块包括：第十二晶体管；其中，

所述第十二晶体管的第一极连接所述下拉节点，第二极连接非工作电平信号端，控制极连接所述上拉节点。

进一步优选的是，所述信号输出端包括：第一信号输出端和第二信号输出端；所述第一信号输出端和所述信号输出端输出相同的信号；所述下拉控制模块包括：第十晶体管；所述第一下拉模块包括：第九晶体管；所述第二下拉模块包括：第六晶体管和第八晶体管；其中，

所述第六晶体管的第一极连接所述第一信号输出端，第二极连接非工作电平信号端，控制极连接所述下拉节点；

所述第八晶体管的第一极连接所述第二信号输出端，第二极连接非工作电平信号端，控制极连接所述下拉节点；

所述第九晶体管的第一极连接所述上拉节点，第二极连接非工作电平信号端，控制极连接所述下拉节点；

所述第十晶体管的第一极连接工作电平信号端，第二极连接所述下拉节点，控制极连接第二时钟信号端。

进一步优选的是，所述输入模块包括：第一晶体管和第十一晶体管；其中，

所述第一晶体管的第一极连接工作电平端，第二极连接所述上拉节点，控制极连接信号输入端；

所述第十一晶体管的第一极连接所述下拉节点，第二极连接非工作电平信号端，控制极连接信号输入端。

优选的是，所述信号输出端包括：第一信号输出端和第二信号输出端；所述第一信号输出端和所述信号输出端输出相同的信号；所述移位寄存器还包括：第一复位模块和第二复位模块；其中，

所述第一复位模块，用于在复位信号的控制下，通过非工作电平信号对所述上拉节点的电位进行复位；

所述第二复位模块，用于在复位信号的控制下，通过非工作电平信号对所述第一信号输出端和所述第二信号输出端的输出进行复位。

进一步优选的是，所述第一复位模块包括：第三晶体管；所述第二复位模块包括：第十三晶体管和第十四晶体管；其中，

所述第三晶体管的第一极连接非工作电平信号端，第二极连接所述上拉节点，控制极连接复位信号端；

所述第十三晶体管的第一极连接非工作电平信号端，第二极连接所述第一信号输出端，控制极连接所述复位信号端；

所述第十四晶体管的第一极连接非工作电平信号端，第二极连接所述第二信号输出端，控制极连接所述复位信号端。

优选的是，所述信号输出端包括：第一信号输出端和第二信号输出端；所述输出模块包括：第五晶体管、第七晶体管、存储电容；其中，

所述第五晶体管的第一极连接第一时钟信号端，第二极连接第一信号输出端，控制连接所述上拉节点；

所述第七晶体管的第一极连接第一时钟信号端，第二极连接第二信号输出端，控制连接所述上拉节点；

所述存储电容的第一端连接上拉节点，第二端连接所述第一信号输出端。

解决本发明技术问题所采用的技术方案是一种栅极驱动电路，包括多个级联的上述的移位寄存器。

优选的是，位于奇数级的所述移位寄存器的输出模块连接用以为其提供第一时钟信号的第一时钟信号线；

位于奇数级的所述移位寄存器的下拉控制模块连接用以为其提供第二时钟信号的第二时钟信号线；

位于偶数级的所述移位寄存器的输出模块连接用以为其提供第一时钟信号的第三时钟信号线；

位于偶数级的所述移位寄存器的下拉控制模块连接用以为其提供第二时钟信号的第四时钟信号线；

其中，第N-1级所述移位寄存器中的上拉节点连接第N级所述移位寄存器的第一稳压模块，为其提供第一控制信号；

第N-4级所述移位寄存器中的上拉节点连接第N级所述移位寄存器的降噪模块，为其提供第二控制信号；

所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线、所述第四时钟信号线所输出的时钟信号相差1/4周期。

解决本发明技术问题所采用的技术方案是一种显示装置，其包括上述的栅极驱动电路。

附图说明

图1为本发明的实施例1和2的移位寄存器的结构示意图；

图2为本发明的实施例1和2的移位寄存器的工作时序图；

图3为本发明的实施例3的栅极驱动电路的结构示意图。

其中附图标记为：1、输入模块；2、输出模块；3、第一稳压模块；4、下拉控制模块；5、第一下拉模块；6、第二下拉模块；7、降噪模块；8、第一复位模块；9、第二复位模块；10、第二稳压模块；T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；T7、第七晶体管；T8、第八晶体管；T9、第九晶体管；T10、第十晶体管；T11、第十一晶体管；T12、第十二晶体管；T13、第十三晶体管；T14、第十四晶体管；C1、存储电容；Q、上拉节点；QB、下拉节点；Input、信号输入端；clk1、第一时钟信号端；clk2、第二时钟信号端；CLK1、第一时钟信号线；CLK2、第二时钟信号线；CLK3、第三时钟信号线；CLK4、第四时钟信号线；T-Rst、复位信号端；Q-U、第一控制信号端；Q-D、第二时钟信号端；CR<N>、第一信号输出端；GN<N>、第二信号输出端；VGH、高电平信号端；VGL、低电平信号端。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极在一定条件下是可以互换的，所以其源极、漏极从连接关系的描述上是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以晶体管为N型晶体管进行说明的。当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入低电平时，源漏极导通，P型相反。可以想到的是采用晶体管为P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。

其中，由于本发明实施例中的薄膜晶体管采用N型薄膜晶体管，相应的工作电平信号为高电平信号，工作电平信号端为高电平信号端，非工作电平信号为低电平信号，非工作电平信号端则为低电平信号端。

实施例1：

结合图1所示，本实施例提供一种移位寄存器，包括输入模块1、输出模块2，以及第一稳压模块3；其中，输入模块1用于在输入信号的控制下，通过工作电平信号对上拉节点Q进行预充电；上拉节点Q为输入模块1、输出模块2、第一稳压模块3之间的连接节点；输出模块2用于根据上拉节点Q的电位，控制第一时钟信号的由信号输出端输出；第一稳压模块3用于在第一控制信号的控制下，将工作电平信号传输至上拉节点Q，以使上拉节点Q的电位稳定。

由于在本实施例的移位寄存器中增加了第一稳压模块3，因此，可以在移位寄存器的输出阶段，通过第一控制信号控制第一稳压模块3工作，将工作电平信号传输至上拉节点Q，以保证信号输出能够稳定的输出。

其中，本实施例中的输入模块1可以包括第一晶体管T1；该第一晶体管T1的源极连接高电平信号端VGH，漏极连接上拉节点Q，控制极连接信号输入端；这样一来，在输入阶段，可以通过给信号输入端输入高电平信号控制第一晶体管T1打开，以使高电平信号端VGH输入的高电平信号给上拉节点Q进行预充电，此时上拉节点Q处于高电位。

其中，在本实施例的移位寄存器中有选的包括输出相同信号的两个信号输出端，分别为第一信号输出端CR<N>和第二信号输出端GN<N>；而对于栅极驱动电路而言，通常包括多个级联移位寄存器，这样一来，本实施例的移位寄存器的一个信号输出端可以连接下一级移位寄存器的信号输出端，另一个信号端则可以连接与该移位寄存器对应的栅线。在本实施例中以移位寄存器中连接下一级移位寄存器的信号输入端的输出端为第一信号输出端CR<N>，连接栅线的信号输出端为第二输出端为例进行说明。具体的，输出模块2可以包括：第五晶体管T5、第七晶体管T7和存储电容C1；其中，第五晶体管T5的源极连接第一时钟信号端clk1，漏极连接第一信号输出端CR<N>，栅极连接上拉节点Q；第七晶体管T7的源极连接第一时钟信号端clk1，漏极连接第二信号输出端GN<N>，栅极连接上拉节点Q；存储电容C1的第一端连接上拉节点Q，第二端连接第一信号输出端CR<N>。这样一来，在输出阶段，由于上拉节点Q在输入阶段被预充为高电位，此时第五晶体管T5和第七晶体管T7均被打开，第一信号输出端CR<N>和第二信号输出端GN<N>均输出第一时钟信号，而第一时钟信号在输出阶段为高电平，此时第一信号输出端CR<N>和第二信号输出端GN<N>均输出高电平。

其中，本实施例中的第一稳压模块3可以包括第二晶体管T2，该第二晶体管T2的源极连接高电平信号端VGH，漏极连接上拉节点Q，栅极连接第一控制信号端。这样一来，可以在输出阶段，给第一控制信号端输入高电平信号，也即第一控制信号为高电平信号，第二晶体管T2打开，通过高电平信号端VGH输入的高电平信号，以使上拉节点Q保持稳定的高电位，从而保证第一信号输出端CR<N>和第二信号输出端GN<N>稳定的输出。

在上述移位寄存器的基础上，本实施例中的移位寄存器优选的还可以包括下拉控制模块4、第一下拉模块5和第二下拉模块6；其中，下拉控制模块4用于在第二时钟信号的控制下，通过工作电平信号控制下拉节点QB的电位；下拉节点QB为下拉控制模块4、第一下拉模块5、第二下拉模块6之间的连接节点；第一下拉模块5用于在下拉节点QB的电位的控制下，通过非工作电平信号将上拉节点Q的电位进行下拉；第二下拉模块6用于在下拉节点QB的电位的控制下，通过非工作电平信号将信号输出端的电位进行下拉。

其中，在本实施例中防止在下拉上拉节点Q电位时，上拉节点Q存在在噪声，优选的在本实施例的移位寄存器中还设置降噪模块7，该降噪模块7用于在第二控制信号的控制下，通过非工作电平信号下拉上拉节点Q的电位，以降低上拉节点Q在下拉阶段产生的噪声。

具体的，所述下拉控制模块4包括：第十晶体管T10；所述第一下拉模块5包括：第九晶体管T9；所述第二下拉模块6包括：第六晶体管T6和第八晶体管T8；降噪模块7包括：第四晶体管T4；其中，第四晶体管T4的源极连接低电平信号端VGL，漏极连接上拉节点Q，栅极连接第二控制信号端；第六晶体管T6的源极连接第一信号输出端CR<N>，漏极连接低电平信号端VGL，栅极连接下拉节点QB；第八晶体管T8的源极连接第二信号输出端GN<N>，漏极连接低电平信号端VGL，栅极连接下拉节点QB；第九晶体管T9的源极连接上拉节点Q，漏极连接低电平信号端VGL，栅极连接下拉节点QB；第十晶体管T10的源极连接高电平信号端VGH，漏极连接下拉节点QB，栅极连接第二时钟信号端clk2。

由于本实施例中的控制模块、第一下拉模块5、第二下拉模块6，以及降噪模块7具有上述的结构，因此，在下拉阶段，第二时钟信号端clk2输入的第二时钟信号为高电平信号，第十晶体管T10被打开，高电平信号端VGH输入的高电平信号输入至下拉节点QB，此时下拉节点QB的电位为高电平，第六晶体管T6、第八晶体管T8、第九晶体管T9均被打开，这样一来，低电平信号端VGL输入的低电平信号分别通过第六晶体管T6和第八晶体管T8下拉第一信号输出端CR<N>和第二信号输出端GN<N>的电位；以及，低电平信号端VGL输入的低电平信号，通过第九晶体管T9下拉上拉节点Q的电位；与此同时，第二控制信号端输入的第二控制信号为高电平信号，第四晶体管T4被打开，低电平信号端VGL输入的低电平信号通过第四晶体管T4降低上拉节点Q的输出噪声。

进一步的，在本实施例的移位寄存器中为了防止在输入阶段，下拉节点QB的电位由于漏电造成第一下拉模块5和第二下拉模块6打开，影响第一信号输出端CR<N>和第二信号输出的输出，优选的在输入模块1中增加第十一晶体管T11，也即输入模块1包括第一晶体管T1和第十一晶体管T11，该第十一晶体管T11的源极连接下拉节点QB，漏极连接低电平信号端VGL，栅极连接信号输入端。这样一来，当信号输入端被写入高电平信号，第十一晶体管T11会被打开，通过低电平信号端VGL写入的低电平信号拉低下拉节点QB的电位，防止第一下拉模块5被打开，影响上拉节点Q的电位。

同理，在本实施例的移位寄存器中为了防止在输出阶段，下拉节点QB的电位由于漏电造成第一下拉模块5和第二下拉模块6打开，影响第一信号输出端CR<N>和第二信号输出的输出，优选的本实施例的移位寄存器还包括：第二稳压模块10，用于在上拉节点Q的电位的控制下，通过非工作电平信号稳定所述下拉节点QB的电位。具体的，该第二稳压模块10可以包括：第十二晶体管T12；其中，该第十二晶体管T12的源极连接下拉节点QB，漏极连接低电平信号端VGL，栅极连接上拉节点Q。这样一来，在输出阶段，由于上拉节点Q处于高电位，此时第十二晶体管T12被打开，通过低电平信号端VGL写入的低电平信号拉低下拉节点QB的电位，防止第一下拉模块5和第二下拉模块6工作。

在上述移位寄存器的基础上，本实施例中的移位寄存器优选的还包括第一复位模块8和第二复位模块9；其中，第一复位模块8，用于在复位信号的控制下，通过非工作电平信号对上拉节点Q的电位进行复位；第二复位模块9用于在复位信号的控制下，通过非工作电平信号对第一信号输出端CR<N>和第二信号输出端GN<N>的输出进行复位。其中，第一复位模块8包括：第三晶体管T3；第二复位模块9包括：第十三晶体管T13和第十四晶体管T14；具体的，第三晶体管T3的源极连接低电平信号端VGL，漏极连接上拉节点Q，栅极连接复位信号端T-Rst；第十三晶体管T13的源极连接低电平信号端VGL，漏极连接第一信号输出端CR<N>，栅极连接复位信号端T-Rst；第十四晶体管T14的源极连接低电平信号端VGL，漏极连接第二信号输出端GN<N>，栅极连接复位信号端T-Rst。

对于栅极驱动电路驱动栅线进行画面显示时，通常在一帧画面显示之前，对移位寄存器的进行复位，而在本实施例中第一复位模块8包括：第三晶体管T3；第二复位模块9包括：第十三晶体管T13和第十四晶体管T14；这样一来，给复位信号端T-Rst写入高电平信号，第三晶体管T3、第十三晶体管T13和第十四晶体管T14，此时第三晶体管T3可以通过低电平信号端VGL写入的低电平信号，对上拉节点Q的电位进行复位；第十三晶体管T13可以通过低电平信号端VGL写入的低电平信号，对第一信号输出端CR<N>的电位进行复位；第十四晶体管T14可以通过低电平信号端VGL写入的低电平信号，对第二信号输出端GN<N>的电位进行复位。

至此完成了本实施例的移位寄存器的每一部分，以及每一部分的功能的介绍，为了更清楚本实施例的移位寄存器，结合实施例2中的具体移位寄存器结构，以及驱动方法进行具体说明。

实施例2：

如图1所示，本实施例提供一种移位寄存器，输入模块1、输出模块2、下拉控制模块4、第一下拉模块5、第二下拉模块6、第一复位模块8、第二复位模块9、第一稳压模块3、第二稳压模块10，以及降噪模块7。其中，输入模块1包括：第一晶体管T1和第十一晶体管T11；输出模块2包括：第五晶体管T5、第七晶体管T7和存储电容C1；下拉控制模块4包括：第十晶体管T10；第一下拉模块5包括：第九晶体管T9；第二下拉模块6包括：第六晶体管T6和第八晶体管T8；第一复位模块8包括：第三晶体管T3；第二复位模块9包括：第十三晶体管T13和第十四晶体管T14；第一稳压模块3包括：第二晶体管T2；第二稳压模块10包括：第十二晶体管T12；降噪模块7包括：第四晶体管T4。

具体的，输入模块1中第一晶体管T1的源极连接高电平信号端VGH，漏极连接上拉节点Q，控制极连接信号输入端；第十一晶体管T11的源极连接下拉节点QB，漏极连接低电平信号端VGL，栅极连接信号输入端。

输出模块2中的第五晶体管T5的源极连接第一时钟信号端clk1，漏极连接第一信号输出端CR<N>，栅极连接上拉节点Q；第七晶体管T7的源极连接第一时钟信号端clk1，漏极连接第二信号输出端GN<N>，栅极连接上拉节点Q；存储电容C1的第一端连接上拉节点Q，第二端连接第一信号输出端CR<N>。

下拉控制模块4中的第十晶体管T10的源极连接高电平信号端VGH，漏极连接下拉节点QB，栅极连接第二时钟信号端clk2。

第一下拉模块5中的第九晶体管T9的源极连接上拉节点Q，漏极连接低电平信号端VGL，栅极连接下拉节点QB。

第二下拉模块6中的第六晶体管T6的源极连接第一信号输出端CR<N>，漏极连接低电平信号端VGL，栅极连接下拉节点QB；第八晶体管T8的源极连接第二信号输出端GN<N>，漏极连接低电平信号端VGL，栅极连接下拉节点QB。

第一复位模块8中的第三晶体管T3的源极连接低电平信号端VGL，漏极连接上拉节点Q，栅极连接复位信号端T-Rst。

第二复位模块9中的第十三晶体管T13的源极连接低电平信号端VGL，漏极连接第一信号输出端CR<N>，栅极连接复位信号端T-Rst；第十四晶体管T14的源极连接低电平信号端VGL，漏极连接第二信号输出端GN<N>，栅极连接复位信号端T-Rst。

第一稳压模块3中的第二晶体管T2的源极连接高电平信号端VGH，漏极连接上拉节点Q，栅极连接第一控制信号端。

第二稳压模块10中的第十二晶体管T12的源极连接下拉节点QB，漏极连接低电平信号端VGL，栅极连接上拉节点Q。

降噪模块7中的第四晶体管T4的源极连接低电平信号端VGL，漏极连接上拉节点Q，栅极连接第二控制信号端。

结合图2所示的时序图，对上述的移位寄存器的驱动方法进行说明。

复位阶段：在一帧画面显示之前，给复位信号端T-Rst输入复位信号，也即高电平信号，第三晶体管T3、第十三晶体管T13和第十四晶体管T14，此时第三晶体管T3可以通过低电平信号端VGL写入的低电平信号，对上拉节点Q的电位进行复位；第十三晶体管T13可以通过低电平信号端VGL写入的低电平信号，对第一信号输出端CR<N>的电位进行复位；第十四晶体管T14可以通过低电平信号端VGL写入的低电平信号，对第二信号输出端GN<N>的电位进行复位。

输入阶段：信号输入端输入高电平信号，第一晶体管T1和第十一晶体管T11被打开，此时，高电平信号端VGH写入的高电平信号通过第一晶体管T1给上拉节点Q进行预充电；与此同时，电平信号端写入的低电平信号通过第十一晶体管T11下拉下拉节点QB电位，以防止第九晶体管T9漏电打开，影响上拉节点Q的电位。

输出阶段：第一时钟信号端clk1在该阶段被写入高电平信号，由于上输入阶段上拉节点Q被预充为高电平，此时第五晶体管T5和第七晶体管T7被打开，第一信号输出端CR<N>和第二信号输出端GN<N>均输出高电平信号。与此同时，第一控制信号端被写入高电平信号第二晶体管T2打开，高电平信号端VGH写入的高电平信号通过第二晶体管T2输出至上拉节点Q，以使在输出阶段上拉节点Q保持稳定的高电平，从而保证第一信号输出端CR<N>和第二信号输出端GN<N>的稳定的输出。同时，在该阶段由于上拉节点Q处于高电位，此时第十二晶体管T12被打开，通过低电平信号端VGL写入的低电平信号拉低下拉节点QB的电位，防止第九晶体管T9、第六晶体管T6、第八晶体管T8被打开，影响上拉节点Q、第一信号输出端CR<N>和第二信号输出端GN<N>的输出电位。

下拉阶段：第二时钟信号端clk2在该阶段被写入高电平信号，第十晶体管T10打开，高电平信号端VGH写入的高电平通过第十晶体管T10输入至下拉节点QB，也即下拉节点QB此时为高电平，这样一来，第九晶体管T9、第六晶体管T6、第八晶体管T8均被打开，低电平信号端VGL输入的低电平信号分别通过第六晶体管T6和第八晶体管T8下拉第一信号输出端CR<N>和第二信号输出端GN<N>的电位；以及，低电平信号端VGL输入的低电平信号，通过第九晶体管T9下拉上拉节点Q的电位；与此同时，第二控制信号端输入的第二控制信号为高电平信号，第四晶体管T4被打开，低电平信号端VGL输入的低电平信号通过第四晶体管T4降低上拉节点Q的输出噪声。

至此完成本实施例中的移位寄存器的驱动，根据上述的驱动过程，可以看出的是，由于本实施例的移位寄存器中增加了第一稳压模块3、第二稳压模块10，从而使移位寄存器的输出更加稳定，且增加了降噪模块7，降低下拉阶段上拉节点Q的输出噪声。

实施例3:

本实施例提供了一种栅极驱动电路，其包括多个级联的移位寄存器，该移位寄存器可以为实施例1或2中移位寄存器，因此，本实施例中的栅极驱动电路的输出更加稳定。

位于奇数级的移位寄存器的输出模块2连接用以为其提供第一时钟信号的第一时钟信号线CLK1；位于奇数级的移位寄存器的下拉控制模块4连接用以为其提供第二时钟信号的第二时钟信号线CLK2；位于偶数级的移位寄存器的输出模块2连接用以为其提供第一时钟信号的第三时钟信号线CLK3；位于偶数级的移位寄存器的下拉控制模块4连接用以为其提供第二时钟信号的第四时钟信号线CLK4；其中，第N-1级移位寄存器中的上拉节点Q连接第N级移位寄存器的第一稳压模块3，为其提供第一控制信号；第N-1级移位寄存器中的上拉节点Q连接第N级移位寄存器的降噪模块7，为其提供第二控制信号；第一时钟信号线CLK1、所述第二时钟信号线CLK2、所述第三时钟信号线CLK3、所述第四时钟信号线CLK4所输出的时钟信号相差1/4周期。

之所以按照上述的方式级联栅极驱动电路中的移位寄存器，是因为，在第N级移位寄存器的输出阶段，第N+1级移位寄存器处于输入阶段，也即第N+1级移位寄存器中的上拉节点Q的电位为高电位，该高电位可以作为第N级移位寄存器的第一控制信号，保证第N级移位寄存器的上拉节点Q输出稳定的高电位，而且可以减少驱动芯片中的端口的设置，以降低栅极驱动电路的成本。同时，可以看出的是，在第N级移位寄存器的下拉阶段，第N-4级移位寄存器的上拉节点Q电位由于输出模块2的漏电被拉高，因此，第N-4级移位寄存器的上拉节点Q电位可以作为第N级移位寄存器中的第二控制信号，以降低下拉阶段上拉节点Q的输出噪声。

实施例4:

本实施例提供了一种显示装置，其包括实施例3中的栅极驱动电路，因此，该显示装置显示效果较好。

其中，显示装置可以为电致发光显示装置，例如手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (14)

1.一种移位寄存器，其特征在于，包括：输入模块、输出模块，以及第一稳压模块；其中，

所述输入模块，用于在输入信号的控制下，通过工作电平信号对上拉节点进行预充电；所述上拉节点为所述输入模块、所述输出模块、所述第一稳压模块之间的连接节点；

所述输出模块，用于根据所述上拉节点的电位，控制第一时钟信号的由信号输出端输出；

所述第一稳压模块，用于在第一控制信号的控制下，将所述工作电平信号传输至所述上拉节点，以使所述上拉节点的电位稳定；

所述第一稳压模块包括：第二晶体管；其中，

所述第二晶体管的第一极连接工作电平信号端，第二极连接所述上拉节点，控制极连接第一控制信号端。

2.根据权利要求1所述的移位寄存器，其特征在于，还包括：下拉控制模块、第一下拉模块、第二下拉模块；其中，

所述下拉控制模块，用于在第二时钟信号的控制下，通过工作电平信号控制下拉节点的电位；所述下拉节点为所述下拉控制模块、所述第一下拉模块、所述第二下拉模块之间的连接节点；

所述第一下拉模块，用于在所述下拉节点的电位的控制下，通过非工作电平信号将所述上拉节点的电位进行下拉；

所述第二下拉模块，用于在所述下拉节点的电位的控制下，通过非工作电平信号将所述信号输出端的电位进行下拉。

3.根据权利要求2所述的移位寄存器，其特征在于，还包括降噪模块，用于在第二控制信号的控制下，通过非工作电平信号对所述上拉节点的输出进行降噪。

4.根据权利要求3所述的移位寄存器，其特征在于，所述降噪模块包括：第四晶体管；其中，

所述第四晶体管的第一极连接非工作电平端，第二极连接所述上拉节点，控制极连接第二控制信号端。

5.根据权利要求3所述的移位寄存器，其特征在于，还包括第二稳压模块，用于在所述上拉节点的电位的控制下，通过非工作电平信号稳定所述下拉节点的电位。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第二稳压模块包括：第十二晶体管；其中，

所述第十二晶体管的第一极连接所述下拉节点，第二极连接非工作电平信号端，控制极连接所述上拉节点。

7.根据权利要求3所述的移位寄存器，其特征在于，所述信号输出端包括：第一信号输出端和第二信号输出端；所述第一信号输出端和所述信号输出端输出相同的信号；所述下拉控制模块包括：第十晶体管；所述第一下拉模块包括：第九晶体管；所述第二下拉模块包括：第六晶体管和第八晶体管；其中，

所述第六晶体管的第一极连接所述第一信号输出端，第二极连接非工作电平信号端，控制极连接所述下拉节点；

所述第八晶体管的第一极连接所述第二信号输出端，第二极连接非工作电平信号端，控制极连接所述下拉节点；

所述第九晶体管的第一极连接所述上拉节点，第二极连接非工作电平信号端，控制极连接所述下拉节点；

所述第十晶体管的第一极连接工作电平信号端，第二极连接所述下拉节点，控制极连接第二时钟信号端。

8.根据权利要求2所述的移位寄存器，其特征在于，所述输入模块包括：第一晶体管和第十一晶体管；其中，

所述第一晶体管的第一极连接工作电平端，第二极连接所述上拉节点，控制极连接信号输入端；

所述第十一晶体管的第一极连接所述下拉节点，第二极连接非工作电平信号端，控制极连接信号输入端。

9.根据权利要求1所述的移位寄存器，其特征在于，所述信号输出端包括：第一信号输出端和第二信号输出端；所述第一信号输出端和所述信号输出端输出相同的信号；所述移位寄存器还包括：第一复位模块和第二复位模块；其中，

所述第一复位模块，用于在复位信号的控制下，通过非工作电平信号对所述上拉节点的电位进行复位；

所述第二复位模块，用于在复位信号的控制下，通过非工作电平信号对所述第一信号输出端和所述第二信号输出端的输出进行复位。

10.根据权利要求9所述的移位寄存器，其特征在于，所述第一复位模块包括：第三晶体管；所述第二复位模块包括：第十三晶体管和第十四晶体管；其中，

所述第三晶体管的第一极连接非工作电平信号端，第二极连接所述上拉节点，控制极连接复位信号端；

所述第十三晶体管的第一极连接非工作电平信号端，第二极连接所述第一信号输出端，控制极连接所述复位信号端；

所述第十四晶体管的第一极连接非工作电平信号端，第二极连接所述第二信号输出端，控制极连接所述复位信号端。

11.根据权利要求1所述的移位寄存器，其特征在于，所述信号输出端包括：第一信号输出端和第二信号输出端；所述输出模块包括：第五晶体管、第七晶体管、存储电容；其中，

所述第五晶体管的第一极连接第一时钟信号端，第二极连接第一信号输出端，控制连接所述上拉节点；

所述第七晶体管的第一极连接第一时钟信号端，第二极连接第二信号输出端，控制连接所述上拉节点；

所述存储电容的第一端连接上拉节点，第二端连接所述第一信号输出端。

12.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-11中任一项所述的移位寄存器。

13.根据权利要求12所述的栅极驱动电路，其特征在于，所述移位寄存器为权利要求3所述的移位寄存器；其中，

位于奇数级的所述移位寄存器的输出模块连接用以为其提供第一时钟信号的第一时钟信号线；

位于奇数级的所述移位寄存器的下拉控制模块连接用以为其提供第二时钟信号的第二时钟信号线；

位于偶数级的所述移位寄存器的输出模块连接用以为其提供第一时钟信号的第三时钟信号线；

位于偶数级的所述移位寄存器的下拉控制模块连接用以为其提供第二时钟信号的第四时钟信号线；

其中，第N-1级所述移位寄存器中的上拉节点连接第N级所述移位寄存器的第一稳压模块，为其提供第一控制信号；

第N-4级所述移位寄存器中的上拉节点连接第N级所述移位寄存器的降噪模块，为其提供第二控制信号；

所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线、所述第四时钟信号线所输出的时钟信号相差1/4周期。

14.一种显示装置，其特征在于，包括权利要求12或13所述的栅极驱动电路。

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