CN105845183A - 移位寄存器电路、阵列基板和显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器电路、阵列基板和显示装置，其中，移位寄存器电路包括：分别连接输入端和第一节点的输入单元；分别连接输出端和所述第一节点的输出单元；分别连接复位端和所述第一节点的复位单元；分别连接第二节点、所述输出端和所述第一节点的第一稳压单元；分别连接正相时钟信号、所述第二节点及所述第一节点的第一控制单元；分别连接第三节点、所述输出端和所述第一节点的第二稳压单元；分别连接反相时钟信号、所述第三节点及所述第一节点的第二控制单元。解决了现有技术的PD点信号随时钟信号波动而影响信号稳定效果的问题。进一步地，本发明可以优化GOA电路的输出信号的稳定性，提升了所应用的阵列基板和显示装置的性能。

Description

移位寄存器电路、阵列基板和显示装置

技术领域

本发明属于显示技术领域，具体涉及一种移位寄存器电路、阵列基板和显示装置。

背景技术

GOA(Gate On Array，阵列基板行驱动)是直接将栅极驱动(GateDriver)电路制作在阵列(Array)基板上的一种技术，其可以省去相应芯片和电路板的设置，对于降低成本和窄化边框都非常有利。然而，制作在阵列基板上的栅极驱动电路受到制作工艺和器件特性的限制会在电路性能上有一定程度的下降，因此对于GOA技术而言，如何提高工作稳定性一直是受到关注的焦点。现有的GOA单元中，设置有源漏极分别连接时钟信号和输出端的晶体管，因此该晶体管栅极所连接的信号(常称为PU点信号)的稳定性直接决定了输出的稳定性，即提高PU点信号的稳定性是GOA设计的主要考虑因素之一。而对于PU点信号而言，噪声主要来自于时钟信号的高低电平的变化通过晶体管的栅源耦合电容或者栅漏耦合电容的传输。对此，现有技术常见的降噪方式是设置时钟信号控制下的PD点来使输出信号和PD点信号稳定化，但是PD点容易受时钟信号的波动影响，通常只能在约一半的时钟周期内有效地发挥作用，稳定效果不佳。

发明内容

本发明所要解决的技术问题是如何解决PD点信号随时钟信号波动而影响信号稳定效果的问题。

针对该问题，第一方面，本发明提供了一种移位寄存器电路，包括：

分别连接输入端和第一节点的输入单元，用于在所述输入端接入有效电平时将所述第一节点处置为高电平；

分别连接输出端和所述第一节点的输出单元，用于在第一节点处为高电平时将所述输出端处置为有效电平；

分别连接复位端和所述第一节点的复位单元，用于在复位端接入有效电平时将所述第一节点处置为低电平；

分别连接第二节点、所述输出端和所述第一节点的第一稳压单元，用于在所述第二节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；

分别连接正相时钟信号、所述第二节点及所述第一节点的第一控制单元，用于利用所述正相时钟信号周期性地将所述第二节点置为高电平，并在所述第一节点为高电平时将所述第二节点处置为低电平；

分别连接第三节点、所述输出端和所述第一节点的第二稳压单元，用于在所述第三节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；

分别连接反相时钟信号、所述第三节点及所述第一节点的第二控制单元，用于利用所述反相时钟信号周期性地将所述第三节点置为高电平，并在所述第一节点为高电平时将所述第三节点置为低电平。

可选地，所述输入单元包括第一晶体管；所述第一晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端或者高电平电压线，另一个连接所述第一节点；

和/或，

所述复位单元包括第二晶体管；所述第二晶体管的栅极连接所述复位端，源极和漏极中的一个连接低电平电压线，另一个连接所述第一节点。

可选地，所述输出单元包括第三晶体管；所述第三晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号，另一个连接所述输出端。

可选地，所述移位寄存器电路还包括第四晶体管，所述第四晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。

可选地，所述第一控制单元与所述第二控制单元具有相互对称的电路结构。

可选地，所述第一控制单元和/或第二控制单元包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；其中，

所述第五晶体管的栅极连接所述正相时钟信号或者所述反相时钟信号，源极和漏极中的一个连接所述正相时钟信号或者所述反相时钟信号，另一个连接第一控制单元内的第一控制节点或者第二控制单元内的第二控制节点；

所述第六晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一控制节点或者所述第二控制节点，另一个连接低电平电压线；

所述第七晶体管的栅极连接所述第一控制节点或者所述第二控制节点，源极和漏极中的一个连接所述正相时钟信号或者所述反相时钟信号，另一个连接所述第二节点或者所述第三节点；

所述第八晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点或者所述第三节点，另一个连接低电平电压线。

可选地，所述第一稳压单元与所述第二稳压单元具有相互对称的电路结构。

可选地，所述第一稳压单元和/或第二稳压单元包括第九晶体管和第十晶体管；其中，

所述第九晶体管的栅极连接所述第二节点或者所述第三节点，源极和漏极中的一个连接所述第一节点，另一个连接低电平电压线；

所述第十晶体管的栅极连接所述第二节点或者所述第三节点，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。

第二方面，本发明还提供了一种阵列基板，包括设置在显示区域之外的至少一个移位寄存器单元，其中，所述移位寄存器单元具有以上所述的任意一种移位寄存器电路的电路结构。

第三方面，本发明还提供了一种显示装置，包括以上所述的任意一种的阵列基板。

本发明基于第一稳压单元、第二稳压单元、第一控制单元和第二控制单元的设置，可以利用正相时钟信号和反相时钟信号电平相反地特性得到交替稳定在低电平的第二节点和第三节点。由此，第一稳压单元和第二稳压单元可以分别在第二节点和第三节点的作用下交替起到稳定第一节点和输出端处的电位的作用，使得第一节点和输出端处的电位总能够保持稳定。可以看出，本发明可以解决现有技术的PD点信号随时钟信号波动而影响信号稳定效果的问题。进一步地，本发明可以优化GOA电路的输出信号的稳定性，因此有助于提升所应用的阵列基板和显示装置的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例中一种移位寄存电路的结构框图；

图2是本发明一个实施例中一种移位寄存电路的电路结构图；

图3是图2中所示的一种移位寄存电路的降噪方式示意图；

图4是一种对照移位寄存电路的降噪方式示意图；

图5是按照图4所示的降噪方式设计的一种移位寄存电路的电路结构图；

图6是图5中所示的一种移位寄存电路的仿真时序图；

图7是图2中所示的一种移位寄存电路的仿真时序图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明一个实施例中一种移位寄存电路的结构框图。参见图1，该移位寄存器电路，包括输入单元11，输出单元12，复位单元13，第一稳压单元14，第一控制单元15，第二稳压单元16和第二控制单元17，其中：

输入单元11分别连接输入端IN和第一节点PU，用于在输入端IN接入有效电平时将第一节点PU处置为高电平；

输出单元12分别连接输出端OUT和第一节点PU，用于在第一节点PU处为高电平时将输出端OUT处置为有效电平；

复位单元13分别连接复位端RESET和第一节点PU，用于在复位端RESET接入有效电平时将第一节点PU处置为低电平；

第一稳压单元14分别连接第二节点PD1、输出端OUT和第一节点PU，用于在第二节点PD1处为高电平时将第一节点PU处置为低电平、将输出端OUT处置为无效电平；

第一控制单元15分别连接正相时钟信号CLK、第二节点PD1及所述第一节点PU，用于利用正相时钟信号CLK周期性地将第二节点PD1置为高电平，并在第一节点PU为高电平时将第二节点PD1置为低电平；

第二稳压单元16分别连接第三节点PD2、输出端OUT和第一节点PU，用于在第三节点PD2处为高电平时将第一节点PU处置为低电平、将输出端OUT处置为无效电平；

第二控制单元17分别连接反相时钟信号CLK’、第三节点PD2及第一节点PU，用于利用反相时钟信号CLK’周期性地将第三节点PD2置为高电平，并在第一节点PU为高电平时将第三节点PD2置为低电平。

应理解的是，本文中所说的“高电平”以及“低电平”均指的是相对于彼此而言较高和较低的两个预设电压范围，本领域技术人员可以根据所选用的器件及所采用的电路结构进行设置，本发明对此不做限制。而且，本文中所说的“正相时钟信号”和“反相时钟信号”也是相对于彼此而言的一组互为反相信号的时钟信号，例如：在“正相时钟信号”处于高电平时，“反相时钟信号”处于低电平。此外，文中所说的“无效电平”和“有效电平”可以分别是高电平和低电平中的一个，例如：输入端IN处的有效电平为高电平，同时输出端OUT处的有效电平为低电平，本发明对此不做限制。

本实施例基于第一稳压单元14、第二稳压单元16、第一控制单元15和第二控制单元17的设置，可以利用正相时钟信号CLK和反相时钟信号CLK’电平相反地特性得到交替稳定在低电平的第二节点PD1和第三节点PD2。由此，第一稳压单元14和第二稳压单元16可以分别在第二节点PD1和第三节点PD2的作用下交替起到稳定第一节点PU和输出端OUT处的电位的作用，使得第一节点PU和输出端OUT处的电位总能够保持稳定。可以看出，本发明可以解决现有技术的因时钟信号波动而影响信号稳定效果的问题。进一步地，本发明可以优化GOA电路的输出信号的稳定性，因此有助于提升所应用的阵列基板和显示装置的性能。

作为一种更具体的示例，图2是本发明一个实施例中一种移位寄存电路的电路结构图，参见图2：

本发明实施例中，上述输入单元11包括第一晶体管M1；其中，第一晶体管M1的栅极连接上述输入端IN，漏极连接上述输入端IN或者高电平电压线，源极连接上述第一节点PU；

上述复位单元13包括第二晶体管M2；其中第二晶体管M2的栅极连接上述复位端RESET，源极连接低电平电压线VSS，漏极连接上述第一节点PU。

基于此，在输入端IN接入有效电平时，第一晶体管M1中可以生成流向第一节点PU的电流，以将处于低电平的第一节点PU置为高电平。在复位端RESET输入有效电平时，第二晶体管M2导通第一节点PU和低电平偏置电压线VSS，因而可以将处于高电平的第一节点PU置为低电平。由此可见，基于如图2所示的电路，第一晶体管M1和第二晶体管M2可以分别实现上述输入单元11和复位单元13的功能。然而可以理解的是，图2所示出的电路结构均是一种示例，本领域技术人员可以在实现各自功能的前提下对其中任意多个模块的电路结构进行替换，本发明对此不做限制。

本发明实施例中，上述输出单元12包括第三晶体管M3；其中，第三晶体管M3的栅极连接上述第一节点PU，漏极连接第一时钟信号CLKB，源极连接上述输出端OUT。由此，在第一节点PU处为高电平，第二节点PD1和第三节点PD2均为低电平，输出端OUT正常输出。在第一节点PU为低电平，第二节点PD1和第三节点PD2交替稳定在高电平，以持续拉低第一节点PU和输出端OUT的电位，从而稳定第一节点PU和输出端OUT的电位。由此可见，第三晶体管M3可以实现上述输出单元12的功能。

可理解的是，在上述的输出单元12中，还可以在第一节点PU与输出端OUT之间设置电容，利用电容对电荷的存储作用，加快输出端电位拉低的速度，使得输出端的电位快速稳定。

本发明实施例中，上述移位寄存器电路还包括第四晶体管M4，该第四晶体管M4的栅极连接复位端RESET，漏极连接上述输出端OUT，源极连接无效电平电压线VSS。由此，在复位端RESET输入有效电平时，第四晶体管M4导通输出端OUT和低电平偏置电压线VSS，以拉低输出端OUT处的电位。基于上述第四晶体管M4的设置，可以进一步稳定输出端OUT处的电位。

本发明实施例中，上述第一控制单元15与上述第二控制单元17具有相互对称的电路结构。第一控制单元15和第二控制单元17分别利用正相时钟信号CLK和反相时钟信号CLK’得到交替稳定在低电平的第二节点PD1和第三节点PD2。

本发明实施例中，上述第一控制单元15包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8；其中，

第五晶体管M5的栅极和漏极连接上述正相时钟信号CLK，源极连接第一控制单元15内的第一控制节点A；由此当正相时钟信号CLK为高电平时，第五晶体管M5生成流向第一控制节点A的电流，从而将第一控制节点A处的电压置为高电平。

第六晶体管M6的栅极连接上述第一节点PU，漏极连接上述第一控制节点A，源极连接低电平电压线VSS；由此，当第一节点PU为高电平时，第六晶体管M6导通第一控制节点A和低电平电压线VSS，从而将第一控制节点A置为低电平。

第七晶体管M7的栅极连接上述第一控制节点A，源极连接上述正相时钟信号CLK，漏极连接第二节点PD1；由此，当第一控制节点A处为高电平时，第七晶体管M7生成流向第二节点PD1的电流，从而将第二节点PD1置为高电平。

第八晶体管M8的栅极连接第一节点PU，漏极连接第二节点PD1，源极连接低电平电压线VSS；由此，当第一节点PU为高电平时，第八晶体管M8导通第二节点PD1和低电平电压线VSS，从而将第二节点PD1置为低电平。

由此可见，基于上述第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8的结构，可以实现上述第一控制单元15的功能。

第二控制单元17与上述第一控制单元15具有对称结构，，包括第五晶体管M5’、第六晶体管M6’、第七晶体管M7’和第八晶体管M8’，其中：

第五晶体管M5’的栅极连接上述正相时钟信号CLK’，漏极连接上述反相时钟信号CLK’，源极连接第二控制单元17内的第二控制节点B；

第六晶体管M6’的栅极连接上述第一节点PU，漏极连接上述第二控制节点B，源极连接低电平电压线VSS；

第七晶体管M7’的栅极连接上述第二控制节点B，源极连接上述反相时钟信号CLK’，漏极连接第三节点PD2；

第八晶体管M8’的栅极连接第一节点PU，漏极连接第三节点PD2，源极连接低电平电压线VSS。

由此可见，基于上述第五晶体管M5’、第六晶体管M6’、第七晶体管M7’和第八晶体管M8’的结构，可以实现上述第二控制单元17的功能。

本发明实施例中，上述第一稳压单元14和第二稳压单元16具有相互对称的结构，第一稳压单元14(在图2中分为141和142两部分)用于稳定第一节点PU的电压，第二稳压单元16(在图2中分为161和162两部分)用于稳定输出端OUT的电压，进行稳压的电路工作原理相同。

第一稳压单元14包括第九晶体管M9和第十晶体管M10，其中：第九晶体管M9的栅极连接第二节点PD1，漏极连接第一节点PU，源极连接低电平电压线VSS；第十晶体管M10的栅极连接第二节点PD1，漏极连接输出端OUT，源极连接无效电平电压线VSS。当第二节点PD1处于高电平时，第九晶体管M9导通第一节点PU和低电平电压线VSS，以拉低第一节点PU处的电位；第十晶体管M10导通输出端OUT和低电平电压线VSS，以拉低输出端OUT处的电位。由此可见，基于上述第九晶体管M9和第十晶体管M10的结构，可以实现上述第一稳压单元14的功能。

第二稳压单元16包括第九晶体管M9’和第十晶体管M10’，其中：第九晶体管M9’的栅极连接第三节点PD2，漏极连接第一节点PU，源极连接低电平电压线VSS；第十晶体管M10’的栅极连接第三节点PD2，漏极连接输出端OUT，源极连接无效电平电压线VSS。当第三节点PD2处于高电平时，第九晶体管M9’导通第一节点PU和低电平电压线VSS，以拉低第一节点PU的电位；第十晶体管M10’导通输出端OUT和低电平电压线VSS，以拉低输出端OUT处的电位。由此可见，基于上述第九晶体管M9’和第十晶体管M10’的结构，可以实现上述第一稳压单元16的功能。

需要说明的是，图2中已对每个晶体管的源极与漏极的连接方式进行了具体的描述，但为了适应各个电路节点高电平、低电平、有效电平和无效电平的设置，源极与漏极的连接关系可能会相互交换，本发明对此不做限制。特别地，当晶体管具有源极与漏极对称的结构时，源极与漏极可以视为不做特别区别的两个电极。

图3是图2中所示的一种移位寄存电路的降噪方式示意图。参见图3，当第一节点PU处的电压为高电平且PD1和PD2处的电压均为低电平时，晶体管T1开启，且晶体管T2关闭，电路正常输出。但是，受时钟信号CLKB的影响，第一节点PU处的电压和输出端的电压均会随着时钟信号CLKB而波动。由此，电路的控制部分(包括：第一稳压单元14、第一控制单元15、第二稳压单元16和第二稳压单元17)一方面运用正向时钟信号CLK和反向时钟信号CLK’稳定第一节点PU的电压，以持续拉低第一节点PU点的电压，另一方面，当第二节点PD1或第三节点PD2处于高电平时，晶体管T2导通，以拉低输出端OUT的电压，减小时钟信号CLKB对输出端OUT输出信号的影响。

作为参照，图4是一种对照移位寄存电路的降噪方式示意图。与图3中的降噪方式相比，图4中控制部分通过一个时钟信号CLKa对PDa点的电压进行控制。当第一节点PUa处的电压为高电平且PDa为低电平时，晶体管T1a开启，且晶体管T2a关闭，电路正常输出。但是，由于PDa点的电压受时钟信号CLKa的影响，使得PDa点的电压周期性处于低电平。在PDa点的电压为低电平时，对输出端OUT的输出没有影响；当PDa点的电压为高电平时，晶体管T2a导通输出端OUT和低电平电压线VSS，从而拉低输出端的电压。可见，图4中的降噪方式中，受时钟信号CLKa的影响，PDa处的电压周期性的处于高电平，从而周期性的拉低输出端OUT输出的电压，使得输出端OUT输出的电压周期性波动。

作为一种更具体的示例，图5是按照图4所示的降噪方式设计的一种移位寄存电路的电路结构图。参见图5，该移位寄存电路包括输入模块11a，输出模块12a，第三稳压模块14a，第四稳压模块16a和控制模块15a。

其中，输入模块11a包括晶体管M1a，该晶体管M1a的栅极和漏极连接输入端INa，源极连接节点PUa，输入端INa输入有效电平时，晶体管M1a生成流向节点PUa的电流，从而将节点PUa点置为高电平。

输出模块12a包括晶体管M3a，晶体管M3a的栅极连接节点PUa，漏极连接时钟信号CLKBa，源极连接输出端OUTa。当节点PUa为高电平时，晶体管M3a生成流向输出端OUTa的电流，输出端OUTa输出高电平；当节点PUa为低电平时，晶体管M3a截止，输出端OUTa输出低电平。

控制模块15a包括晶体管M5a，晶体管M6a，晶体管M7a，晶体管M8a；

晶体管M5a的栅极连接时钟信号CLKa，漏极连接时钟信号CLKa，源极连接控制节点Aa。当时钟信号CLKa为高电平时，晶体管M5a生成流向控制节点Aa的电流，将控制节点置于高电平。

晶体管M6a的栅极连节点PUa，漏极连接控制节点Aa，源极连接低电平电压线VSSa。当节点PUa处于高电平时，晶体管M6a导通控制节点Aa和低电平电压线VSSa，从而将控制节点Aa置为低电平。

晶体管M7a的栅极连接控制节点Aa，漏极连接时钟信号CLKa，源极连接节点PDa。当控制节点Aa处于高电平时，晶体管M7a生成流向节点PDa的电流，从而将节点PDa置为高电平。

晶体管M8a的栅极连节点PUa，漏极连接节点PDa，源极连接低电平电压线VSSa。当节点节点PUa处于高电平时，晶体管M8a导通节点PDa和低电平电压线VSSa，从而将控制节点PDa置为低电平。

第三稳压模块14a和第四稳压模块16a具有对称的电路结构。其中，第三稳压模块14a包括晶体管M9a和晶体管M9’a，其中晶体管M9a的栅极连接复位端RESETa，漏极连接节点PUa，源极连接低电平电压线VSSa。当复位端RESETa输入高电平时，晶体管M9a导通节点PUa和低电平电压线VSSa，从而将节点PUa置为低电平。晶体管M9’a的栅极连接节点PDa，漏极连接节点PUa，源极连接低电平电压线VSSa。当节点PDa为高电平时，晶体管M9’a导通节点PUa和低电平电压线VSSa，从而将节点PUa处的电位置为低电平。

第四稳压模块16a包括晶体管M10a和晶体管M10’a，其中晶体管M10a的栅极连接节点PDa，漏极连接输出端OUTa，源极连接低电平电压线VSSa。当节点PDa为高电平时，晶体管M10a导通输出端OUTa和低电平电压线VSSa，从而将输出端OUTa置为低电平。晶体管M10’a的栅极连接RESETa，漏极连接输出端OUTa，源极连接低电平电压线VSSa。当RESETa为高电平时，晶体管M10’a导通输出端OUTa和低电平电压线VSSa，从而将输出端OUTa处的电位置为低电平。

此外，在晶体管M3a的栅极和源极之间并联一电容C1，该电容C1用于存储电荷，以加快稳定输出端OUT的电压的速度。

相比与图2中的移位寄存器的电路，该对照的移位寄存器中节点PDa周期性的处于低电平。当节点PDa处于低电平时，电路正常输出。当节点PDa在时钟信号CLKa的作用下周期性的处于高电平时，晶体管M10a和晶体管M9’a周期性的导通，从而周期性的将节点PUa和输出端PUTa的电位拉低，影响电路输出端OUTa输出的信号的稳定性。

作为对照，图6是图5中所示的一种移位寄存电路的仿真时序图，图7是图2中所示的一种移位寄存电路的仿真时序图。对比可知，图6中只通过时钟信号CLKa控制PDa点信号时，PDa点的信号会随着时钟信号CLKa周期性的波动。输出端OUTa处的电位也随着输出端PUTa的时钟信号CLKBa周期性的波动。图7中的移位寄存器通过正向时钟信号和反向时钟信号的共同控制，第二节点PD1和第三节点PD2周期性的处于高电平，使得第二节点PD1和第三节点PD2所在的线路持续稳定在一个较高电平，无论时钟信号CLKB如何波动，总能持续拉低输出端OUT的电位，从而稳定了输出端OUT的电位。

需要说明的是，图6中已对每个晶体管的源极与漏极的连接方式进行了具体的描述，但为了适应各个电路节点高电平、低电平、有效电平和无效电平的设置，源极与漏极的连接关系可能会相互交换，本发明对此不做限制。特别地，当晶体管具有源极与漏极对称的结构时，源极与漏极可以视为不做特别区别的两个电极。

基于同样的发明构思，本发明实施例还提供一种阵列基板，该阵列基板包括设置在显示区域之外的至少一个移位寄存器单元(移位寄存器单元之间可以按照预设的方式相互级联，以输出随时钟信号依次滞后的至少一个栅极驱动信号)，其中，所述移位寄存器单元具有以上所述的任意一种移位寄存器电路的电路结构。

可以看出，本发明实施例基于第一稳压单元、第二稳压单元、第一控制单元和第二控制单元的设置，可以利用正相时钟信号和反相时钟信号电平相反地特性得到交替稳定在低电平的第二节点和第三节点。由此，第一稳压单元和第二稳压单元可以分别在第二节点和第三节点的作用下交替起到稳定第一节点和输出端处的电位的作用，使得第一节点和输出端处的电位总能够保持稳定。因此，本发明实施例可以解决现有技术的PD点信号随时钟信号波动而影响信号稳定效果的问题。进一步地，本发明实施例可以优化GOA电路的输出信号的稳定性，因此有助于提升所应用的阵列基板的性能。

基于同样的发明构思，本发明实施例提供一种显示装置，该显示装置包括上述任意一种的阵列基板。需要说明的是，本实施例中的显示装置可以为：显示面板、电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以看出，本发明实施例基于第一稳压单元、第二稳压单元、第一控制单元和第二控制单元的设置，可以利用正相时钟信号和反相时钟信号电平相反地特性得到交替稳定在低电平的第二节点和第三节点。由此，第一稳压单元和第二稳压单元可以分别在第二节点和第三节点的作用下交替起到稳定第一节点和输出端处的电位的作用，使得第一节点和输出端处的电位总能够保持稳定。因此，本发明实施例可以解决现有技术的PD点信号随时钟信号波动而影响信号稳定效果的问题。进一步地，本发明实施例可以优化GOA电路的输出信号的稳定性，因此有助于提升所应用的阵列基板的性能。

在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

本发明的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本发明公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释呈反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器电路，其特征在于，包括：

分别连接输入端和第一节点的输入单元，用于在所述输入端接入有效电平时将所述第一节点处置为高电平；

分别连接输出端和所述第一节点的输出单元，用于在第一节点处为高电平时将所述输出端处置为有效电平；

分别连接复位端和所述第一节点的复位单元，用于在复位端接入有效电平时将所述第一节点处置为低电平；

分别连接第二节点、所述输出端和所述第一节点的第一稳压单元，用于在所述第二节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；

分别连接正相时钟信号、所述第二节点及所述第一节点的第一控制单元，用于利用所述正相时钟信号周期性地将所述第二节点置为高电平，并在所述第一节点为高电平时将所述第二节点处置为低电平；

分别连接第三节点、所述输出端和所述第一节点的第二稳压单元，用于在所述第三节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；

分别连接反相时钟信号、所述第三节点及所述第一节点的第二控制单元，用于利用所述反相时钟信号周期性地将所述第三节点置为高电平，并在所述第一节点为高电平时将所述第三节点置为低电平。

2.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述输入单元包括第一晶体管；所述第一晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端或者高电平电压线，另一个连接所述第一节点；

和/或，

所述复位单元包括第二晶体管；所述第二晶体管的栅极连接所述复位端，源极和漏极中的一个连接低电平电压线，另一个连接所述第一节点。

3.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述输出单元包括第三晶体管；所述第三晶体管的栅极连接所述第一节点，源极和漏极中的一个连接第一时钟信号，另一个连接所述输出端。

4.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第四晶体管，所述第四晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。

5.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述第一控制单元与所述第二控制单元具有相互对称的电路结构。

6.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述第一控制单元和/或第二控制单元包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；其中，

所述第五晶体管的栅极连接所述正相时钟信号或者所述反相时钟信号，源极和漏极中的一个连接所述正相时钟信号或者所述反相时钟信号，另一个连接第一控制单元内的第一控制节点或者第二控制单元内的第二控制节点；

所述第六晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一控制节点或者所述第二控制节点，另一个连接低电平电压线；

所述第七晶体管的栅极连接所述第一控制节点或者所述第二控制节点，源极和漏极中的一个连接所述正相时钟信号或者所述反相时钟信号，另一个连接所述第二节点或者所述第三节点；

所述第八晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点或者所述第三节点，另一个连接低电平电压线。

7.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述第一稳压单元与所述第二稳压单元具有相互对称的电路结构。

8.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述第一稳压单元和/或第二稳压单元包括第九晶体管和第十晶体管；其中，

所述第九晶体管的栅极连接所述第二节点或者所述第三节点，源极和漏极中的一个连接所述第一节点，另一个连接低电平电压线；

所述第十晶体管的栅极连接所述第二节点或者所述第三节点，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。

9.一种阵列基板，包括设置在显示区域之外的至少一个移位寄存器单元，其特征在于，所述移位寄存器单元具有如权利要求1至8中任意一项所述的移位寄存器电路的电路结构。

10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。