CN101354861A - 半导体集成电路设备、显示设备以及电子电路 - Google Patents

半导体集成电路设备、显示设备以及电子电路 Download PDF

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Abstract

提供了一种半导体集成电路，其能够作为级联连接通路的基点捕获初始化数据并且能够捕获从级联连接通路的上游供给的初始化数据。半导体集成电路具有系统接口端子和扩展接口端子用于初始化数据的输入和输出。半导体集成电路能够选择第一初始化操作或者第二初始化操作，第一初始化操作包括内部地存储包含在从系统接口端子输入的系统接口信息中的初始化数据以及将所述系统接口信息从扩展接口端子输出到半导体集成电路的外部，第二初始化操作包括内部地存储包含在从扩展接口端子输入的系统接口信息中的初始化数据以及将所述系统接口信息从扩展接口端子输出到半导体集成电路的外部。

Description

半导体集成电路设备、显示设备以及电子电路
相关申请的交叉引用
本申请要求于2007年7月24日提交的日本专利申请No.2007-191937的优先权，其内容通过参考在此并入本申请中。
技术领域
本发明涉及一种将初始化数据纳入半导体集成电路中的技术，进一步涉及一种将初始化数据供给到多个半导体集成电路用于根据安装在显示设备上的显示单元的显示特性和显示大小的显示驱动控制的通路控制技术，以及涉及一种将初始化数据设置到安装在电子电路上的多个控制半导体集成电路中的技术，并且本发明涉及一种可使用于例如应用于有源矩阵液晶显示面板的技术。
背景技术
在个人计算机、便携式信息终端等的具有相对较大显示尺寸的液晶面板中并行地布置多个驱动器LSI。在日本未审专利公开No.2004-205901(专利文件1)和日本未审专利公开No.2003-60061(专利文件2)中描述了将并行布置的多个驱动器LSI级联以及将数据串行地供给到驱动器LSI的技术。专利文件1中串行供给的数据是显示数据。专利文件2中串行供给的数据是命令。
然而，本发明人发现当驱动器LSI级联并且显示数据或者命令串行地供给到驱动器LSI时，如果用于驱动器LSI的级联连接的布线电阻较大，则传输速率较小并且很难提高显示操作频率。例如，在具有玻璃上芯片(COG)结构的液晶面板中，使用以铟锡氧化物(ITO)布线为代表的可透过可见光的化合物(compound)布线图形作为玻璃衬底上的布线图形。因为化合物布线图形的可见光透射率高达90％的量级，所以化合物布线图形频繁用于液晶面板和有机EL面板的布线图形和电极。当驱动器LSI安装在玻璃衬底上时，驱动器LSI的凸块电极使用各向异性导电膜(ACF)等耦合到ITO布线。此时必然的结果是，ITO布线还用于驱动器LSI的级联连接。ITO布线图形的电阻远远高于柔性衬底(FPC衬底)的铜布线等的电阻。因为较高的电阻，所以将形成较宽的ITO布线图形，但是存在针对其的限制。
在这些专利文件中未考虑到但是本发明人已经发现，当除了显示驱动数据以外，用于驱动器LSI的初始化的初始化数据也必须输入到驱动器LSI时，针对初始化数据输入操作，不要求比针对显示操作更高的速度。
而且，通过将耦合到驱动器LSI的外部端子的ITO布线图形通过ACF耦合到柔性衬底的布线图形，将安装在具有COG结构的液晶面板上的驱动器LSI连接到主机系统。考虑到这点，当级联多个驱动器LSI时，不必要求必须以级联连接的端部作为基点将必要信息供给到驱动器LSI。相比之下，对于增强在液晶面板和主机系统之间连接形式的灵活性以及FPC衬底结构的灵活性有用的是，针对基点的必要信息可以从级联的驱动器LSI中的任意一个供给到级联的驱动器LSI。
发明内容
本发明的目的是提供一种半导体集成电路，其能够作为级联连接通路的基点捕获初始化数据并且能够捕获从级联连接通路的上游供给的初始化数据。
本发明的另一目的是提供一种显示设备，其允许用于供给初始化数据的简单布线通路而无需降低显示操作的速度。
本发明的又一目的是提供一种电子电路，其允许用于供给初始化数据的简单布线通路而无需降低用于处理数据的处理操作的速度。
根据附图和本说明书的以下描述，本发明的上述以及其他目的和新颖特征将明显。
下文将简要描述本申请中公开的发明中的代表性发明的概要。
根据本发明的半导体集成电路具有系统接口端子和扩展接口端子，它们用于输入和输出初始化数据。该半导体集成电路配置为能够选择第一初始化操作或者第二初始化操作，第一初始化操作包括：内部地存储包含在从系统接口端子输入的系统接口信息中的初始化数据，以及将该系统接口信息从扩展接口端子输出到半导体集成电路的外部；第二初始化操作包括：内部地存储包含在从扩展接口端子输入的系统接口信息中的初始化数据，以及将该系统接口信息从扩展接口端子输出到半导体集成电路的外部。
下文将简要描述通过本申请中公开的发明中的代表性发明所获得的效果。
半导体集成电路通过选择第一初始化操作能够作为级联连接通路的基点捕获初始化数据，并且通过选择第二初始化操作能够捕获从级联连接通路的上游供给的初始化数据。
附图说明
图1是示出了液晶显示面板的示意性配置的框图；
图2是示例了源驱动器的配置的框图；
图3是示例了栅驱动器的配置的框图；
图4是示例了通过ITO布线图形的连接形式的平面图；
图5是示出了当仅对一个主源驱动器进行系统接口连接时用于源驱动器的模式设置的示例的说明性示图；
图6是示出了当允许所有源驱动器执行将通过系统接口连接的主操作时用于源驱动器的模式设置的示例的说明性示图；
图7是示出了当通过EEPROM仅对一个主源驱动器进行系统接口连接时用于源驱动器的模式设置的示例的说明性示图；
图8是示出了针对一个主驱动器设置EEPROM写入模式的状态的说明性示图；
图9是示出了针对三个源驱动器的中央、右、左源驱动器中任意一个设置主操作的状态的说明性示图；
图10是示例了当级联的源驱动器的数目是四个或者更多个时源驱动器的设置状态的说明性示图；
图11是示出了在级联连接中使用两个源驱动器的说明性示图；以及
图12是使用一个源驱动器形成液晶面板的说明性示图。
具体实施方式
1.实施方式的概述
首先，将描述本申请中公开的本发明的典型实施方式的概要。在关于典型实施方式的概要描述中用括号引用的附图中的参考标号仅指示包含在该参考标号所附于的组件的概念中的示例。
[1]半导体集成电路(6)包括第一外部接口电路(30)，其接收来自半导体集成电路外部的处理数据；处理电路(40)，其处理处理数据；存储电路(50)，其能够保持初始化数据；控制电路(60，61)，其基于存储电路所保持的初始化数据而控制处理电路的操作；以及第二外部接口电路(70)。第二外部接口电路具有第一接口端子组(T-HST)(系统接口端子组)和一对第二接口端子组(T-EXTN1，T-EXTN2)(扩展接口端子组)，它们是半导体集成电路的外部端子。第二外部接口电路能够选择第一初始化操作或者第二初始化操作。第一初始化操作是这样的操作：将包含在从系统接口端子组输入的系统接口信息中的初始化数据写入到存储电路中，并且将该系统接口信息从扩展接口端子组输出到半导体集成电路的外部。第二初始化操作是这样的操作：将包含在从扩展接口端子组之一输入的系统接口信息中的初始化数据写入到存储电路中，并且将该系统接口信息从扩展接口端子组中的另一个输出到半导体集成电路的外部。
该半导体集成电路通过选择第一初始化操作能够作为级联连接通路的基点捕获初始化数据。并且，该半导体集成电路通过选择第二初始化操作能够捕获从级联连接通路的上游供给的初始化数据。
[2]在项1的半导体集成电路中，第二外部接口电路具有第一模式端子(SYSMS)，其是半导体集成电路的外部端子，并且当第一模式端子处于预定状态时第二外部接口电路选择第一初始化操作，以及当第一模式端子处于任何其他状态中时第二外部接口电路选择第二初始化操作。
[3]在项2的半导体集成电路中，第二外部接口电路在第一初始化操作中输出来自该一对扩展接口端子组二者的系统接口信息。
已经选择了第一初始化操作的半导体集成电路能够作为在级联连接通路的基端和中间点的任何一个处的基点捕获初始化数据并且将其供给到下游。从扩展接口端子组输出系统接口信息的形式除了固定于上述在两个方向中将其输出的形式以外，还可以是通过模式信号选择在两个方向、一个方向或者另一方向中将其输出的形式。在这种情况中，需要针对两比特的模式端子。
[4]在项3的半导体集成电路中，第二外部接口电路具有第二模式端子(ILR)，其是半导体集成电路的外部端子。在第二初始化操作中，第二外部接口电路能够根据第二模式端子的状态而切换第二接口端子组的输入和输出的分配，所述分配允许第二接口端子组之一用作针对系统接口信息的输入端子组以及允许第二接口端子组中的另一个用作针对系统接口信息的输出端子组。
[5]半导体集成电路(6)包括第一外部接口电路(30)，其用于接收来自半导体集成电路外部的驱动数据；驱动电路(40)，其基于从第一外部接口电路供给的驱动数据而输出驱动信号；存储电路(50)，其能够保持初始化数据；控制电路(60，61)，其基于存储电路所保持的初始化数据而控制驱动电路的驱动信号输出操作；以及第二外部接口电路(70)。第二外部接口电路具有系统接口端子组(T-HST)和一对扩展接口端子组(T-EXTN1，T-EXTN2)，其是半导体集成电路的外部端子。第二外部接口电路能够选择第一初始化操作或者第二初始化操作。第一初始化操作是这样的操作：将包含在从系统接口端子组输入的系统接口信息中的初始化数据写入到存储电路中，以及将该系统接口信息从扩展接口端子组输出到半导体集成电路的外部。第二初始化操作是这样的操作：将包含在从半导体集成电路的外部输入至扩展接口端子组之一的系统接口信息中的初始化数据写入到存储电路中，以及将该系统接口信息从扩展接口端子组中的另一个输出到半导体集成电路的外部。
该半导体集成电路通过选择第一初始化操作能够作为级联连接通路的基点捕获初始化数据。并且，该半导体集成电路通过选择第二初始化操作能够捕获从级联连接通路的上游供给的初始化数据。
[6]在项5的半导体集成电路中，第二外部接口电路具有第三模式端子(ESEL)，其是半导体集成电路的外部端子。第二外部接口电路根据第三模式端子的状态，选择基于SPI的串行输入接口功能或者基于SPI的存储器访问接口功能，作为针对系统接口信息的接口模式。半导体集成电路能够利用要求小数目接口端子的串行外围接口(SPI)直接从主机系统通过串行接口接收系统接口信息，并且能够通过存储器访问捕获先前由主机系统写入到诸如串行EEPROM的存储器中的系统接口信息。
[7]在项6的半导体集成电路中，第二外部接口电路具有芯片选择端子(CSX)、数据输入端子(SDI)、数据输出端子(SDO)以及用于定义从数据输入端子捕获数据的定时的时钟端子(SCK)。
[8]在项7的半导体集成电路中，第二外部接口电路具有第四模式端子(EEP)，其是半导体集成电路的外部端子。当第四模式端子处于预定状态时第二外部接口电路允许基于SPI的存储器读取访问，以及当第四模式端子处于任何其他状态中时第二外部接口电路使得系统接口端子高阻抗。当预先将系统接口信息写入到串行EEPROM等中时，第二外部接口电路选择使得系统接口端子的接口功能不可行的操作。由于这个原因，所以可以防止以下故障：系统接口电路直接将写入访问信息捕获到串行EEPROM等。
[9]在项8的半导体集成电路中，第二外部接口电路具有第一模式端子(SYSMS)，其是半导体集成电路的外部端子。第二外部接口电路根据第一模式端子的状态选择第一初始化操作或者第二初始化操作。
[10]在项9的半导体集成电路中，第二外部接口电路包括作为该一对扩展接口端子组的第一扩展接口端子组(T-EXTN1)和第二扩展接口端子组T-EXTN2)。在第一初始化操作中，第二外部接口电路输出来自第一扩展接口端子组和第二扩展接口端子组两者的系统接口信息。
[11]在项10的半导体集成电路中，第二外部接口电路具有第二模式端子(ILR)，其是半导体集成电路的外部端子。在第二初始化操作中，根据第二模式端子的状态，第二外部接口电路选择：系统接口信息从第一扩展接口端子组输入并且所输入的系统接口信息从第二扩展接口端子组输出的状态；或者系统接口信息从第二扩展接口端子组输入并且所输入的系统接口信息从第一扩展接口端子组输出的状态。
[12]在项11的半导体集成电路中，第一扩展接口端子组包括：第一芯片选择信号输入/输出端子(CCS1)，用于芯片选择信号的输入和输出；第一数据输入/输出端子(CDT1)，用于初始化数据的输入和输出；第一时钟信号输入/输出端子(CSK1)，用于时钟信号的输入和输出；以及第一芯片选择信号输出端子(GCS1)，用于芯片选择信号的输出。第二扩展接口端子组包括：第二芯片选择信号输入/输出端子(CCS2)，用于芯片选择信号的输入和输出；第二数据输入/输出端子(CDT2)，用于初始化数据的输入和输出；第二时钟信号输入/输出端子(CSK2)，用于时钟信号的输入和输出；以及第二芯片选择信号输出端子(GCS2)，用于芯片选择信号的输出。第一和第二芯片选择信号输出端子(CCS1，CCS2)用于级联的半导体集成电路之间的芯片选择信号的传输。第一和第二芯片选择信号输出端子(GCS1，GCS2)用作例如去往不同于上述半导体集成电路的半导体集成电路的针对芯片选择信号的输出端子。当第二模式端子处于预定状态中时，第一芯片选择信号输入/输出端子、第一数据输入/输出端子以及第一时钟信号输入/输出端子用作信号输入端子，第一芯片选择信号输出端子用作固定层级输出端子，以及第二芯片选择信号输入/输出端子、第二数据输入/输出端子、第二时钟信号输入/输出端子和第二时钟信号输出端子用作信号输出端子。当第二模式端子处于任何其他状态中时，第二芯片选择信号输入/输出端子、第二数据输入/输出端子以及第二时钟信号输入/输出端子用作信号输入端子，第二芯片选择信号输出端子用作固定层级输出端子，以及第一芯片选择信号输入/输出端子、第一数据输入/输出端子、第一时钟信号输入/输出端子和第一芯片选择信号输出端子用作信号输出端子。
[13]在项12的半导体集成电路中，控制电路具有第一定时输出端子(GSTP1，GCLK1)和第二定时输出端子(GSTP2，GCLK2)，它们用于将与驱动电路的驱动定时同步的定时信号输出到半导体集成电路的外部，并且该控制电路能够根据存储在存储电路中的预定初始化数据，选择以下状态中任意一个：从第一定时输出端子输出定时信号的状态，从第二定时输出端子输出定时信号的状态，以及不从第一定时输出端子和第二定时输出端子中任意一个输出定时信号的状态。仅级联的半导体集成电路的较低下游处的一个半导体集成电路能够输出定时信号到不同的半导体集成电路，使得可以防止由其他级联的半导体集成电路的不必要的定时信号输出引起的噪声。
[14]在项13的半导体集成电路中，存储电路具有用于存储作为初始化数据的显示大小数据和γ修正数据的存储区域。在驱动液晶面板的半导体集成电路的情况中，可以针对待驱动的液晶面板的大小和显示特性来优化驱动。
[15]在显示设备(1)中，在面板衬底(2)中安装了驱动有源矩阵显示器(3)的多个信号电极的多个第一半导体集成电路(6)和驱动该显示器的多个扫描电极的第二半导体导体集成电路(7)，所述面板衬底具有可透过可见光的第一至第三化合物布线图形并且在该面板衬底中形成该显示器。允许第一半导体集成电路和第二半导体集成电路通过耦合到第一和第二化合物布线图形(8，9)的柔性布线衬底(13)的布线(15，16)而耦合到主机系统。第一化合物布线图形(8)的一个端部耦合到柔性布线衬底之上的布线(15)，显示数据从主机系统供给到柔性布线衬底之上的该布线(15)，并且第一化合物布线图形的另一端部并行地耦合到第一半导体集成电路中的每个第一半导体集成电路。第二化合物布线图形(9)的一个端部耦合到柔性布线衬底之上的布线(16)，包含用于显示控制的初始化数据的系统接口信息从主机系统供给到柔性布线衬底之上的该布线(16)，并且第二化合物布线图形的另一端部耦合到第一半导体集成电路中的一个预定第一半导体集成电路。第三化合物布线图形(12)串行耦合第一半导体集成电路与第二半导体集成电路，并且通过第一半导体集成电路中的该预定第一半导体集成电路接收的系统接口信息通过第三化合物布线图形串行地供给到第一半导体集成电路中的其它第一半导体集成电路和第二半导体集成电路。
显示数据通过第一化合物布线图形并行地供给到第一半导体集成电路中的每个第一半导体集成电路，使得高速显示操作是可能的。使用针对第一和第二半导体集成电路之间的级联连接的第三化合物布线图形，执行针对初始化操作的初始化数据的供给，与显示操作相比，初始化操作不要求高速，所以将级联的第一半导体集成电路之一作为用于向第一半导体集成电路供给初始化数据的基点，并且可以使用第一化合物布线图形将初始化数据从主机系统供给到第一半导体集成电路之一。这样，可以减少用于初始化数据的供给的柔性布线衬底上的布线图形和面板衬底上的化合物布线图形之间的连接点数目。如果减少了连接点的数目，则变得容易增加连接部分中的化合物布线图形的宽度并且变得容易减小化合物布线图形的电阻。而且，级联的第一半导体集成电路之一可以作为向第一半导体集成电路供给初始化数据的基点，使得可以增强显示面板衬底和主机系统之间的连接形式的灵活性和柔性衬底的布线结构的灵活性。
[16]在项15的显示设备中，可透过可见光的化合物布线图形是铟锡氧化物(ITO)布线图形。
[17]在项16的显示设备中，面板衬底由玻璃或者聚对苯二甲酸乙二醇酯(polyethylene terephthalate)制成。例如，玻璃用于液晶面板，以及聚对苯二甲酸乙二醇酯用于电子纸。
[18]在项15的显示设备中，在柔性布线衬底上的布线的中间点处设置非易失性存储器(21)，允许将针对显示控制的初始化数据写入到该非易失性存储器(21)中，并且包括用于显示控制的初始化数据的系统接口信息从主机系统供给到柔性布线衬底上的该布线。耦合到第二化合物布线图形的第一半导体集成电路能够通过串行接口等从主机系统直接接收系统接口信息。然而，如果部署了非易失性存储器，则第一半导体集成电路能够访问非易失性存储器并且捕获先前已经通过主机系统写入到非易失性存储器中的系统接口信息。
[19]在项18的显示设备中，第一半导体集成电路中的每个第一半导体集成电路具有基于SPI的串行输入接口模式和基于SPI的存储器访问接口模式，其可以被选择作为从主机系统接收接口信息的主机接口模式。
[20]在项15的显示设备中，第一半导体集成电路(6)中的每个第一半导体集成电路包括：第一外部接口电路(30)，其耦合到第一化合物布线图形(8)；驱动电路(40)，其基于从第一外部接口电路供给的处理数据而驱动信号电极；存储电路(50)，其能够保持初始化数据；控制电路(60，61)，其基于存储电路所保持的初始化数据而控制驱动电路的操作；以及第二外部接口电路(70)，其具有作为第一半导体集成电路的外部端子的系统接口端子组(T-HST)和一对扩展接口端子组(T-EXTN1，T-EXTN2)。第一半导体集成电路中的该预定第一半导体集成电路的第二外部接口电路选择第一初始化操作，即，将包含在从第二化合物布线图形(9)输入至系统接口端子的系统接口信息中的初始化数据写入到存储电路中并且将该系统接口信息从扩展接口端子组输出到第三化合物布线图形(12)。第一半导体集成电路中的其它第一半导体集成电路的第二外部接口电路选择第二初始化操作，即，将包含在从第三化合物布线图形输入至扩展接口端子组之一的系统接口信息中的初始化数据写入到存储电路中并且将该系统接口信息从扩展接口端子组中的另一个输出到第三化合物布线图形。
[21]在项20的显示设备中，第一半导体集成电路中的每个第一半导体集成电路具有第一模式端子(SYSMS)，其是外部端子。根据第一模式端子的状态，第二外部接口电路选择第一初始化操作或者第二初始化操作。
[22]在项21的显示设备中，第二外部接口电路包括作为该一对扩展接口端子组的第一扩展接口端子组和第二扩展接口端子组。已经选择了第一初始化操作的第一半导体集成电路从第一扩展接口端子组和第二扩展接口端子组两者输出系统接口信息到第三化合物布线图形。
[23]在项22的显示设备中，耦合到第一半导体集成电路之一的第一扩展接口端子组和第二扩展接口端子组中的每个的第三化合物布线图形在第一扩展接口端子组和第二扩展接口端子组之间被分割。这样，可以减小第三化合物布线图形的阻抗。
[24]在项22的显示设备中，第一半导体集成电路中的每个第一半导体集成电路具有第二模式端子(ILR)，其是外部端子。在第二初始化操作中，已经为其选择了第二初始化操作的第一半导体集成电路中的每个第一半导体集成电路根据第二模式端子的状态选择以下状态：系统接口信息从第一扩展接口端子组输入并且所输入的系统接口信息从第二扩展接口端子组输出的状态，或者系统接口信息从第二扩展接口端子组输入并且所输入的系统接口信息从第一扩展接口端子组输出的状态。
[25]在显示设备(1)中，在面板衬底(2)中设置控制图像显示单元(3)的多个控制半导体集成电路(6)，该面板衬底具有可透过可见光的第一至第三化合物布线图形并且在该面板衬底中形成图像显示单元，以及允许控制半导体集成电路通过化合物布线图形耦合到主机系统。第一化合物布线图形(8)接收从主机系统供给的控制数据并且并行地耦合到控制半导体集成电路中的每个控制半导体集成电路。第二化合物布线图形(9)接收来自主机系统的包含初始化数据的系统接口信息，并且耦合到控制半导体集成电路中的一个预定控制半导体集成电路。第三化合物布线图形(12)串行地耦合控制半导体集成电路，以及通过控制半导体集成电路中的该预定控制半导体集成电路接收的系统接口信息通过第三化合物布线图形串行地供给到控制半导体集成电路中的其它控制半导体集成电路。
[26]在项25的显示设备中，可透过可见光的化合物布线图形是ITO(铟锡氧化物)布线图形。
[27]在项26的显示设备中，面板衬底由玻璃或者聚对苯二甲酸乙二醇酯制成。
[28]在项25的显示设备中，控制半导体集成电路(6)中的每个控制半导体集成电路包括：第一外部接口电路(30)，其耦合到第一化合物布线图形；处理电路(40)，其处理从第一外部接口电路供给的控制数据；存储电路(50)，其能够保持初始化数据；控制电路(60，61)，其基于存储电路所保持的初始化数据而控制处理电路的操作；以及第二外部接口电路(70)，其具有作为控制半导体集成电路的外部端子的系统接口端子组和一对扩展接口端子组。控制半导体集成电路中的该预定控制半导体集成电路的第二外部接口电路选择第一初始化操作，即，将包含在从第二化合物布线图形输入至系统接口端子的系统接口信息中的初始化数据写入到存储电路中并且将该系统接口信息从扩展接口端子输出到第三化合物布线图形。控制半导体集成电路中的其它控制半导体集成电路的第二外部接口电路选择第二初始化操作，即，将包含在从第三化合物布线图形输入至扩展接口端子组之一的系统接口信息中的初始化数据写入到存储电路中并且将该系统接口信息从第二接口端子组中的另一个输出到第三化合物布线图形。
[29]在项28的显示设备中，控制半导体集成电路中的每个控制半导体集成电路具有第一模式端子，其是外部端子。根据第一模式端子的状态，第二外部接口电路选择第一初始化操作或者第二初始化操作。
[30]在项29的显示设备中，第二外部接口电路包括作为该一对扩展接口端子组的第一扩展接口端子组和第二扩展接口端子组。已经选择了第一初始化操作的控制半导体集成电路中的该预定控制半导体集成电路从第一扩展接口端子组和第二扩展接口端子组两者输出系统接口信息到第三化合物布线图形。
[31]在项30的显示设备中，耦合到控制半导体集成电路之一的第一扩展接口端子组和第二扩展接口端子组中的每个的第三化合物布线图形在第一扩展接口端子组和第二扩展接口端子组之间被分割。
[32]在项31的显示设备中，控制半导体集成电路中的每个控制半导体集成电路具有第二模式端子，其是外部端子。在第二初始化操作中，根据第二模式端子的状态，控制半导体集成电路中的每个控制半导体集成电路选择以下状态：系统接口信息从第一扩展接口端子组输入并且所输入的系统接口信息从第二扩展接口端子组输出的状态，或者系统接口信息从第二扩展接口端子组输入并且所输入的系统接口信息从第一扩展接口端子组输出的状态。
[33]在电子电路(1)中，多个控制半导体集成电路(6，7)设置在衬底(2)中，所述衬底具有第一至第三布线图形，并且允许初始化数据和处理数据通过第一至第三布线图形从主机系统供给到控制半导体集成电路。第一布线图形(8)接收从主机系统供给的处理数据并且并行地耦合到控制半导体集成电路中的每个控制半导体集成电路。第二布线图形(9)接收来自主机系统的初始化数据并且耦合到控制半导体集成电路中的一个预定控制半导体集成电路。第三布线图形(12)串行地耦合控制半导体集成电路，以及通过控制半导体集成电路中的该预定控制半导体集成电路接收的初始化数据通过第三布线图形串行地供给到控制半导体集成电路中的其它控制半导体集成电路。
[34]在项33的电子电路中，布线图形是ITO(铟锡氧化物)布线图形。
[35]在项34的电子电路中，衬底由玻璃或者聚对苯二甲酸乙二醇酯制成。
[36]在项33的电子电路中，控制半导体集成电路中的每个控制半导体集成电路包括：第一外部接口电路，其耦合到第一布线图形；处理电路，其处理从第一外部接口电路供给的处理数据；存储电路，其能够保持初始化数据；控制电路，其基于存储电路所保持的初始化数据而控制处理电路的操作；以及第二外部接口电路，其具有作为控制半导体集成电路的外部端子的系统接口端子组和一对扩展接口端子组。控制半导体集成电路中的该预定控制半导体集成电路的第二外部接口电路选择第一初始化操作，即，将从第二布线图形输入至系统接口端子组的初始化数据写入到存储电路中并且将该初始化数据从扩展接口端子组输出到第三布线图形。控制半导体集成电路中的其它控制半导体集成电路的第二外部接口电路选择第二初始化操作，即，将从第三布线图形输入至扩展接口端子组之一的初始化数据写入到存储电路中并且将该初始化数据从扩展接口端子组中的另一个输出到第三布线图形。
[37]在项36的电子电路中，控制半导体集成电路中的每个控制半导体集成电路具有第一模式端子，其是外部端子。根据第一模式端子的状态，第二外部接口电路选择第一初始化操作或者第二初始化操作。
[38]在项37的电子电路中，第二外部接口电路包括作为该一对扩展接口端子组的第一扩展接口端子组和第二扩展接口端子组。已经选择了第一初始化操作的控制半导体集成电路中的该预定控制半导体集成电路从第一扩展接口端子组和第二扩展接口端子组两者输出初始化数据到第三布线图形。
[39]在项38的电子电路中，耦合到控制半导体集成电路之一的第一扩展接口端子组和第二扩展接口端子组中的每个的第三布线图形在第一扩展接口端子组和第二扩展接口端子组之间被分割。
[40]在项39的电子电路中，控制半导体集成电路中的每个控制半导体集成电路具有第二模式端子，其是外部端子。在第二初始化操作中，根据第二模式端子的状态，控制半导体集成电路中的每个控制半导体集成电路选择以下状态：初始化数据从第一扩展接口端子组输入并且所输入的初始化数据从第二扩展接口端子组输出的状态；或者初始化数据从第二扩展接口端子组输入并且所输入的初始化数据从第一扩展接口端子组输出的状态。
2.实施方式的详述
将更详细地对实施方式进行描述。
《液晶显示面板》
图1示出了液晶显示面板的示意性配置。在图1所示的液晶显示面板1中，在由玻璃制成的面板衬底2中形成包括液晶、开关晶体管等的有源矩阵液晶显示器(DISP)3。液晶显示器3具有许多彼此交叉布置的信号电极和扫描电极，并且在交叉点处形成开关晶体管。开关晶体管的栅电极耦合到相应扫描电极，并且源电极例如耦合到相应信号电极。信号电极和扫描电极通过例如ITO布线图形延伸到面板衬底2的边缘部分。ITO(铟锡氧化物)布线图形是化合物布线图形，其中例如很小百分比的锡添加到铟氧化物，该化合物布线图形可透过可见光，并且与铝等的金属布线相比具有相对较高的电阻。参考标号4表示ITO制成的信号电极布线图形，并且参考标号5表示ITO制成的扫描电极布线图形。
参考标号6表示用于驱动信号电极的源驱动器(SDRV)，参考标号7表示用于驱动扫描电极的栅驱动器(GDRV)。驱动器6和驱动器7中的每个驱动器都是半导体集成电路。源驱动器6和栅驱动器7通过玻璃上芯片(COG)技术安装在相应ITO布线图形之上。针对该安装，使用了这样的技术：使用各向异性导电膜(ACF)将凸块电极耦合到相应ITO布线图形，其中所述凸块电极是源驱动器6和栅驱动器7的外部端子。驱动源驱动器6的外部端子的信号电极耦合到信号电极布线图形4，并且驱动栅驱动器7的外部端子的扫描电极耦合到扫描电极布线图形5。源驱动器6和栅驱动器7的其他外部端子耦合到ITO布线图形8、9、10、11以及12。ITO布线图形8、9和10是针对外部接口的图形，以及ITO布线图形11和12是用于在源驱动器6和栅驱动器7的预定外部端子之间耦合的图形。
参考标号13表示耦合主机系统14到液晶显示面板1的柔性衬底(FPC衬底)。柔性衬底13具有由铜等制成的金属布线图形15、16以及17。柔性衬底13的边缘部分通过ACF固定到面板衬底2的边沿部分，使得金属布线图形15、16以及17的端部与ITO布线图形8、9以及10电连通。连接器18设置在金属布线图形15、16以及17的其他端部上，并且耦合到用于显示控制的主机处理器(PRCS)19和加速器(ACCL)20。基于串行外围接口(SPI)的串行EEPROM21耦合到金属布线图形16的中间点。主机处理器19执行用于液晶显示面板1的初始化、模式设置等。加速器20是专用处理器，用于根据来自主机处理器19的指令进行显示数据的描绘(drawing)控制和显示控制。
显示数据从加速器20供给到金属布线图形15。分别地，ITO布线图形(第一化合物布线图形)8的一些端部互相耦合到金属布线图形15，并且ITO布线图形8的另一些端部耦合到源驱动器6的显示数据输入端子。包括驱动器6和驱动器7的初始化数据的系统接口信息从主机处理器19供给到金属布线图形16。金属布线图形16耦合到ITO布线图形(第二化合物布线图形)9的一个端部，并且ITO布线图形9的另一端部耦合到一个预定源驱动器6_a的下述系统接口端子。ITO布线图形12(第三化合物布线图形)串行地耦合源驱动器6和栅驱动器7，并且通过一个第一驱动器LSI 6_a接收的系统接口信息通过ITO布线图形12串行地供给到其它源驱动器6和栅驱动器7。
《源驱动器LSI》
图2示出了源驱动器6的配置。源驱动器6通过例如互补MOS集成电路制造技术形成在半导体衬底上，并且具有第一外部接口电路(FSTIF)30、驱动电路40、作为存储电路的变址寄存器(IDXREG)50、控制电路60和61、以及第二外部接口电路(SNDIF)70。
第一外部接口电路30是用于接收显示数据的电路。第一外部接口电路30包括RGB接收器(RGBRCV)31和低电压差分信令(LVDS)接收器(LVDSRCV)32，其实现高速差分输入接口作为显示数据输入接口电路，并且利用数据控制电路(DCNT)34将通过选择器(RSEL)33选择的数据转换成并行数据并且将其供给到驱动电路40。RGB接收器31耦合到RGB接口端子组T-RGB，并且LVDS接收器32耦合到LVDS接口端子组T-LVDS。PD[23:0]是RGB数据输入端子。示出了差分时钟输入端子RCLKP/M和差分数据输入端子四比特RDIN0P/M至RDIN3P/M作为针对LVDS接口的外部端子的示例。RGB接口端子组(T-RGB)和LVDS接口端子组T-LVDS耦合到上述ITO布线图形(ITOP)8。
基于从第一外部接口电路供给的数据(RGB[17:0])，驱动电路40从驱动端子S1至S1284输出驱动信号。驱动电路40具有移位寄存器(SFTREG)41、输入数据锁存器(INDLAT)42、显示数据锁存器(DISPDLAT)43、D/A转换器(DAC)44、输入放大器(INAMP)45以及输出控制电路(OUTCNT)46。
变址寄存器50由例如SRAM等构成，并且保持源驱动器6的初始化数据。例如，初始化数据是显示大小数据、γ修正数据等。驱动可以针对待驱动的液晶面板的大小和显示特性而优化。
控制电路60是定时控制器(TMGCNT)，其控制输出驱动电路40的驱动信号的操作以及其定时的操作。控制电路61是γ修正电路(γADJST)，其基于变址寄存器50所保持的初始化数据来执行γ修正。
第二外部接口电路70具有系统接口电路(SYSIF)71和芯片间输入/输出电路(BCIF)72。
系统接口电路71具有系统接口端子组T-HST和模式端子组T-MOD。芯片间输入/输出电路72具有一对扩展接口端子组T-EXTN1和T-EXTN2。在图1的配置中，级联的源驱动器LSI之一的系统接口端子组T-HST耦合到ITO布线图形9。其它源驱动器LSI的系统接口端子组T-HST和源驱动器的模式端子组T-MOD的部分通过ITO布线图形11耦合到VCCDUM或GNDDUM用于层级固定。扩展接口端子组T-EXTN1和T-EXTN2耦合到ITO布线图形12。
基于从系统接口端子组T-HST或者扩展接口端子组T-EXTN1和T-EXTN2之一接收的系统接口信息，系统接口电路71控制到变址寄存器50的初始化数据的写入。ADRESS[7:0]是写入地址，而DATA[7:0]是写入数据。例如，仅当输入到系统接口电路71的16比特数据(ADRESS[7:0]，DATA[7:0])的较高阶8比特(ADRESS[7:0])匹配变址寄存器(IDXREG)50的地址时，系统接口电路71存储较低阶8比特的初始化数据(DATA[7:0])到相应地址处的变址寄存器50中。
系统接口电路71的初始化操作是第一初始化操作或者第二初始化操作。第一初始化操作是这样的操作：将包含在从系统接口端子组T-HST输入的系统接口信息中的初始化数据写入到变址寄存器50中，并且通过芯片间输入/输出电路72的扩展接口端子组T-EXTN1和T-EXTN2将该系统接口信息从源驱动器6两侧并行输出。第二初始化数据是这样的操作：将包含在从源驱动器6的外部输入至扩展接口端子组T-EXTN1和T-EXTN2之一的系统接口信息中的初始化数据写入到变址寄存器50中，并且将该系统接口信息从扩展接口端子组T-EXTN1和T-EXTN2中的另一个输出到源驱动器6的外部。在图2中，一对扩展接口端子组T-EXTN1和T-EXTN2布置为彼此相邻。然而，图2中所示的外部端子布局不同于实际端子布局。一对扩展接口端子组T-EXTN1和T-EXTN2有间距地布置在源驱动器6的凸块电极阵列的两端部处。
《源驱动器LSI的操作模式》
系统接口电路71具有第一模式端子SYSMS、第二模式端子ILR、第三模式端子ESEL以及第四模式端子EEP。
当第一模式端子SYSMS的逻辑值是“0”时，系统接口电路71选择第一初始化操作，并且当第一模式端子SYSMS的逻辑值是“1”时，选择第二初始化操作。已经选择了第一初始化操作的源驱动器6可以布置用于作为多个级联的源驱动器中的主机接口来执行主操作，而已经选择了第二初始化操作的源驱动器可以布置用于执行从操作。
已经选择了第一初始化操作的源驱动器6从一对扩展接口端子组T-EXTN1和T-EXTN2并行地输出系统接口信息。出于该原因，已经选择了第一初始化操作的源驱动器6能够作为在级联连接通路的端部或者中间点处的基点捕获初始化数据并且将其供给到下游。从扩展接口端子组输出系统接口信息的形式除了固定为将其以两个方向输出的形式，还可以是将其以通过模式信号选择的两个方向、一个方向或者另一个方向输出的形式。在这种情况中，必须添加用于两比特的模式端子。这样，在减小外部端子的数目方面，上述配置是最佳的。
当第二模式端子ILR的逻辑值是“0”时，例如，选择了以下操作，通过该操作将系统接口信息输入到源驱动器6的左侧上的扩展接口端子组T-EXTN1，并且从源驱动器6的右侧上的扩展接口端子组T-EXTN2输出。对比地，当第二模式端子ILR的逻辑值是“1”时，选择了以下操作，通过该操作将系统接口信息从源驱动器6的左侧上的扩展接口端子组T-EXTN1输出，并且将其输入到源驱动器6的右侧上的扩展接口端子组T-EXTN2。可以切换对这对扩展接口端子组T-EXTN1和T-EXTN2的输入和输出的分配。级联的源驱动器6能够容易地对应于传输到它们的系统接口信息的方向。第二模式端子ILR的设置仅当已经利用第一模式端子SYSMS选择了从操作时变为有效。
系统接口电路71能够选择基于SPI的串行输入接口功能或者基于SPI的EEPROM访问接口功能作为从系统接口端子组T-HST输入的系统接口信息的接口模式。例如，系统接口端子组T-HST包括芯片选择端子CSX/ECS、数据输入端子SDI/EDI、数据输出端子SDO/EDO以及用于定义从数据输入端子捕获数据的定时的时钟端子SCK/ESK。CSX、SDI、SDO以及SCK指的是基于SPI的串行输入接口功能中的端子名称，以及ECS、EDI、EDO以及ESK指的是基于SPI的EEPROM接口功能中的端子名称。
当第三模式端子ESEL的逻辑值是“0”时，选择基于SPI的串行输入接口功能。此时，当已经利用模式端子SYSMS选择了主操作时，系统接口电路71直接从处理器19通过串行接口接收系统接口信息。另一方面，当已经利用模式端子SYSMS选择了从操作时，系统接口电路71执行关于从芯片间接口电路72接收的系统接口信息的初始化数据写入等，作为从处理器19通过串行接口接收的系统接口信息。另外，当第三模式端子ESEL的逻辑值是“1”时，选择基于SPI的EEPROM访问接口功能。此时，当已经利用模式端子SYSMS选择了主操作时，系统接口电路71通过串行接口执行EEPROM的直接读取访问读取系统接口信息。另一方面，当已经利用模式端子SYSMS选择了从操作时，系统接口电路71执行关于从芯片间接口电路72接收的系统接口信息的初始化数据写入等，作为从EEPROM读取的系统接口信息。
当已经选择了EEPROM接口功能时，系统接口电路71利用第四模式端子EEP选择EEPROM操作。当第四模式端子EEP的逻辑值是“0”时，系统接口电路71自动地开始从EEPROM读取系统接口信息的操作。该操作的开始不特别受到限制，而是在释放了通过外部重启信号RESETX的重启后同步于来自ACCL 20的信号。当第四模式端子的逻辑值设置为“1”时，系统接口电路71使得系统接口端子组T-HST高阻抗从而使得接口功能不可行。当系统接口信息写入到串行EEPROM 21中时，系统接口电路71选择使得通过系统接口端子T-HST的接口功能不可行的操作。出于此原因，可以防止系统接口电路71直接将写入访问信息捕获到串行EEPROM 21的故障。当液晶显示面板的系统接口端子耦合到诸如检查器的设备时需要这种写入操作，以在制造或者装配阶段期间调整或者调谐初始化数据并且将其写入到串行EEPROM中。这样，在调整的或者调谐的初始化数据已经写入到串行EEPROM 21中后，模式端子EEP的逻辑值可以通过主机系统而减至“0”。
《扩展接口端子》
第一扩展接口端子组T-EXTN1包括用于芯片选择信号的输入/输出的第一芯片选择信号输入/输出端子CCS1、用于初始化数据的输入/输出的第一数据输入/输出端子CDT1、用于时钟信号的输入/输出的第一时钟信号输入/输出端子CSK1、以及用于芯片选择信号的输出的第一芯片选择信号输出端子GCS1。第二扩展接口端子组T-EXTN2包括用于芯片选择信号的输入/输出的第二芯片选择信号输入/输出端子CCS2、用于初始化数据的输入/输出的第二数据输入/输出端子CDT2、用于时钟信号的输入/输出的第二时钟信号输入/输出端子CSK2、以及用于芯片选择信号的输出的第二芯片选择信号输出端子GCS2。第一和第二芯片选择信号输入/输出端子CCS1和CCS2用于级联的半导体集成电路之间的芯片选择信号的传输。第一和第二芯片选择信号输出端子GCS1和GCS2用于输出芯片选择信号到栅驱动器LSI。当第二模式端子ILR的逻辑值是“0”时，第一芯片选择信号输入/输出端子CCS1、第一数据输入/输出端子CDT1和第一时钟信号输入/输出端子CSK1用作信号输入端子，第一芯片选择信号输出端子GCS1用作固定层级输出端子，并且第二芯片选择信号输入/输出端子CCS2、第二数据输入/输出端子CDT2、第二时钟信号输入/输出端子CSK2、以及第二芯片选择信号输出端子GCS2用作信号输出端子。当第二模式端子ILR的逻辑值是“1”时，第二芯片选择信号输入/输出端子CCS2、第二数据输入/输出端子CDT2和第二时钟信号输入/输出端子CSK2用作信号输入端子，第二芯片选择信号输出端子GCS2用作固定层级输出端子，并且第一芯片选择信号输入/输出端子CCS1、第一数据输入/输出端子CDT1、第一时钟信号输入/输出端子CSK1、以及第一芯片选择信号输出端子GCS1用作信号输出端子。如果允许从除了级联的源驱动器LSI的端部源驱动器LSI之外的源驱动器LSI的第二芯片选择信号输出端子GCS1和GCS2的信号输出，则传送到ITO布线图形8、9或者12的信号可能受到信号输出所引起的噪声的影响，使得抑制来自第二芯片选择信号输出端子CCS1和CCS2的不必要的信号输出。即使针对级联的源驱动器LSI的端部处的源驱动器LSI选择了主操作，也允许来自源驱动器LSI的扩展接口端子组T-EXTN1和T-EXTN2两者的信号输出，因为所述扩展接口端子组之一(从该处执行不必要的信号输出)不放置在除了源驱动器LSI的端部位置以外的任何位置。
上述定时控制器60具有针对栅驱动器7的定时控制端子T-GTMG。定时控制端子T-GTMG包括栅开始脉冲输出端子GSTP1和GSTP2以及栅时钟信号输出端子GCLK1和GCLK2。栅开始脉冲和栅时钟信号是同步于驱动电路40的驱动定时的定时信号。前者是栅扫描开始信号，并且后者是栅扫描时钟信号。输出端子GSTP1和GCLK1是布置在源驱动器6的外部端子阵列的左侧上的第一定时输出端子，并且输出端子GSTP2和GCLK2是布置在源驱动器6的外部端子阵列的右侧上的第二定时输出端子。根据存储在存储电路中的预定初始化数据，定时控制器60能够选择以下状态：从第一定时输出端子GSTP1和GCLK1输出定时信号的状态，从第二定时输出端子GSTP2和GCLK2输出定时信号的状态，或者不从第一定时输出端子GSTP1和GCLK1和第二定时输出端子GSTP2和GCLK2中的任意一个输出定时信号的状态。根据图1中的示例，仅级联的源驱动器6的较低下游处的一个源驱动器能够输出定时信号到栅驱动器7，使得变得可以防止通过其它源驱动器的不必要的定时信号输出所引起的噪声。未在图中示出但是无需说明，在以下情况中也可以防止噪声，即栅驱动器7连接到级联的源驱动器6的两个端部处的源驱动器6中的每个。
图3示出了栅驱动器7的配置。控制电路(TCONT)80执行栅驱动器7的全面控制。将从源驱动器6的输出端子GSTP1和GCLK1(GSTP2和GCLK2)输出的栅开始脉冲和栅时钟信号通过输入端子GSTP和GCLK输入到控制电路80。移位寄存器(SFTREG)81生成扫描信号用于顺次选择液晶显示器3的栅电极。输出电路(OUTBUF)82将VCC-GND信号(其是移位寄存器81的输出信号)层级转化为VGH-VGL信号，从而将其输出到栅输出端子G1至G480。对于栅输出端子G1至G480，连接相应的栅电极布线。振荡电路(OSC)83是通过外部电阻器和芯片中的电容器组成的CR振荡电路，并且产生操作时钟用于升压电路(DCDC1)84和升压电路(DCDC2)85。升压电路84和85是充电泵类型的升压电路。升压电路84利用限制器电路将VDC升压两倍从而获得电压VGH，并且升压电路85利用限制器电路使得VDC为负从而获得电压VGL。放电控制电路(DSCRG)86控制耦合到升压电路84和85、恒压源(LDO1)87以及恒压源(LDO2)88的输出端子的开关，从而放电外部电容器中的电荷至地GND。恒压源87和88产生参考电压VREG1和VREG2并且将它们供给到芯片中的电路。VREG1是参考电压。VREG2用作用于源驱动器的γ修正等的参考电压。使用从升压电路88供给的VREG2作为参考电压，γ参考电压生成电路(GRVG)89生成源驱动器的γ参考电压、用于正电极VPH和VPL的两个参考电压、以及用于负电极VNH和VNL的两个参考电压，并且将它们供给到芯片中的电路。串行接口电路(SIF)90是初始化数据从源驱动器6供给到的串行接口电路。仅当八个较高阶比特匹配每输入16比特数据的变址寄存器91的地址时，串行接口电路90存储例如八个较低阶比特到变址寄存器(IDXREG)91中。数字到模拟转换电路(DAC)92生成电压COMDC。
《通过ITO布线图形的耦合形式》
图4示出了通过ITO布线图形的耦合形式。面板衬底2和柔性衬底13部分地彼此重叠(阴影线部分)，并且ITO布线图形通过ACF固定到重叠部分。在图4中，示出了两个源驱动器6_a和6_b中的每个的部分。耦合到源驱动器6_a的凸块电极的ITO布线图形9耦合到金属布线16使得提供系统接口信息到源驱动器6_a。输入到源驱动器6_a的系统接口信息从源驱动器6_a的凸块电极BMP5至BMP7通过ITO布线图形12供给到源驱动器6_b的凸块电极BMP8至BMP10。对应于源驱动器6_a的凸块电极BMP1和BMP2的源驱动器6_b的凸块电极BMP1和BMP2耦合到ITO布线图形11并且然后耦合到接地虚拟凸块VSSDMY，给出了从源驱动器6b的内部到所述VSSDMY的地电位，从而抑制输入电路的漂移。作为源驱动器6_b的模式端子的凸块电极BMP11和BMP12耦合到例如电源虚拟凸块VDDDMY，给出了从源驱动器6_b的内部到所述电源虚拟凸块VDDDMY的外部电源电位，从而设置模式。第四模式端子EEP不耦合到电源虚拟凸块VDDDMY或者接地虚拟凸块VSSDMY，并且通过主机设备14使用ITO布线图形9和金属布线图形16来决定第四模式端子EEP的层级。用于源驱动器6_a和6_b之间的连接的ITO布线图形12的部分可以用ITO布线图形12A和金属布线图形11A来代替。而且，在图4中，ITO布线图形12不延伸使得穿过级联的源驱动器6_a、6_b以及6_c之下，并且在源驱动器的每个中的一个扩展接口端子组T-EXTN1和另一个扩展接口端子组T-EXTN2之间被分割。这样，可以减小ITO布线图形12的阻抗。
《源驱动器的使用示例》
图5示出了在仅对一个主源驱动器进行系统接口连接的情况下针对源驱动器的模式设置的示例。图5示出了液晶显示面板的级联的三个源驱动器6_a、6_b以及6_c的模式设置状态，其中液晶显示面板配置用于通过基于SPI的串行接口输入系统接口信息到中央源驱动器6_a。源驱动器6_a通过SYSMS＝“0”选择主操作，并且源驱动器6_b和6_c通过SYSMS＝“1”选择从操作。模式端子ESEL耦合到将设置为“0”的IOGND。附于图中的端子名称的符号(o)意味着已经选择了输出操作，并且附于图中的端子名称的符号(i)意味着已经选择了输入操作。IOGND是地电位，其通过例如上述虚拟接地焊盘VSSDMY给出，并且IOVcc是外部电源电位，其通过例如上述虚拟电源焊盘VCCDMY给出。使用这些电位已经设置了模式。图中未示出，但是可以耦合栅驱动器7到级联的源驱动器的图5中所示一个端部的相对端部处的源驱动器，或者到级联的源驱动器的两个端部处的源驱动器中的每个。
图6示出了在允许所有源驱动器执行将通过系统接口连接的主操作的情况下针对源驱动器的模式设置的示例。图6示出了液晶显示面板的级联的三个源驱动器6_a、6_b以及6_c的模式设置状态，其中液晶显示面板配置用于通过基于SPI的串行接口输入系统接口信息到源驱动器6_a、6_b以及6_c中的每个。源驱动器6_a、6_b以及6_c中的每个通过SYSMS＝“0”选择主操作。附于图中的端子名称的符号(o)意味着已经选择了输出操作，并且附于图中的端子名称的符号(i)意味着已经选择了输入操作。IOGND是地电位，其通过例如上述虚拟接地焊盘VSSDMY给出，并且IOVcc是外部电源电位，其通过例如上述虚拟电源焊盘VCCDMY给出。使用这些电位已经设置了模式。图中未示出，但是可以耦合栅驱动器7到级联的源驱动器的图5中所示一个端部的相对端部处的源驱动器，或者到级联的源驱动器的两个端部处的源驱动器中的每个。
图7示出了在通过EEPROM仅对一个主源驱动器进行系统接口连接的情况下针对源驱动器的模式设置的示例。图7示出了液晶显示面板的级联的三个源驱动器6_a、6_b以及6_c的模式设置状态，其中液晶显示面板配置用于通过基于SPI的EEPROM访问接口输入系统接口信息到中央源驱动器6_a。源驱动器6_a通过SYSMS＝“0”选择主操作，并且源驱动器6_b和6_c通过SYSMS＝“1”选择从操作。该模式设置状态不同于图5中所示的模式端子ESEL的设置状态。模式端子ESEL耦合到将设置为“1”的IOVcc。在这种情况下，模式端子EEP耦合到将设置为“0”的IOGND，并且系统接口电路71通过在例如取消重启指令后与来自ACCL 20的信号同步地对EEPROM 21进行读取访问来读取初始化数据，并且将所读取的初始化数据写入到变址寄存器50中。
图8示出了已经针对一个主源驱动器设置EEPROM写入模式的状态。源驱动器6_a的模式端子EEP耦合到将设置为“1”的IOVcc。在这种情况下，系统接口电路71的系统接口端子T-HST将全部置于高阻抗状态(HiZ)。出于此原因，系统接口信息通过主机处理器写入到EEPROM 21中。当读取写入到EEPROM 21中的主机接口信息时，模式端子EEP必须改变为“0”。例如在液晶显示面板的制造阶段期间利用检查器等进行调谐时，执行将主机接口信息写入到EEPROM 21中。这样，当将完成的液晶显示面板装于设备中并且耦合到主机设备14时，第四模式端子EEP通过来自主机系统14的逻辑值“0”被固定到GND层级。
在其中级联三个源驱动器6_a、6_b以及6_c的示例中，针对其可以设置主操作的源驱动器不限于中央源驱动器，并且如图9所示，主操作可以针对左源驱动器6_b或者右源驱动器6_c而设置。而且，级联的源驱动器的数目不限于三个，可以级联四个或者更多个源驱动器，如图10中所示的一样适合。另外在这种情况中，当然，针对其设置主操作的源驱动器可以通过模式端子SYSMS的逻辑值而自由地决定。而且，还可以使用级联的两个源驱动器6，如图11所示。另外，还可以使用一个源驱动器6构成液晶面板，如图12所示。无须说明，在使用了一个源驱动器6的情况下，栅驱动器7可以布置在源驱动器6的左侧或者右侧上，或者在源驱动器6两侧的每一侧上。在图9至图11中，省略示出栅驱动器。
根据上述液晶显示面板，将获得以下操作和效果。
[1]当已经针对源驱动器6选择了第一初始化操作从而允许源驱动器执行主初始化操作时，该源驱动器能够作为级联连接通路的基点捕获初始化数据。而且，当已经针对源驱动器选择了第二初始化操作从而允许源驱动器6执行从初始化操作时，该源驱动器能够捕获从级联连接通路的上游提供的初始化数据。
[2]针对源驱动器的主初始化操作或者从初始化的设置可以容易地利用第一模式端子(SYSMS)来选择。
[3]当已经针对源驱动器设置了主初始化操作时，源驱动器的系统接口电路71从扩展接口端子组T-EXTN1和T-EXTN2两者输出系统接口信息，使得该源驱动器能够作为在级联连接通路的端部或者任意中间点处的基点捕获初始化数据并且将其供给到级联连接通路的下游。从扩展接口端子组T-EXTN1和T-EXTN2输出系统接口信息的输出形式可以固定为从上述两者输出系统接口信息的输出形式。然而，可以根据模式信号选择从它们中的两个、一个或者另一个输出系统接口信息的输出形式，其需要针对两个比特的模式端子。
[4]利用第二模式端子(ILR)，级联的源驱动器6能够容易地对应于传送到源驱动器6的系统接口信息的任何方向。
[5]利用第三模式端子(ESEL)，源驱动器能够容易地选择基于SPI的串行输入接口功能或者基于SPI的存储器访问接口功能，作为系统接口信息的接口模式。
这样，利用需要小数目的接口端子的SPI，源驱动器6能够通过串行接口直接接收来自主机系统的系统接口信息，并且能够通过存储器访问捕获先前由主机系统写入到串行EEPROM 21中的系统接口信息。
[6]当利用第四模式端子(EEP)选择将系统接口信息写入到EEPROM 21中时，使得系统接口端子组为高阻抗，从而可以防止当系统接口信息先前写入到串行EEPROM 21中时系统接口电路71直接将写入访问信息捕获到串行EEPROM 21的故障。
[7]根据初始化数据可以选择使得源驱动器6不可能从源驱动器的右端子和左端子中的一个或者两个输出栅定时信号的状态。出于此原因，级联的源驱动器的较低下游处的仅一个源驱动器能够输出定时信号到栅驱动器7，使得可以抑制由源驱动器6的另一个的不必要的定时信号输出所引起的噪声。
[8]通过ITO布线图形8将显示数据并行地供给到源驱动器6中的每个，使得高速显示操作是可行的。针对用于源驱动器6之间以及源驱动器与栅驱动器7之间的级联连接，使用ITO布线图形12执行与显示操作相比不要求高速的初始化操作的初始化数据的供给，使得级联的源驱动器6之一作为用于向源驱动器供给初始化数据的基点，并且可以使用ITO布线图形9将初始化数据从主机系统供给到该一个源驱动器6。这样，可以减少柔性布线衬底13上的金属布线图形16和用于供给初始化数据的面板衬底2上的ITO布线图形9之间的连接点的数目。如果连接点的数目减小了，则变得容易增加连接部分中的ITO布线图形的宽度并且变得容易减小ITO布线图形的电阻。而且，级联的源驱动器中之一可以作为向所述级联的源驱动器供给初始化数据的基点，使得可以增加面板衬底2和主机系统之间的耦合形式的灵活性和柔性衬底13的布线结构的灵活性。
[9]耦合到源驱动器6的扩展接口端子组T-EXTN1和扩展接口端子组T-EXTN2中的每个的ITO布线图形在源驱动器6的每个的扩展接口端子组T-EXTN1和扩展接口端子组T-EXTN2之间被分割。这样，可以减小ITO布线图形12的阻抗。
到目前为止，已经基于实施方式对本发明人所研发的本发明进行了具体描述。然而，无须说明，本发明不限于所述实施方式，并且在不偏离本发明的精神和范围的前提下可以进行各种改变和修改。
例如，可透过可见光的化合物布线图形不限于ITO(铟锡氧化物)布线图形。面板衬底由玻璃或者聚对苯二甲酸乙二醇酯制成。例如，玻璃用于液晶面板，以及聚对苯二甲酸乙二醇酯用于电子纸。源驱动器和栅驱动器的具体配置不限于图2和图3中所示的配置。液晶面板可以应用于各种类型的电子设备，诸如TV接收器、个人计算机、PDA以及移动电话。
而且，本发明不限于显示器，并且可以广泛应用于需要初始化的电子电路，尤其是应用于其中用于处理数据的输入通路不同于用于初始化数据的输入通路的电子电路。对应于源驱动器的LSI是控制半导体集成电路。

Claims (40)

1.一种半导体集成电路包括：第一外部接口电路，其用于接收来自半导体集成电路外部的处理数据；处理电路，其用于处理从所述第一外部接口电路供给的所述处理数据；存储电路，其能够保持初始化数据；控制电路，其基于所述存储电路所保持的所述初始化数据而控制所述处理电路的操作；以及第二外部接口电路，其具有作为所述半导体集成电路的外部端子的第一接口端子组和一对第二接口端子组，其中所述第二外部接口电路能够选择第一初始化操作或者第二初始化操作，所述第一初始化操作包括：将包含在从所述第一接口端子组接收的接口信息中的初始化数据写入到所述存储电路中以及将所述接口信息从所述第二接口端子组输出到所述半导体集成电路的外部，所述第二初始化操作包括：将包含在从所述第二接口端子组之一接收的接口信息中的初始化数据写入到所述存储电路中以及将所述接口信息从所述第二接口端子组中的另一个输出到所述半导体集成电路的外部。
2.根据权利要求1所述的半导体集成电路，其中所述第二外部接口电路具有作为所述半导体集成电路的外部端子的第一模式端子，并且根据所述第一模式端子的状态选择所述第一初始化操作或者所述第二初始化操作。
3.根据权利要求2所述的半导体集成电路，其中在所述第一初始化操作中，所述第二外部接口电路从所述一对第二接口端子组的两者输出所述接口信息。
4.根据权利要求3所述的半导体集成电路，其中所述第二外部接口电路具有作为所述半导体集成电路的外部端子的第二模式端子，并且根据所述第二模式端子的状态切换对所述一对第二接口端子组的输入和输出的分配，在所述第二初始化操作中，所述分配允许所述第二接口端子组之一用作针对所述接口信息的输入端子组并且允许所述第二接口端子组中的另一个用作针对所述接口信息的输出端子组。
5.一种半导体集成电路包括：第一外部接口电路，其用于接收来自所述半导体集成电路外部的驱动数据；驱动电路，其基于从所述第一外部接口电路供给的所述驱动数据而输出驱动信号；存储电路，其能够保持初始化数据；控制电路，其基于所述存储电路所保持的所述初始化数据控制所述驱动电路对所述驱动信号的输出操作；以及第二外部接口电路，其具有作为所述半导体集成电路的外部端子的第一接口端子组和一对第二接口端子组，其中所述第二外部接口电路能够选择第一初始化操作或者第二初始化操作，所述第一初始化操作包括：将包含在从所述第一接口端子组接收的系统接口信息中的初始化数据写入到所述存储电路中以及将所述系统接口信息从所述第二接口端子组输出到所述半导体集成电路的外部，所述第二初始化操作包括：将包含在从所述半导体集成电路的外部输入至所述第二接口端子组之一的系统接口信息中的初始化数据写入到所述存储电路中以及将所述系统接口信息从所述第二接口端子组中的另一个输出到所述半导体集成电路的外部。
6.根据权利要求5所述的半导体集成电路，其中所述第二外部接口电路具有作为所述半导体集成电路的外部端子的第三模式端子，并且根据所述第三模式端子的状态来选择基于SPI的串行输入接口功能或者基于SPI的存储器访问接口功能作为所述系统接口信息的接口模式。
7.根据权利要求6所述的半导体集成电路，其中所述第二外部接口电路具有芯片选择端子、数据输入端子、数据输出端子、以及用于定义从所述数据输入端子捕获数据的定时的时钟端子。
8.根据权利要求7所述的半导体集成电路，其中所述第二外部接口电路具有作为所述半导体集成电路的外部端子的第四模式端子，当所述第四模式端子处于预定状态中时，所述第二外部接口电路实现基于SPI的存储器读取操作，以及当所述第四模式端子处于任何其他状态中时，所述第二外部接口电路使得所述第一接口端子组进入高阻抗状态。
9.根据权利要求8所述的半导体集成电路，其中所述第二外部接口电路具有作为所述半导体集成电路的外部端子的第一模式端子，并且根据所述第一模式端子的状态选择所述第一初始化操作或者所述第二初始化操作。
10.根据权利要求9所述的半导体集成电路，其中所述第二外部接口电路包括作为所述一对第二接口端子组的第一扩展接口端子组和第二扩展接口端子组，并且在所述第一初始化操作中，所述第二外部接口电路将系统接口信息从所述第一扩展接口端子组和所述第二扩展接口端子组两者输出。
11.根据权利要求10所述的半导体集成电路，其中：所述第二外部接口电路具有作为所述半导体集成电路的外部端子的第二模式端子，并且在所述第二初始化操作中，所述第二外部接口电路根据所述第二模式端子的状态选择以下状态：系统接口信息从所述第一扩展接口端子组输入并且所输入的系统接口信息从所述第二扩展接口端子组输出的状态，或者系统接口信息从所述第二扩展接口端子组输入并且所输入的系统接口信息从所述第一扩展接口端子组输出的状态。
12.根据权利要求11所述的半导体集成电路，其中：所述第一扩展接口端子组包括：第一芯片选择信号输入/输出端子，其用于芯片选择信号的输入和输出；第一数据输入/输出端子，其用于初始化数据的输入和输出；第一时钟信号输入/输出端子，其用于时钟信号的输入和输出；以及第一芯片选择信号输出端子，其用于芯片选择信号的输出；第二扩展接口端子组包括：第二芯片选择信号输入/输出端子，其用于芯片选择信号的输入和输出；第二数据输入/输出端子，其用于初始化数据的输入和输出；第二时钟信号输入/输出端子，其用于时钟信号的输入和输出；以及第二芯片选择信号输出端子，其用于芯片选择信号的输出；当所述第二模式端子处于预定状态中时，所述第一芯片选择信号输入/输出端子、所述第一数据输入/输出端子以及所述第一时钟信号输入/输出端子用作信号输入端子，所述第一芯片选择信号输出端子用作固定层级输出端子，以及所述第二芯片选择信号输入/输出端子、所述第二数据输入/输出端子、所述第二时钟信号输入/输出端子以及第二时钟信号输出端子用作信号输出端子；以及当所述第二模式端子处于任何其他状态中时，所述第二芯片选择信号输入/输出端子、所述第二数据输入/输出端子以及所述第二时钟信号输入/输出端子用作信号输入端子，所述第二芯片选择信号输出端子用作固定层级输出端子，以及所述第一芯片选择信号输入/输出端子、所述第一数据输入/输出端子、所述第一时钟信号输入/输出端子以及所述第一芯片选择信号输出端子用作信号输出端子。
13.根据权利要求12所述的半导体集成电路，其中所述控制电路具有第一定时输出端子和第二定时输出端子，其用于将与所述驱动电路的驱动定时同步的定时信号输出到所述半导体集成电路的外部，并且能够根据存储在所述存储电路中的预定初始化数据选择以下状态中任意一个：从所述第一定时输出端子输出所述定时信号的状态，从所述第二定时输出端子输出所述定时信号的状态，以及不从所述第一定时输出端子和所述第二定时输出端子中任意一个输出所述定时信号的状态。
14.根据权利要求13所述的半导体集成电路，其中所述存储电路具有用于存储作为所述初始化数据的显示大小数据和γ修正数据的存储区域。
15.一种显示设备包括：多个第一半导体集成电路，其驱动有源矩阵显示器的多个信号电极；以及第二半导体导体集成电路，其驱动所述显示器的多个扫描电极，所述多个第一半导体集成电路和所述第二半导体集成电路安装在面板衬底中，所述面板衬底具有可透过可见光的第一至第三化合物布线图形并且在其中形成所述显示器，其中：允许所述第一半导体集成电路和所述第二半导体集成电路通过耦合到所述第一和第二化合物布线图形的柔性布线衬底的布线而耦合到主机系统；所述第一化合物布线图形的一个端部耦合到所述柔性布线衬底之上的布线，显示数据从所述主机系统供给到所述柔性布线衬底之上的该布线；并且所述第一化合物布线图形的另一端部并行地耦合到相应的第一半导体集成电路；所述第二化合物布线图形的一个端部耦合到所述柔性布线衬底之上的布线，包含用于显示控制的初始化数据的系统接口信息从所述主机系统供给到所述柔性布线衬底之上的该布线；所述第二化合物布线图形的另一端部耦合到所述第一半导体集成电路中的一个预定第一半导体集成电路；所述第三化合物布线图形串行耦合所述第一半导体集成电路与所述第二半导体集成电路；并且通过所述第一半导体体集成电路中的所述预定第一半导体集成电路接收的系统接口信息通过所述第三化合物布线图形串行地供给到所述第一半导体体集成电路中的其它第一半导体体集成电路和所述第二半导体集成电路。
16.根据权利要求15所述的显示设备，其中可透过可见光的化合物布线图形是铟锡氧化物(ITO)布线图形。
17.根据权利要求16所述的显示设备，其中面板衬底由玻璃或者聚对苯二甲酸乙二醇酯制成。
18.根据权利要求15所述的显示设备，其中允许将用于显示控制的初始化数据写入到其中的非易失性存储器设置在所述柔性布线衬底之上的布线的中间点处，包含用于显示控制的初始化数据的系统接口信息从所述主机系统供给到所述柔性布线衬底之上的该布线。
19.根据权利要求18所述的显示设备，其中所述第一半导体集成电路中的每个第一半导体集成电路具有基于SPI的串行输入接口模式和基于SPI的存储器访问接口模式，其可以选择作为从所述主机系统接收系统接口信息的主机接口模式。
20.根据权利要求15所述的显示设备，其中：所述第一半导体集成电路中的每个第一半导体集成电路包括：第一外部接口电路，其耦合到第一化合物布线图形；驱动电路，其基于从所述第一外部接口电路供给的处理数据而驱动信号电极；存储电路，其能够保持所述初始化数据；控制电路，其基于所述存储电路所保持的初始化数据而控制所述驱动电路的操作；以及第二外部接口电路，其具有作为所述第一半导体集成电路的外部端子的第一接口端子组和一对第二接口端子组；所述第一半导体集成电路中的所述预定第一半导体集成电路的第二外部接口电路选择第一初始化操作，即，将包含在从所述第二化合物布线图形输入至所述第一接口端子组的系统接口信息中的初始化数据写入到所述存储电路中并且将所述系统接口信息从所述第二接口端子组输出到所述第三化合物布线图形；
以及，所述第一半导体集成电路中的其它第一半导体体集成电路的第二外部接口电路选择第二初始化操作，即，将包含在从所述第三化合物布线图形输入至所述第二接口端子组之一的系统接口信息中的初始化数据写入到所述存储电路中并且将所述系统接口信息从所述第二接口端子组中的另一个输出到所述第三化合物布线图形。
21.根据权利要求20所述的显示设备，其中所述第一半导体集成电路中的每个第一半导体集成电路具有作为外部端子的第一模式端子，并且根据所述第一模式端子的状态，所述第二外部接口电路选择所述第一初始化操作或者所述第二初始化操作。
22.根据权利要求21所述的显示设备，其中：所述第二外部接口电路包括作为所述一对第二接口端子组的第一扩展接口端子组和第二扩展接口端子组；并且已经选择了所述第一初始化操作的所述第一半导体集成电路从所述第一扩展接口端子组和所述第二扩展接口端子组将所述系统接口信息输出到所述第三化合物布线图形。
23.根据权利要求22所述的显示设备，其中耦合到所述第一半导体集成电路之一的第一扩展接口端子组和第二扩展接口端子组中的每个的第三化合物布线图形在所述第一扩展接口端子组和所述第二扩展接口端子组之间被分割。
24.根据权利要求22所述的显示设备，其中：所述第一半导体集成电路中的每个第一半导体集成电路具有作为外部端子的第二模式端子；并且在所述第二初始化操作中，根据所述第二模式端子的状态，针对其已经选择了所述第二初始化操作的所述第一半导体集成电路中的每个第一半导体集成电路选择以下状态：系统接口信息从所述第一扩展接口端子组输入并且所输入的系统接口信息从所述第二扩展接口端子组输出的状态，或者系统接口信息从所述第二扩展接口端子组输入并且所输入的系统接口信息从所述第一扩展接口端子组输出的状态。
25.一种显示设备，包括多个控制半导体集成电路，其控制设置在面板衬底中的图像显示单元，所述面板衬底具有可透过可见光的第一至第三化合物布线图形并且在其中形成所述图像显示单元，允许所述控制半导体集成电路通过所述化合物布线图形耦合到主机系统，其中：所述第一化合物布线图形接收从所述主机系统供给的控制数据，并且并行地耦合到相应的控制半导体集成电路；所述第二化合物布线图形接收来自所述主机系统的包含初始化数据的系统接口信息，并且耦合到所述控制半导体集成电路中的一个预定控制半导体集成电路；所述第三化合物布线图形串行地耦合所述控制半导体集成电路；以及通过所述控制半导体集成电路中的所述预定控制半导体集成电路接收的系统接口信息通过所述第三化合物布线图形串行地供给到所述控制半导体集成电路中的其它控制半导体集成电路。
26.根据权利要求25所述的显示设备，其中所述可透过可见光的化合物布线图形是ITO布线图形。
27.根据权利要求26所述的显示设备，其中所述面板衬底由玻璃或者聚对苯二甲酸乙二醇酯制成。
28.根据权利要求25所述的显示设备，其中所述控制半导体集成电路中的每个控制半导体集成电路包括：第一外部接口电路，其耦合到所述第一化合物布线图形；处理电路，其用于处理从所述第一外部接口电路供给的控制数据；存储电路，其能够保持所述初始化数据；控制电路，其基于所述存储电路所保持的初始化数据而控制所述处理电路的操作；以及第二外部接口电路，其具有作为所述控制半导体集成电路的外部端子的第一接口端子组和一对第二接口端子组；所述控制半导体集成电路中的所述预定控制半导体集成电路的第二外部接口电路选择第一初始化操作，即，将包含在从所述第二化合物布线图形输入至所述第一接口端子组的系统接口信息中的初始化数据写入到所述存储电路中以及将所述系统接口信息从所述第二接口端子组输出到所述第三化合物布线图形，并且所述控制半导体集成电路中的其它控制半导体集成电路的第二外部接口电路选择第二初始化操作，即，将包含在从所述第三化合物布线图形输入至所述第二接口端子组之一的系统接口信息中的初始化数据写入到所述存储电路中并且将所述系统接口信息从所述第二接口端子组中的另一个输出到所述第三化合物布线图形。
29.根据权利要求28所述的显示设备，其中所述控制半导体集成电路中的每个控制半导体集成电路具有作为外部端子的第一模式端子，并且根据所述第一模式端子的状态，所述第二外部接口电路选择所述第一初始化操作或者所述第二初始化操作。
30.根据权利要求29所述的显示设备，其中：所述第二外部接口电路包括作为所述一对第二接口端子组的第一扩展接口端子组和第二扩展接口端子组；并且已经选择了所述第一初始化操作的所述控制半导体集成电路中的所述预定控制半导体集成电路从所述第一扩展接口端子组和所述第二扩展接口端子组两者将所述系统接口信息输出到所述第三化合物布线图形。
31.根据权利要求30所述的显示设备，其中耦合到所述控制半导体集成电路之一的第一扩展接口端子组和第二扩展接口端子组中的每个的第三化合物布线图形在所述第一扩展接口端子组和所述第二扩展接口端子组之间被分割。
32.根据权利要求30所述的显示设备，其中：所述控制半导体集成电路中的每个控制半导体集成电路具有作为外部端子的第二模式端子；并且在所述第二初始化操作中，根据所述第二模式端子的状态，所述控制半导体集成电路中的每个控制半导体集成电路选择以下状态：系统接口信息从所述第一扩展接口端子组输入并且所输入的系统接口信息从所述第二扩展接口端子组输出的状态，或者系统接口信息从所述第二扩展接口端子组输入并且所输入的系统接口信息从所述第一扩展接口端子组输出的状态。
33.一种电子电路，包括多个控制半导体集成电路，其设置在具有第一至第三布线图形的衬底中，所述控制半导体集成电路允许通过所述第一至第三布线图形从主机系统供给初始化数据和处理数据，其中：所述第一布线图形接收从所述主机系统供给的处理数据并且并行地耦合到相应的控制半导体集成电路；所述第二布线图形接收来自所述主机系统的初始化数据并且耦合到所述控制半导体集成电路中的一个预定控制半导体集成电路；所述第三布线图形串行地耦合所述控制半导体集成电路；以及通过所述控制半导体集成电路中的所述预定控制半导体集成电路接收的初始化数据通过所述第三布线图形串行地供给到所述控制半导体集成电路中的其它控制半导体集成电路。
34.根据权利要求33所述的电子电路，其中所述布线图形是ITO布线图形。
35.根据权利要求34所述的电子电路，其中所述衬底由玻璃或者聚对苯二甲酸乙二醇酯制成。
36.根据权利要求33所述的电子电路，其中：所述控制半导体集成电路中的每个控制半导体集成电路包括：第一外部接口电路，其耦合到所述第一布线图形；处理电路，其用于处理从所述第一外部接口电路供给的处理数据；存储电路，其能够保持所述初始化数据；控制电路，其基于所述存储电路所保持的初始化数据而控制所述处理电路的操作；以及第二外部接口电路，其具有作为所述控制半导体集成电路的外部端子的第一接口端子组和一对第二接口端子组；所述控制半导体集成电路中的所述预定控制半导体集成电路的第二外部接口电路选择第一初始化操作，即，将从所述第二布线图形输入至所述第一接口端子组的初始化数据写入到所述存储电路中并且将所述初始化数据从所述第二接口端子组输出到所述第三布线图形，并且所述控制半导体集成电路中的其它控制半导体集成电路的第二外部接口电路选择第二初始化操作，即，将从所述第三布线图形输入至所述第二接口端子组之一的初始化数据写入到所述存储电路中并且将所述初始化数据从所述第二接口端子组中的另一个输出到所述第三布线图形。
37.根据权利要求36所述的电子电路，其中所述控制半导体集成电路中的每个控制半导体集成电路具有作为外部端子的第一模式端子，并且根据所述第一模式端子的状态，所述第二外部接口电路选择所述第一初始化操作或者所述第二初始化操作。
38.根据权利要求37所述的电子电路，其中：所述第二外部接口电路包括作为所述一对第二接口端子组的第一扩展接口端子组和第二扩展接口端子组；并且已经选择了所述第一初始化操作的所述控制半导体集成电路中的所述预定控制半导体集成电路从所述第一扩展接口端子组和所述第二扩展接口端子组两者将系统接口信息输出到所述第三布线图形。
39.根据权利要求38所述的电子电路，其中耦合到所述控制半导体集成电路之一的第一扩展接口端子组和第二扩展接口端子组中的每个的第三布线图形在所述第一扩展接口端子组和所述第二扩展接口端子组之间被分割。
40.根据权利要求39所述的电子电路，其中所述控制半导体集成电路中的每个控制半导体集成电路具有作为外部端子的第二模式端子；并且所述控制半导体集成电路中的每个控制半导体集成电路选择以下状态：初始化数据从所述第一扩展接口端子组输入并且所输入的初始化数据从所述第二扩展接口端子组输出的状态，或者初始化数据从所述第二扩展接口端子组输入并且所输入的初始化数据从所述第一扩展接口端子组输出的状态。
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