JP6674002B2

JP6674002B2 - 表示パネルドライバ

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Publication number: JP6674002B2
Application number: JP2018192149A
Authority: JP
Inventors: 裕則近藤; 遊佐　敦史; 敦史遊佐
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2018-10-10
Filing date: 2018-10-10
Publication date: 2020-04-01
Anticipated expiration: 2032-10-26
Also published as: JP2019003226A

Description

本発明は、映像信号に応じて表示パネルを駆動する表示パネルドライバに関する。

プラズマディスプレイパネル、液晶パネル、有機ＥＬ（Electro Luminescence)パネル等の表示パネルには、映像信号に応じた階調電圧を表示パネルに形成されている複数のソースラインに供給する複数のソースドライバが設けられている。

この際、表示パネルの駆動方法に対応させて各ソースドライバの駆動方法が決定することから、ソースドライバ等の機能の動作タイミング等を制御するタイミングコントーラを別に設けることが一般的である。

そこで、これら表示パネル及び複数のソースドライバからなるシステムの仕様に合わせてタイミングコントローラに設定すべきシステムインタフェース情報が記憶されているＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）を搭載した表示パネルが提案されている（例えば、特許文献１の図１参照）。

当該タイミングコントローラ及びＥＥＰＲＯＭ間の通信は、１対１の関係であれば直接通信用の経路を設けることで対応可能となる。そこで、ソースドライバとタイミングコントローラを一体形成する集積回路が開発されつつある（特許文献２参照）。かかる集積回路では、タイミングコントローラを内蔵したソースドライバ毎にＥＥＰＲＯＭからの設定が必要であり、夫々のソースドライバとＥＥＰＲＯＭ間で専用線を用意して通信を行うか、又は共通の通信線を用いてタイミングを異ならせて設定することが必要となる。

そこで、各ソースドライバとＥＥＰＲＯＭ間の通信を簡略化させる方式として、ソースドライバ間で通信させる技術も考案されている（特許文献３の図１参照）。

この表示パネルでは、ソースドライバ６各々の内の１つのソースドライバ６ａだけが上記ＥＥＰＲＯＭ２１に接続されており、このソースドライバ６ａが基点となって、ＥＥＰＲＯＭ２１から読み出されたシステムインタフェース情報を取り込む。そして、ソースドライバ６ａは、かかるシステムインタフェース情報に基づいて自身の設定を行いつつ、このシステムインタフェース情報を、第１のＩＴＯ(Indium Tin Oxide) 配線パターン１２を介してカスケード接続されている他のソースドライバ６に中継供給する。この際、他のソースドライバ６は、第１のＩＴＯ配線パターン１２を介して供給されたシステムインタフェース情報に基づいて自身の設定を行いつつ、このシステムインタフェース情報を第２のＩＴＯ配線パターン１２を介してカスケード接続されている更に他のソースドライバ６に中継供給する。かかる構成により、ＥＥＰＲＯＭ２１から読み出されたシステムインタフェース情報は、基点となるソースドライバ６ａを介して他のソースドライバ６にも供給され、このソースドライバ６内でもシステムインタフェース情報に基づく設定が為される。

このように、上記した表示パネルでは、ＥＥＰＲＯＭから読み出した設定用情報を一旦、基点となるソースドライバに取り込み、これをカスケード接続された配線を介して他のソースドライバに中継供給するようにしている。従って、直列にカスケード接続されているソースドライバの段数が多くなるほど、全てのソースドライバに設定用の情報が供給されるまでに費やされる時間が長くなる。よって、設定処理を開始させてから実際の表示動作に移行するまでの待機時間が長くなるという問題があった。

特開２００７−０７９０７７号公報特開２０１０−１９０９３２号公報特開２００９−３２７１４号公報

本発明は、かかる問題を解消すべく為されたものであり、複数の表示パネルドライバに対して迅速に、仕様に合わせた設定を行うことが可能な表示パネルドライバを提供することを目的とする。

本発明に係る表示パネルドライバは、映像信号に基づく第１〜第ｍ（ｍは２以上の整数）の画素データ片の系列を夫々が受け、前記第１〜第ｍの画素データ片を個別に取り込んで出力する第１〜第ｍのラッチと、前記第１〜第ｍのラッチから出力された第１〜第ｍの画素データ片を夫々に対応した階調電圧を有する第１〜第ｍの駆動パルスに変換して、表示パネルの第１〜第ｍのソースラインに夫々を印加する駆動パルス出力部と、前記画素データ片を取り込むラッチの順番を示す情報を含む設定データが記憶されているメモリが接続される端子と、前記メモリから前記設定データの読み出しを要求する読出命令、及び前記メモリに対して前記設定データの書き込みを要求する書込命令のうちの一方を示すメモリアクセス信号を双方向端子を介して出力するメモリ制御回路と、前記メモリアクセス信号が前記読出命令を示す場合、又は前記双方向端子を介して外部から入力されたメモリアクセス信号が前記読出命令を示す場合に取込イネーブル信号を生成する取込制御回路と、前記メモリから読み出された前記設定データを前記取込イネーブル信号に応じて取り込むレジスタと、前記レジスタに取り込まれた前記設定データにて示される前記ラッチの順番で前記第１〜第ｍのラッチを１つずつ前記画素データ片の取り込みを行うラッチに設定するラッチ選択部と、を有する。

本発明においては、表示パネルを駆動する複数の表示パネルドライバを仕様に合わせた状態に設定するにあたり、その設定内容を示す設定データをメモリに格納しておく。そして、複数の表示パネルドライバの内の１の表示パネルドライバが、上記設定データが読み出し状態となったことを示すメモリアクセス信号を上記メモリと共に他の表示パネルドライバに供給する。かかるメモリアクセス信号に応じて、メモリは、設定データを第１ライン上に読み出す。この際、上記１の表示パネルドライバは、この第１ライン上に読み出された設定データを取り込んで当該設定データに基づく設定を行う。一方、他の表示パネルドライバは、上記１の表示パネルドライバから供給されたメモリアクセス信号に応じて、上記第１ライン上から設定データを取り込んで当該設定データに基づく設定を行う。

かかる構成によれば、上記１の表示パネルドライバから発せられたメモリアクセス信号に応じて、上記メモリから第１ライン上に設定データが読み出されると共に、この第１ライン上に読み出された設定データが、上記１の表示パネルドライバ及び他の表示パネルドライバに同時に取り込まれる。従って、メモリから読み出された設定データを、カスケード配線を介して複数の表示パネルドライバの各々に順に中継させて行くものに比して、迅速に設定動作を終了させることが可能となる。

本発明に係る表示装置の概略構成を示すブロック図である。本発明に係る表示パネルドライバとしてのソースドライバ１３Ａ、１３Ｂの内部構成を示すブロック図である。ラッチ番号昇順で画素データの取り込みを行う場合におけるソースドライバ１３の内部動作の一例を示すタイムチャートである。ラッチ番号降順で画素データの取り込みを行う場合におけるソースドライバ１３の内部動作の一例を示すタイムチャートである。設定データ取得制御部１３０の内部構成を示すブロック図である。設定データメモリ１４からの設定データの取り込み動作を示すタイムチャートである。ソースドライバ１３Ａ、１３Ｂ及び設定データメモリ１４の接続形態を示す図である。設定データメモリ１４に対する設定データの書き込み動作を示すタイムチャートである。

図１は、本発明に係る表示パネルドライバを含む表示装置の概略構成を示すブロック図である。

図１に示すように、かかる表示装置は、表示パネル１０、駆動制御部１１、走査ドライバ１２、ソースドライバ１３Ａ、１３Ｂ及び設定データメモリ１４を含む。ソースドライバ１３Ａ内には駆動制御部１１Ａ及び駆動部１５Ａが内蔵されており、ソースドライバ１３Ｂ内には、駆動制御部１１Ｂ及び駆動部１５Ｂが内蔵されている。尚、図１に示す一例では、走査ドライバ１２をソースドライバ１３Ａ及び１３Ｂとは別に設けるようにしているが、ソースドライバ１３Ａ又は１３Ｂ内に走査ドライバ１２を内蔵させるようにしても良い。

表示パネル１０は、プラズマディスプレイパネル、液晶パネル、有機ＥＬパネル等からなる２次元画像表示用の表示パネルである。表示パネル１０には、夫々が２次元画面の水平方向に伸張するｎ本（ｎは２以上の整数）の走査ラインＣ₁〜Ｃ_nと、夫々が２次元画面の垂直方向に伸張する２ｍ本（ｍは１以上の整数）のソースラインＳ₁〜Ｓ_2mとが設けられており、走査ライン及びソースラインの各交叉部の領域（破線に囲まれた領域）に画素を担う表示セルが形成されている。

駆動制御部１１Ａ及び１１Ｂは、入力映像信号に応じて走査ラインＣ₁〜Ｃ_n各々に走査パルスを順次印加させるべき走査制御信号を生成し、これを走査ドライバ１２に供給する。走査ドライバ１２は、かかる走査制御信号に応じたタイミングで走査パルスを生成し、これを表示パネル１０の走査ラインＣ₁〜Ｃ_n各々に順次択一的に印加する。

また、駆動制御部１１Ａ及び１１Ｂは、入力映像信号に同期したスキャンクロック信号ＳＣＬＫ及びスタートパルス信号ＳＴ（後述する）等の各種制御信号を生成してソースドライバ１３Ａ及び１３Ｂ内の駆動部１５Ａ及び１５Ｂに供給する。更に、駆動制御部１１Ａ及び１１Ｂは、かかる入力映像信号に基づき各画素毎の輝度レベルを表す画素データＰＤを生成し、これを１表示ライン分（２ｍ個）ずつ、シリアル形態にて駆動部１５Ａ及び１５Ｂの各々に供給する。すなわち、駆動制御部１１Ａは、入力映像信号に基づき１表示ラインの前半に対応した画素データＰＤの系列からなる画素データＰＤ₁、ＰＤ₂、ＰＤ₃、・・・、ＰＤ_mを生成し、順次駆動部１５Ａに供給する。また、駆動制御部１１Ｂは、入力映像信号に基づき１表示ラインの後半に対応した画素データＰＤの系列からなる画素データＰＤ_m+1、ＰＤ_m+2、ＰＤ_m+3、・・・、ＰＤ_2mを生成し、順次駆動部１５Ｂに供給する。

尚、夫々が表示パネルドライバとしてのソースドライバ１３Ａ及び１３Ｂは、互いに同一の内部構成を有し、夫々異なる半導体ＩＣチップに構築されている。

ソースドライバ１３Ａの駆動部１５Ａは、上記した画素データＰＤ₁〜ＰＤ_2mの内のＰＤ₁〜ＰＤ_mの各々を順次取り込むｍ個のラッチ（後述する）を有する。駆動部１５Ａは、各ラッチに取り込まれた画素データＰＤ₁〜ＰＤ_mの各々が示す輝度レベルに対応した階調電圧をピーク値とする駆動パルスＧＰ₁〜ＧＰ_mを生成し、夫々を出力端子Ｄ₁〜Ｄ_mを介してチップ外部に出力する。ソースドライバ１３Ａの出力端子Ｄ₁〜Ｄ_mは、表示パネル１０のソースラインＳ₁〜Ｓ_mに夫々接続されている。よって、ソースドライバ１３Ａにおいて生成された上記駆動パルスＧＰ₁〜ＧＰ_mは、出力端子Ｄ₁〜Ｄ_mを介してソースラインＳ₁〜Ｓ_mに印加される。

ソースドライバ１３Ｂの駆動部１５Ｂは、上記した画素データＰＤ₁〜ＰＤ_2mの内のＰＤ_m+1〜ＰＤ_2mの各々を順次取り込むｍ個のラッチ（後述する）を有する。駆動部１５Ｂは、各ラッチに取り込まれた画素データＰＤ_m+1〜ＰＤ_2mの各々が示す輝度レベルに対応した階調電圧をピーク値とする駆動パルスＧＰ_m+1〜ＧＰ_2mを生成し、夫々を出力端子Ｄ₁〜Ｄ_mを介してチップ外部に出力する。ソースドライバ１３Ｂの出力端子Ｄ₁〜Ｄ_mは、表示パネル１０のソースラインＳ_m+1〜Ｓ_2mに夫々接続されている。よって、ソースドライバ１３Ｂにおいて生成された上記駆動パルスＧＰ_m+1〜ＧＰ_2mは、出力端子Ｄ₁〜Ｄ_mを介してソースラインＳ_m+1〜Ｓ_2mに印加される。

設定データメモリ１４は、例えばＥＥＰＲＯＭの如き不揮発性メモリであり、ソースドライバ１３Ａ及び１３Ｂの設定、つまりシステムの仕様に合わせた動作を指定する為の設定データとして、先頭ラッチ指定データＤＬ_H、後尾ラッチ指定データＤＬ_T及びスキャン方向指定データＤ_SCNが予め記憶されている。尚、先頭ラッチ指定データＤＬ_Hとは、ソースドライバ１３Ａ及び１３Ｂに搭載されているデータラッチ部内において、表示ラインの先頭の画素データＰＤの取り込みを担うべきラッチの番号を示すデータである。また、後尾ラッチ指定データＤＬ_Tとは、かかるデータラッチ部内において、表示ラインの最後尾の画素データＰＤの取り込みを担うべきラッチの番号を示すデータである。また、スキャン方向指定データＤ_SCNとは、このデータラッチ部内において画素データ片の取り込み対象となるラッチを、ラッチ番号昇順及びラッチ番号降順の内のいずれのスキャン方向で順次択一的に選択して行くのかを指定するデータである。例えば、データラッチ部内においてラッチ番号の昇順に画素データ片を各ラッチに取り込ませる場合には論理レベル０、ラッチ番号の降順に画素データ片を各ラッチに取り込ませる場合には論理レベル１のスキャン方向指定データＤ_SCNを、設定データメモリ１４に記憶させておく。

設定データメモリ１４は、ソースドライバ１３Ａ及び１３Ｂ各々に対応した先頭ラッチ指定データＤＬ_H、後尾ラッチ指定データＤＬ_T及びスキャン方向指定データＤ_SCNを、ソースドライバ１３Ａから供給されたメモリアクセス信号ＢＤＡＯ（後述する）に応じてシリアル形態にて読み出す。この際、設定データメモリ１４は、これらＤＬ_H、ＤＬ_T及びＤ_SCNをシリアル形態で表す設定データ信号ＢＤＡＩをソースドライバ１３Ａ及び１３Ｂに供給する。また、設定データメモリ１４は、ソースドライバ１３Ａから供給されたメモリアクセス信号ＢＤＡＯに応じて、設定すべき先頭ラッチ指定データＤＬ_H、後尾ラッチ指定データＤＬ_T及びスキャン方向指定データＤ_SCN各々の書き込みを行う。

図２は、ソースドライバ１３Ａ及び１３Ｂの内部構成を示すブロック図である。

図２に示すように、ソースドライバ１３Ａ及び１３Ｂの各々は、設定データ取得制御部１３０、ラッチ選択カウンタ１３１、ラッチイネーブル生成部１３２、データラッチ部１３３及び駆動パルス出力部１３４を含む。

設定データ取得制御部１３０は、設定データメモリ１４から読み出された設定データ信号ＢＤＡＩを、ソースドライバ（１３Ａ、１３Ｂ）に設けられている入力端子Ｔ１を介して取り込んで保持する。そして、設定データ取得制御部１３０は、設定データ信号ＢＤＡＩから、先頭ラッチ指定データＤＬ_H、後尾ラッチ指定データＤＬ_T及びスキャン方向指定データＤ_SCNを抽出して読み出し、これらをラッチ選択カウンタ１３１に供給する。

また、設定データ取得制御部１３０は、ソースドライバ（１３Ａ、１３Ｂ）に設けられている入力端子Ｔ０を介して外部から供給されたマスタスレイブ指定信号ＭＳＣがマスタ側を示す場合には、電源投入後の所定のタイミングに応じて、設定データメモリ１４をアクセスする為のメモリアクセス信号ＢＤＡＯ（後述する）を生成し、これをソースドライバ（１３Ａ、１３Ｂ）に設けられている双方向端子Ｔ２を介してチップ外部に出力する。一方、マスタスレイブ指定信号ＭＳＣがスレイブ側を示す場合には、設定データ取得制御部１３０は、メモリアクセス信号ＢＤＡＯを双方向端子Ｔ２を介してチップ外部から取り込む。

更に、設定データ取得制御部１３０は、マスタスレイブ指定信号ＭＳＣがマスタ側を示す場合には、電源投入後の所定のタイミングに応じてチップセレクト信号ＢＲＳＴ及びクロック信号ＢＣＫ（後述する）を生成し、これらをソースドライバ（１３Ａ、１３Ｂ）に設けられている双方向端子Ｔ３及びＴ４を介してチップ外部に出力する。一方、かかるマスタスレイブ指定信号ＭＳＣがスレイブ側を示す場合には、設定データ取得制御部１３０は、これらＢＲＳＴ及びＢＣＫを、上記した双方向端子Ｔ３及びＴ４を介してチップ外部から取り込む。

ラッチ選択カウンタ１３１は、アップダウンカウンタ１３１１及び比較器１３１２からなる。

アップダウンカウンタ１３１１は、駆動制御部１１から供給されたスタートパルス信号ＳＴに応じて、先頭ラッチ指定データＤＬ_Hにて示されるラッチ番号をカウント初期値として取り込む。ここで、アップダウンカウンタ１３１１は、スキャン方向指定データＤ_SCNがラッチ番号の昇順を示す場合にはアップカウンタとして動作し、上記カウント初期値からその値を、スキャンクロック信号ＳＣＬＫのパルス毎にアップカウントして行く。一方、アップダウンカウンタ１３１１は、スキャン方向指定データＤ_SCNがラッチ番号の降順を示す場合にはダウンカウンタとして動作し、上記カウント初期値からその値を、スキャンクロック信号ＳＣＬＫのパルス毎にダウンカウントして行く。この際、アップダウンカウンタ１３１１は、現在のカウント値をラッチ選択値ＬＳとして比較器１３１２に供給する。比較器１３１２は、後尾ラッチ指定データＤＬ_Tにて示されるラッチ番号の値と、ラッチ選択値ＬＳとが等しい場合に限り、カウント値をゼロにリセットさせるリセット信号ＲＳを生成しこれをアップダウンカウンタ１３１１に供給する。かかるリセット信号ＲＳに応じて、アップダウンカウンタ１３１１は、現在のカウント値をゼロにリセットしてそのカウント動作を停止する。

このように、アップダウンカウンタ１３１１は、先ず、スタートパルス信号ＳＴに応じて、先頭ラッチ指定データＤＬ_Hにて示されるラッチ番号をカウント初期値として取り込む。そして、アップダウンカウンタ１３１１は、そのカウント初期値を、スキャン方向指定データＤ_SCNに従ってアップカウント又はダウンカウントして得られたカウント値をラッチ選択値ＬＳとして次段のラッチイネーブル生成部１３２に供給するのである。

ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳに基づき、ラッチイネーブル信号Ｅ₁〜Ｅ_mの内の１つだけをラッチイネーブルを示す論理レベル１、その他をラッチディスエーブルを示す論理レベル０としたラッチイネーブル信号Ｅ₁〜Ｅ_mを生成するデコーダからなる。

例えば、ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳがラッチ番号"１"を示す場合には、ラッチイネーブル信号Ｅ₁〜Ｅ_mの内のＥ₁だけを論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ₁〜Ｅ_mを生成する。また、ラッチ選択値ＬＳがラッチ番号"２"を示す場合には、ラッチイネーブル生成部１３２は、ラッチイネーブル信号Ｅ₁〜Ｅ_mの内のＥ₂だけを論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ₁〜Ｅ_mを生成する。また、ラッチ選択値ＬＳがラッチ番号"３"を示す場合には、ラッチイネーブル生成部１３２は、ラッチイネーブル信号Ｅ₁〜Ｅ_mの内のＥ₃だけを論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ₁〜Ｅ_mを生成する。また、ラッチ選択値ＬＳがラッチ番号"ｍ"を示す場合には、ラッチイネーブル生成部１３２は、ラッチイネーブル信号Ｅ₁〜Ｅ_mの内のＥ_mだけを論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ₁〜Ｅ_mを生成する。

ラッチイネーブル生成部１３２は、上記したラッチイネーブル信号Ｅ₁〜Ｅ_mをデータラッチ部１３３に供給する。

データラッチ部１３３は、ラッチ番号"１"〜"ｍ"が割り当てられているｍ個のラッチ１３３₁〜１３３_mからなり、夫々のイネーブル端子ＥＮに、上記したラッチイネーブル信号Ｅ₁〜Ｅ_mが夫々供給されている。また、ラッチ１３３₁〜１３３_m各々のデータ入力端子Ｉには上記した画素データＰＤが共通に供給されおり、且つラッチ１３３₁〜１３３_m各々のクロック入力端子には上記したスキャンクロック信号ＳＣＬＫが共通に供給されている。この際、ラッチ１３３₁〜１３３_mの内で、そのイネーブル端子ＥＮに論理レベル１のラッチイネーブル信号Ｅが供給された１つのラッチ１３３のみがスキャンクロック信号ＳＣＬＫに応じて画素データＰＤを取り込み、これを保持する。

かかる構成により、ラッチ１３３₁〜１３３_mは、駆動制御部１１から供給された画素データＰＤを、ラッチイネーブル生成部１３２から供給されたラッチイネーブル信号Ｅ₁〜Ｅ_mに応じて個別に取り込んでこれを保持する。そして、ラッチ１３３₁〜１３３_mは、夫々に保持された画素データを画素データＰＰＤ₁〜ＰＰＤ_mとして駆動パルス出力部１３４に供給する。

駆動パルス出力部１３４は、画素データＰＰＤ₁〜ＰＰＤ_mの各々を個別に、その画素データＰＰＤにて示される輝度レベルに対応したピーク電圧を有する駆動パルスＧＰに変換し、各画素データＰＰＤ₁〜ＰＰＤ_mに対応した駆動パルスＧＰ₁〜ＧＰ_mの各々を、出力端子Ｄ₁〜Ｄ_mを介して出力する。

以下に、上記したラッチ選択カウンタ１３１、ラッチイネーブル生成部１３２、データラッチ部１３３の動作について説明する。

先ず、出力端子Ｄ₁〜Ｄ_m各々に対応したラッチ１３３₁〜１３３_mに対して、ラッチ番号の昇順、つまり、ラッチ１３３₁、１３３₂、１３３₃、・・・、１３３_m-1、１３３_mの順に画素データを取り込ませる場合には、以下の如き先頭ラッチ指定データＤＬ_H、後尾ラッチ指定データＤＬ_T及びスキャン方向指定データＤ_SCNを設定データメモリ１４に予め書き込んでおく。

ＤＬ_H："１"
ＤＬ_T："ｍ"
Ｄ_SCN："０"
すなわち、表示ラインの先頭の画素データ片の取り込みを担うラッチのラッチ番号"１"を示す先頭ラッチ指定データＤＬ_H、表示ラインの最後尾の画素データ片の取り込みを担うラッチのラッチ番号"ｍ"を示す後尾ラッチ指定データＤＬ_Tを、設定データメモリ１４に書き込んでおく。更に、ラッチ番号の昇順に画素データ片の取り込みを行うことを示す論理レベル０のスキャン方向指定データＤ_SCNを設定データメモリ１４に書き込んでおく。

これにより、アップダウンカウンタ１３１１は、図３に示す如く、スタートパルス信号ＳＴに応じて、カウント初期値として先頭ラッチ指定データＤＬ_Hにて示される値"１"を取り込み、その値をラッチ選択値ＬＳとしてラッチイネーブル生成部１３２に供給する。ラッチイネーブル生成部１３２は、このラッチ選択値ＬＳにて示される値"１"に応じて、図３に示すように、先ず、論理レベル１のラッチイネーブル信号Ｅ₁をラッチ１３３₁に供給する。この際、ラッチ１３３₁は、画素データＰＤの値を取り込み、これを画素データＰＰＤ₁として出力する。ここで、スキャン方向指定データＤ_SCNが"０"であることから、アップダウンカウンタ１３１１はアップカウンタとして動作する。従って、スキャンクロック信号ＳＣＬＫの立ち上がりエッジ毎に、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが図３に示すように"１"ずつ増加して行く。これにより、ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳの値に応じて、図３に示す如く、順次択一的に論理レベル１となるラッチイネーブル信号Ｅ₂、Ｅ₃、・・・、Ｅ_m-1、Ｅ_mをラッチ１３３₂、１３３₃、１３３₄、・・・、１３３_m-1、１３３_mに供給する。この際、ラッチ１３３₂〜１３３_mの各々は、図３に示す如く夫々に供給されたラッチイネーブル信号Ｅ₂〜Ｅ_mのタイミングで画素データＰＤの値を順に取り込み、夫々を画素データＰＰＤ₂〜ＰＰＤ_mとして出力する。ここで、アップダウンカウンタ１３１１のカウント値が、後尾ラッチ指定データＤＬ_Tにて示される値"ｍ"と等しくなると、比較器１３１２によってリセット信号ＲＳが生成され、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが"０"にリセットされる。従って、論理レベル１のラッチイネーブル信号Ｅ_mがラッチ１３３_mに供給された以降、論理レベル１のラッチイネーブル信号Ｅ_m+1〜Ｅ_kの生成は為されず、それ故、ラッチ１３３_m+1〜１３３_kの取り込み動作も為されない。

一方、上記したラッチ１３３₁〜１３３_mに対して、ラッチ番号の降順、つまり、ラッチ１３３_m、１３３_m-1、・・・、１３３₃、１３３₂、１３３₁の順に画素データを取り込ませる場合には、以下の如き先頭ラッチ指定データＤＬ_H、後尾ラッチ指定データＤＬ_T及びスキャン方向指定データＤ_SCNを設定データメモリ１４に予め書き込んでおく。

ＤＬ_H："ｍ"
ＤＬ_T："１"
Ｄ_SCN："１"
すなわち、表示ラインの先頭の画素データ片の取り込みを担うラッチのラッチ番号"ｍ"を示す先頭ラッチ指定データＤＬ_H、表示ラインの最後尾の画素データ片の取り込みを担うラッチのラッチ番号"１"を示す後尾ラッチ指定データＤＬ_Tを、設定データメモリ１４に書き込んでおく。更に、ラッチ番号の降順に画素データ片の取り込みを行うことを示す論理レベル１のスキャン方向指定データＤ_SCNを設定データメモリ１４に書き込んでおく。

これにより、アップダウンカウンタ１３１１は、図４に示す如く、スタートパルス信号ＳＴに応じて、カウント初期値として先頭ラッチ指定データＤＬ_Hにて示される値"ｍ"を取り込み、その値をラッチ選択値ＬＳとしてラッチイネーブル生成部１３２に供給する。ラッチイネーブル生成部１３２は、このラッチ選択値ＬＳにて示される値"ｍ"に応じて、図４に示すように、先ず、論理レベル１のラッチイネーブル信号Ｅ_mをラッチ１３３_mに供給する。この際、ラッチ１３３_mは、画素データＰＤの値を取り込み、これを画素データＰＰＤ_mとして出力する。ここで、スキャン方向指定データＤ_SCNが"１"であることから、アップダウンカウンタ１３１１はダウンカウンタとして動作する。従って、スキャンクロック信号ＳＣＬＫの立ち上がりエッジ毎に、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが図４に示すように"１"ずつ減少して行く。これにより、ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳの値に応じて、図４に示す如く、順次択一的に論理レベル１となるラッチイネーブル信号Ｅ_m、Ｅ_m-1、・・・、Ｅ₂、Ｅ₁を、ラッチ１３３_m、１３３_m-1、・・・、１３３₂、１３３₁に供給する。この際、１３３_m-1〜１３３₁の各々は、図４に示す如く夫々に供給されたラッチイネーブル信号Ｅ_m-1〜Ｅ₁のタイミングで画素データＰＤの値を順に取り込み、夫々を画素データＰＰＤ_m-1〜ＰＰＤ₁として出力する。ここで、アップダウンカウンタ１３１１のカウント値が、後尾ラッチ指定データＤＬ_Tにて示される値"１"と等しくなると、比較器１３１２によってリセット信号ＲＳが生成され、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが"０"にリセットされる。

このように、データラッチ部１３３は、設定データメモリ１４に記憶されている設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）によって設定された画素データのスキャン方向に沿って、先頭ラッチから後尾ラッチに向けて順次画素データＰＤの取込を行う。

次に、設定データ取得制御部１３０による、設定データメモリ１４からの設定データ（ＤＬ_H、ＤＬ_T及びＤ_SCN）の取り込み動作について説明する。

図５は、設定データ取得制御部１３０の内部構成を示すブロック図である。

図５に示すように、設定データ取得制御部１３０は、チップセレクト生成回路１３０１、クロック生成回路１３０２、取込制御回路１３０３、データレジスタ１３０４及びメモリ制御回路１３０５を含む。

チップセレクト生成回路１３０１は、マスタスレイブ指定信号ＭＳＣがマスタ側を示す論理レベル１である場合には、電源投入後の所定のタイミング、つまり図６に示す如き設定開始のタイミングに応じて期間ＩＰの間だけ論理レベル０の状態となるチップセレクト信号ＢＲＳＴを生成し、これをラインＬａ及び双方向端子Ｔ４を介してチップ外部に出力する。更に、チップセレクト生成回路１３０１は、かかるチップセレクト信号ＢＲＳＴを、ラインＬａを介してクロック生成回路１３０２、取込制御回路１３０３、及びメモリ制御回路１３０５の各々にも供給する。尚、チップセレクト生成回路１３０１は、マスタスレイブ指定信号ＭＳＣがスレイブ側を示す論理レベル０である場合には、上記したチップセレクト信号ＢＲＳＴの生成動作を行わず、この間、ラインＬａ及び双方向端子Ｔ４を入力端子として動作させる状態に設定する。

クロック生成回路１３０２は、マスタスレイブ指定信号ＭＳＣがマスタ側を示す論理レベル１である場合に限り、ラインＬａを介して供給されたチップセレクト信号ＢＲＳＴが論理レベル０の状態にある間に亘り、図６に示す如き３２個分のクロックパルスを含むクロック信号ＢＣＫを生成し、これをラインＬｂ及び双方向端子Ｔ３を介してチップ外部に出力する。更に、クロック生成回路１３０２は、かかるクロック信号ＢＣＫを、ラインＬｂを介して取込制御回路１３０３、データレジスタ１３０４及びメモリ制御回路１３０５の各々にも供給する。尚、クロック生成回路１３０２は、マスタスレイブ指定信号ＭＳＣがスレイブ側を示す論理レベル０である場合には、上記クロック信号ＢＣＫの生成動作は行わず、この間、ラインＬｂ及び双方向端子Ｔ３を入力端子として動作させる状態に設定する。

取込制御回路１３０３は、チップセレクト信号ＢＲＳＴが論理レベル１から論理レベル０の状態に遷移すると、先ず、メモリアクセス信号ＢＤＡＯ中に含まれるオペレーションコードＣ₁〜Ｃ₈（後述する）が読出命令を示すか否かを判定する。ここで、取込制御回路１３０３は、オペレーションコードが読出命令を示す場合にだけ、図６に示す如く、クロック信号ＢＣＫによるクロックパルス数が２４個に到ったタイミングで論理レベル０から論理レベル１の状態に遷移し、且つ８クロックパルス分の周期だけその状態を維持する取込イネーブル信号ＥＮをデータレジスタ１３０４に供給する。一方、上記オペレーションコードＣ₁〜Ｃ₈が読出命令を示していないと判定された場合、取込制御回路１３０３は、論理レベル０の状態を維持する取込イネーブル信号ＥＮをデータレジスタ１３０４に供給する。ただし、チップセレクト信号ＢＲＳＴが論理レベル１から論理レベル０の状態に遷移した場合の動作として、読出命令であると固定して使用する場合には、メモリアクセス信号ＢＤＡＯを入力しない状態でチップセレクト信号ＢＲＳＴの論理レベル０の状態を検知することで、取込イネーブル信号ＥＮを生成させることも可能である。

データレジスタ１３０４は、取込イネーブル信号ＥＮが論理レベル１の状態にある間に亘り、設定データメモリ１４から読み出されたシリアル形態の設定データ信号ＢＤＡＩを入力端子Ｔ１及びラインＬ１を介して受け、これをクロック信号ＢＣＫに同期させて順次取り込む。そして、データレジスタ１３０４は、取り込んだ設定データ信号ＢＤＡＩに含まれる先頭ラッチ指定データＤＬ_H、後尾ラッチ指定データＤＬ_T及びスキャン方向指定データＤ_SCNを、ラッチ選択カウンタ１３１に供給する。なお、前述した如き電源投入後の所定のタイミング、つまり設定データメモリ１４に格納されている設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）をデータレジスタ１３０４へ反映させる設定動作の実行機会は、例えば、電源立ち上げ後の所定期間内での少なくとも１回である。また、電源立ち上げ後、かかる設定動作を定期的（例えば１秒に一度）に繰り返し実行するようにしても良い。尚、いずれの設定動作においても、電源立ち上げ後の電源が安定状態に到った後に実施するのが望ましい。

メモリ制御回路１３０５は、マスタスレイブ指定信号ＭＳＣがマスタ側を示す論理レベル１である場合に、チップセレクト信号ＢＲＳＴが論理レベル１から論理レベル０の状態に遷移すると、図６に示すように、先ず、読出命令を８ビットシリアルで表すオペレーションコードＣ₁〜Ｃ₈を含むメモリアクセス信号ＢＤＡＯをラインＬ２上に送出する。引き続き、メモリ制御回路１３０５は、設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）が記憶されている設定データメモリ１４内の番地を１６ビットシリアルで表すアドレスデータＡ₁〜Ａ₁₆を含むメモリアクセス信号ＢＤＡＯをラインＬ２上に送出する。メモリ制御回路１３０５は、かかるメモリアクセス信号ＢＤＡＯをラインＬ２を介して取込制御回路１３０３に供給しつつ、これを双方向端子Ｔ２を介してチップ外部に出力する。尚、メモリ制御回路１３０５は、マスタスレイブ指定信号ＭＳＣがスレイブ側を示す論理レベル０である場合には、メモリアクセス信号ＢＤＡＯの送出動作を行わず、この間、ラインＬ２及び双方向端子Ｔ２を入力端子として動作させる状態に設定する。

図７は、ソースドライバ１３Ａ及び１３Ｂ各々内に設けられている設定データ取得制御部１３０を抜粋して、設定データ取得制御部１３０各々と設定データメモリ１４との接続形態を示す図である。

図７に示す一例では、ソースドライバ１３Ａの設定データ取得制御部１３０としての１３０ａには、マスタ側を示す論理レベル１のマスタスレイブ指定信号ＭＳＣが供給されており、ソースドライバ１３Ｂの設定データ取得制御部１３０としての１３０ｂには、スレイブ側を示す論理レベル０のマスタスレイブ指定信号ＭＳＣが供給されている。すなわち、ソースドライバ１３Ａが設定データ取り込みの為のマスタドライバ、ソースドライバ１３Ｂがスレイブドライバとなる。これにより、設定データ取得制御部１３０ａ及び１３０ｂの内の１３０ａのチップセレクト生成回路１３０１、クロック生成回路１３０２及びメモリ制御回路１３０５が上述した如き動作を実行する一方、１３０ｂのチップセレクト生成回路１３０１、クロック生成回路１３０２及びメモリ制御回路１３０５は動作停止状態となる。

また、図７に示すように、ソースドライバ１３Ａ及び１３Ｂ各々における、設定データ信号ＢＤＡＩの入力を担う入力端子Ｔ１は共にラインＬＬ１によって設定データメモリ１４のシリアル出力端子ＳＯに接続されている。また、ソースドライバ１３Ａ及び１３Ｂ各々における、上記したメモリアクセス信号ＢＤＡＯの入出力を担う双方向端子Ｔ２は共にラインＬＬ２によって設定データメモリ１４のシリアル入力端子ＳＩに接続されている。また、ソースドライバ１３Ａ及び１３Ｂ各々における、上記したクロック信号ＢＣＫの入出力を担う双方向端子Ｔ３は共にラインＬＬ３によって設定データメモリ１４のクロック端子ＣＫに接続されている。更に、ソースドライバ１３Ａ及び１３Ｂ各々における、チップセレクト信号ＢＲＳＴの入出力を担う双方向端子Ｔ４は共にラインＬＬ４によって設定データメモリ１４のチップセレクト端子ＣＳに接続されている。

ここで、設定データメモリ１４のデータをデータレジスタ１３０４へ反映させる処理を開始するにあたり、ソースドライバ１３Ａの設定データ取得制御部１３０ａが、図６に示す如きチップセレクト信号ＢＲＳＴ及びクロック信号ＢＣＫを、ソースドライバ１３Ｂの設定データ取得制御部１３０ｂ及び設定データメモリ１４に供給する。更に、設定データ取得制御部１３０ａは、図６に示す如き、読出命令を示すオペレーションコードＣ₁〜Ｃ₈及びアドレスデータＡ₁〜Ａ₁₆を含むメモリアクセス信号ＢＤＡＯを、ソースドライバ１３Ｂの設定データ取得制御部１３０ｂ及び設定データメモリ１４に供給する。これにより、設定データメモリ１４は、アドレスデータＡ₁〜Ａ₁₆によって示される番地に記憶されている設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）を読み出す。そして、設定データメモリ１４は、かかる設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）をシリアル形態で表す図６に示す如きデータＤＡ₁〜ＤＡ₈からなる設定データ信号ＢＤＡＩを、ソースドライバ１３Ａ及び１３Ｂの設定データ取得制御部１３０ａ及び１３０ｂに供給する。

尚、この間、設定データ取得制御部１３０ａで生成されたチップセレクト信号ＢＲＳＴは、自身の取込制御回路１３０３に供給されると共に、ソースドライバ１３Ｂの双方向端子Ｔ４及びラインＬａを介して設定データ取得制御部１３０ｂの取込制御回路１３０３に供給される。更に、設定データ取得制御部１３０ａが生成したクロック信号ＢＣＫは、自身の取込制御回路１３０３に供給されると共に、ソースドライバ１３Ｂの双方向端子Ｔ３を介して設定データ取得制御部１３０ｂの取込制御回路１３０３に供給される。

これにより、設定データ取得制御部１３０ａ及び１３０ｂ各々の取込制御回路１３０３は、図６に示す如き論理レベル１の取込イネーブル信号ＥＮをデータレジスタ１３０４に供給する。かかる取込イネーブル信号ＥＮに応じて、設定データ取得制御部１３０ａ及び１３０ｂ各々のデータレジスタ１３０４は、図６に示す如く設定データメモリ１４から読み出された設定データ信号ＢＤＡＩを取り込んでこれを記憶する。すなわち、設定データ信号ＢＤＡＩによって表される先頭ラッチ指定データＤＬ_H、後尾ラッチ指定データＤＬ_T及びスキャン方向指定データＤ_SCNが、設定データ取得制御部１３０ａ及び１３０ｂ各々のデータレジスタ１３０４に同時に取り込まれるのである。

従って、設定データメモリ１４に格納されている設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）がソースドライバ１３Ａ及び１３Ｂ各々のデータレジスタ１３０４に同時に保持され、かかる設定データに従った設定が為される。この際、電源投入後の最初の設定は、初期設定としての設定データがデータレジスタ１３０４に取り込まれる。

尚、設定データ取得制御部１３０ａのメモリ制御回路１３０５は、上述した如き、設定データメモリ１４から設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）を読み出すべき読出制御の他に、設定データメモリ１４に対して設定データを書き込ませるべき書込制御を行うことも可能である。

ここで、設定データを設定データメモリ１４に書き込む場合、設定データ取得制御部１３０ａのチップセレクト生成回路１３０１及びクロック生成回路１３０２は、図８に示す如きチップセレクト信号ＢＲＳＴ及びクロック信号ＢＣＫを生成し、これらを設定データ取得制御部１３０ｂ及び設定データメモリ１４に供給する。更に、設定データ取得制御部１３０ａのメモリ制御回路１３０５は、図８に示す如き、書込命令を示すオペレーションコードＣ₁〜Ｃ₈、書込番地を示すアドレスデータＡ₁〜Ａ₁₆、書込用の設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）を表すデータＤＢ₁〜ＤＢ₈を含むメモリアクセス信号ＢＤＡＯを、設定データメモリ１４及びソースドライバ１３Ｂに供給する。かかるメモリアクセス信号ＢＤＡＯに応じて、設定データメモリ１４は、上記したアドレスデータＡ₁〜Ａ₁₆に示される番地に、書込用の設定デーダ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）を表すデータＤＢ₁〜ＤＢ₈を書き込む。

この際、かかるメモリアクセス信号ＢＤＡＯは、ラインＬ２を介して設定データ取得制御部１３０ａの取込制御回路１３０３に供給されると共に、双方向端子Ｔ２を介して設定データ取得制御部１３０ｂの取込制御回路１３０３にも供給される。よって、取込制御回路１３０３は、図８に示す如きチップセレクト信号ＢＲＳＴ及びクロック信号ＢＣＫが供給されているものの、メモリアクセス信号ＢＤＡＯに含まれるオペレーションコードＣ₁〜Ｃ₈が書込命令であることから、書込ディスエーブルを示す論理レベル０の取込イネーブル信号ＥＮをデータレジスタ１３０４に供給する。これにより、設定データメモリ１４に対するデータ書込時において、設定データ取得制御部１３０ａ及び１３０ｂ各々のデータレジスタ１３０４が、誤ってデータの取り込みを行ってしまうという誤動作が防止される。ただし、設定データをスレイブドライバへ即座に反映させたい場合などは、設定データ取得制御部１３０ｂの取込制御回路１３０３が、読出と書込双方で取込イネーブル信号ＥＮを論理レベル１の状態に遷移させることも可能である。

尚、上記実施例では、表示パネル１０に形成されている複数のソースラインＳを２つのライン群（Ｓ₁〜Ｓ_m、Ｓ_m+1〜Ｓ_2m）に分け、各ライン群を２つのソースドライバ（１３Ａ、１３Ｂ）で駆動するようにしているが、ソースドライバ１３の数は２つに限定されるものではなく、３つ以上であっても構わない。この際、ｔ個（ｔは２以上の整数）のソースドライバの内の１つをマスタドライバ、他のソースドライバを全てスレイブドライバに設定すべく、夫々に対応したマスタスレイブ指定信号ＭＳＣを予め各ソースドライバに供給しておく。

要するに、本発明に係る表示パネルドライバの設定方法は、複数の表示パネルドライバ（１３Ａ、１３Ｂ）を仕様に合わせた状態に設定するにあたり、その仕様に基づく設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）をメモリ（１４）に記憶しておく。この際、複数の表示パネルドライバの内の１の表示パネルドライバ（１３Ａ）は、この設定データが読み出し状態となったことを示す第１信号（メモリアクセス信号ＢＤＡＯ又はチップセレクト信号ＢＲＳＴ）を、メモリと共に他の表示パネルドライバ（１３Ｂ）に供給する。かかる第１信号（ＢＤＡＯ、ＢＲＳＴ）に応じて、メモリは、設定データを第１ライン（ＬＬ１）に読み出す。この際、上記１の表示パネルドライバ（１３Ａ）は、この第１ライン上に読み出された設定データを取り込み（１３０３、１３０４）、当該設定データに基づく設定を行う。一方、他の表示パネルドライバ（１３Ｂ）は、上記１の表示パネルドライバ（１３Ａ）から供給された第１信号（ＢＤＡＯ、ＢＲＳＴ）に応じて、第１ライン上から設定データを取り込み（１３０３、１３０４）、当該設定データに基づく設定を行う。

また、本発明に係る表示パネルドライバは、メモリ（１４）に記憶されている設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）が読み出し状態となったことを示す第１信号（ＢＤＡＯ、ＢＲＳＴ）を、双方向端子（Ｔ２）を介して出力するメモリ制御回路（１３０５）と、この第１信号又は双方向端子（Ｔ２）を介して外部から入力された第１信号に応じて取込イネーブル信号（ＥＮ）を生成する取込制御回路（１３０３）と、メモリ（１４）から読み出された設定データを上記取込イネーブル信号に応じて取り込むレジスタ（１３０４）と、を有する。

また、本発明に係る表示装置は、映像信号に応じた画像を表示する表示パネル（１０）と、表示パネルを駆動する複数の表示パネルドライバ（１３Ａ、１３Ｂ）と、設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）が記憶されているメモリ（１４）と、を有する。尚、表示パネルドライバの各々は、上記したメモリ制御回路（１３０５）と、取込制御回路（１３０３）と、レジスタ（１３０４）と、を有する。この際、メモリ（１４）の出力端子（ＳＯ）が第１ライン（ＬＬ１）によって表示パネルドライバ各々の入力端子（Ｔ１）に接続されており、表示パネルドライバ各々の双方向端子（Ｔ２）及びメモリが第２ライン（ＬＬ２）によって接続されている。

よって、上記構成によれば、１の表示パネルドライバ（１３Ａ）から発せられた第１信号（ＢＤＡＯ、ＢＲＳＴ）に応じて、メモリ（１４）から設定データ（ＤＬ_H、ＤＬ_T、Ｄ_SCN）が第１ライン（ＬＬ１）に読み出されると共に、上記１の表示パネルドライバ（１３Ａ）及び他の表示パネルドライバ（１３Ｂ）が、この第１ライン上に読み出された設定データを同時に取り込むことになる。

従って、本発明によれば、メモリから読み出された設定データを、カスケード配線を介して直列に接続されている表示パネルドライバ各々に順に中継供給するものに比して、迅速に設定動作を終了させることが可能となる。

１３Ａ、１３Ｂソースドライバ
１４設定データメモリ
１３０設定データ取得制御部

Claims

映像信号に基づく第１〜第ｍ（ｍは２以上の整数）の画素データ片の系列を夫々が受け、前記第１〜第ｍの画素データ片を個別に取り込んで出力する第１〜第ｍのラッチと、
前記第１〜第ｍのラッチから出力された第１〜第ｍの画素データ片を夫々に対応した階調電圧を有する第１〜第ｍの駆動パルスに変換して、表示パネルの第１〜第ｍのソースラインに夫々を印加する駆動パルス出力部と、
前記画素データ片を取り込むラッチの順番を示す情報を含む設定データが記憶されているメモリが接続される端子と、
前記メモリから前記設定データの読み出しを要求する読出命令、及び前記メモリに対して前記設定データの書き込みを要求する書込命令のうちの一方を示すメモリアクセス信号を双方向端子を介して出力するメモリ制御回路と、
前記メモリアクセス信号が前記読出命令を示す場合、又は前記双方向端子を介して外部から入力されたメモリアクセス信号が前記読出命令を示す場合に取込イネーブル信号を生成する取込制御回路と、
前記メモリから読み出された前記設定データを前記取込イネーブル信号に応じて取り込むレジスタと、
前記レジスタに取り込まれた前記設定データにて示される前記ラッチの順番で前記第１〜第ｍのラッチを１つずつ前記画素データ片の取り込みを行うラッチに設定するラッチ選択部と、を有し、
前記ラッチの順番を示す情報は、前記第１〜第ｍのラッチのうちで前記画素データ片の取り込みを最初に行う先頭のラッチ、及び前記第１〜第ｍのラッチのうちで前記画素データ片の取り込みを最後に行う後尾のラッチを指定する情報を含み、
前記ラッチ選択部は、前記ラッチの順番を示す情報によって指定された前記先頭のラッチに対応したカウント値から、前記後尾のラッチに対応したカウント値までクロック信号のパルスをアップカウント又はダウンカウントするカウンタを含み、前記カウンタのカウント値で前記画素データ片の取り込みを行うラッチを指定することを特徴とする表示パネルドライバ。
前記メモリ制御回路は、外部供給されたマスタスレイブ指定信号がマスタ側を示す場合には前記メモリアクセス信号を前記双方向端子を介して出力する一方、前記マスタスレイブ指定信号がスレイブ側を示す場合には前記メモリアクセス信号を生成することなく前記双方向端子を入力端子として動作させる状態に設定することを特徴とする請求項１に記載の表示パネルドライバ。
前記取込制御回路は、前記メモリ制御回路が前記書込命令を示す前記メモリアクセス信号を生成した場合、又は前記双方向端子を介して外部から入力された前記メモリアクセス信号が前記書込命令を示す場合には前記取込イネーブル信号の生成を停止することを特徴とする請求項２に記載の表示パネルドライバ。
前記メモリ制御回路は、外部供給されたマスタスレイブ指定信号がマスタ側を示す場合に限り所定のタイミングで前記メモリアクセス信号の生成を行うことを特徴とする請求項２又は３に記載の表示パネルドライバ。