JPH11338427A - 表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】本発明は、表示装置と制御回路間の信号線の接
続本数や表示装置及び制御回路の部品数の増加を招くこ
となく、複雑な情報を読み書きできる高機能の表示装置
を提供することを課題とする。 【解決手段】液晶表示装置ＬＣＤ１００は、画像を表示
する表示部２と、前記表示部２に画像を表示させる動作
を行う動作回路ＣＩＲ１を含む動作回路ＣＩＲ１、ＣＩ
Ｒ２、・・・、ＣＩＲ２m と、メモリＭＥＭ１、ＭＥＭ
２、・・・、ＭＥＭ２m と、メモリＭＥＭ１、ＭＥＭ
２、・・・、ＭＥＭ２m とＬＣＤ１００の外部の制御回
路１５０を接続するインタフェース５とを有し、動作回
路ＣＩＲ１に接続されるメモリＭＥＭ１は、インタフェ
ース５とデータバスを介して制御回路１５０から与えら
れる情報を記憶し、動作回路ＣＩＲ１は、メモリＭＥＭ
１に記憶された情報に基づいて動作する。
続本数や表示装置及び制御回路の部品数の増加を招くこ
となく、複雑な情報を読み書きできる高機能の表示装置
を提供することを課題とする。 【解決手段】液晶表示装置ＬＣＤ１００は、画像を表示
する表示部２と、前記表示部２に画像を表示させる動作
を行う動作回路ＣＩＲ１を含む動作回路ＣＩＲ１、ＣＩ
Ｒ２、・・・、ＣＩＲ２m と、メモリＭＥＭ１、ＭＥＭ
２、・・・、ＭＥＭ２m と、メモリＭＥＭ１、ＭＥＭ
２、・・・、ＭＥＭ２m とＬＣＤ１００の外部の制御回
路１５０を接続するインタフェース５とを有し、動作回
路ＣＩＲ１に接続されるメモリＭＥＭ１は、インタフェ
ース５とデータバスを介して制御回路１５０から与えら
れる情報を記憶し、動作回路ＣＩＲ１は、メモリＭＥＭ
１に記憶された情報に基づいて動作する。
Description
【０００１】
【発明の属する技術分野】本発明は表示装置に係り、特
に液晶によって複雑な文字や絵等の画像情報を読み書き
できる表示装置に関する。近年、高度な情報化社会への
進展に伴い、より小型で且つ複雑な情報を表示したり、
読み取ることのできる表示装置が望まれている。
に液晶によって複雑な文字や絵等の画像情報を読み書き
できる表示装置に関する。近年、高度な情報化社会への
進展に伴い、より小型で且つ複雑な情報を表示したり、
読み取ることのできる表示装置が望まれている。
【０００２】
【従来の技術】図１は、従来の表示装置の例として液晶
表示装置(LCD=Liquid Crystal Display)２００の全体構
成図を示す。ＬＣＤ２００は、ドライバ、検査回路、タ
ブレットの検出回路等で構成される２m 個の動作回路Ｃ
ＩＲ１、ＣＩＲ２、・・・、ＣＩＲ２m を有する。ＬＣ
Ｄ２００は、また、液晶表示が行われる表示部２を有す
る。
表示装置(LCD=Liquid Crystal Display)２００の全体構
成図を示す。ＬＣＤ２００は、ドライバ、検査回路、タ
ブレットの検出回路等で構成される２m 個の動作回路Ｃ
ＩＲ１、ＣＩＲ２、・・・、ＣＩＲ２m を有する。ＬＣ
Ｄ２００は、また、液晶表示が行われる表示部２を有す
る。
【０００３】ＬＣＤ２００の外部には、ＬＣＤ２００の
動作制御手段である制御回路１５０が配置されている。
ＬＣＤ２００は、制御回路１５０と複数の信号線を介し
て接続されており、当該信号線を介して制御回路１５０
と情報の授受を行う。液晶表示時は、制御回路１５０か
ら与えられた情報に基づいて動作回路の中のドライブが
駆動し、情報に対応する部分の液晶を動作させる。ま
た、例えば、表示部２に対してペン入力がされた場合
は、ペン入力された場所に対応する情報が動作回路の中
の座標検出回路から制御回路１５０に与えられる。
動作制御手段である制御回路１５０が配置されている。
ＬＣＤ２００は、制御回路１５０と複数の信号線を介し
て接続されており、当該信号線を介して制御回路１５０
と情報の授受を行う。液晶表示時は、制御回路１５０か
ら与えられた情報に基づいて動作回路の中のドライブが
駆動し、情報に対応する部分の液晶を動作させる。ま
た、例えば、表示部２に対してペン入力がされた場合
は、ペン入力された場所に対応する情報が動作回路の中
の座標検出回路から制御回路１５０に与えられる。
【０００４】従来のＬＣＤ２００においては、制御回路
１５０とＬＣＤ２００を接続する信号線の数は、各動作
回路のビット数の合計分だけ必要であった。例えば、２
m 個の動作回路ＣＩＲ１、ＣＩＲ２、・・・、ＣＩＲ２
m がそれぞれｎビットのものであるとすると、制御回路
１５０とＬＣＤ２００を接続する信号線の数Ｌ０は、Ｌ
０＝ｎ×２m 本必要であった。
１５０とＬＣＤ２００を接続する信号線の数は、各動作
回路のビット数の合計分だけ必要であった。例えば、２
m 個の動作回路ＣＩＲ１、ＣＩＲ２、・・・、ＣＩＲ２
m がそれぞれｎビットのものであるとすると、制御回路
１５０とＬＣＤ２００を接続する信号線の数Ｌ０は、Ｌ
０＝ｎ×２m 本必要であった。
【０００５】
【発明が解決しようとする課題】従来のＬＣＤ２００
は、各動作回路のビット数を合計した本数の信号線を制
御回路１５０との接続のために設けた構成である。従っ
て、複雑な情報を読み書きできる構成のＬＣＤ２００に
すると、ＬＣＤ２００が有する動作回路の数や各動作回
路が要するビット数が増加するため、それに伴い信号線
及び信号線の接続端子数が非常に多くなり、信号線の接
続に関するコストが増えるという問題があった。また、
接続端子数の増加に伴い、ＬＣＤ２００や制御回路１５
０の部品点数が増え、ＬＣＤ２００や制御回路１５０自
体の製造コストが増加し、且つＬＣＤ２００及び制御回
路１５０が大型化してしまうという問題もあった。
は、各動作回路のビット数を合計した本数の信号線を制
御回路１５０との接続のために設けた構成である。従っ
て、複雑な情報を読み書きできる構成のＬＣＤ２００に
すると、ＬＣＤ２００が有する動作回路の数や各動作回
路が要するビット数が増加するため、それに伴い信号線
及び信号線の接続端子数が非常に多くなり、信号線の接
続に関するコストが増えるという問題があった。また、
接続端子数の増加に伴い、ＬＣＤ２００や制御回路１５
０の部品点数が増え、ＬＣＤ２００や制御回路１５０自
体の製造コストが増加し、且つＬＣＤ２００及び制御回
路１５０が大型化してしまうという問題もあった。
【０００６】そして、従来は上記問題を回避するため
に、ＬＣＤ２００の内部には比較的単純な構成の動作回
路だけを設けることにより、ＬＣＤ２００の小型化を優
先して、複雑な情報の読み書き機能の装備を放棄する傾
向があった。そこで、本発明の課題は、表示装置と制御
回路間の信号線の接続本数や表示装置及び制御回路の部
品数の増加を招くことなく、複雑な情報を読み書きでき
る高機能の表示装置を提供することである。
に、ＬＣＤ２００の内部には比較的単純な構成の動作回
路だけを設けることにより、ＬＣＤ２００の小型化を優
先して、複雑な情報の読み書き機能の装備を放棄する傾
向があった。そこで、本発明の課題は、表示装置と制御
回路間の信号線の接続本数や表示装置及び制御回路の部
品数の増加を招くことなく、複雑な情報を読み書きでき
る高機能の表示装置を提供することである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明では、画像を表示
する表示部と、前記表示部に画像を表示させる動作を行
う第一の動作回路を有する動作回路部と、表示を制御す
る情報を記憶する第一のメモリと、前記第一のメモリと
外部の制御手段を接続するインタフェースとを有し、前
記第一のメモリは、前記インタフェースを介して前記制
御手段から与えられる情報を記憶し、前記第一の動作回
路は、前記第一のメモリに記憶された前記情報に基づい
て動作することを特徴とするものである。
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明では、画像を表示
する表示部と、前記表示部に画像を表示させる動作を行
う第一の動作回路を有する動作回路部と、表示を制御す
る情報を記憶する第一のメモリと、前記第一のメモリと
外部の制御手段を接続するインタフェースとを有し、前
記第一のメモリは、前記インタフェースを介して前記制
御手段から与えられる情報を記憶し、前記第一の動作回
路は、前記第一のメモリに記憶された前記情報に基づい
て動作することを特徴とするものである。
【０００８】また、請求項２記載の発明では、請求項１
記載の表示装置において、アドレスバスとデータバスと
を有し、前記制御手段から前記アドレスバスを通して与
えられるアドレス信号で特定される前記第一のメモリ
が、前記データバスを通して得る前記情報を記憶し、前
記第一の動作回路は、ゲートドライバ及びデータドライ
バを有し、前記ゲートドライバ及びデータドライバのう
ち少なくとも一方は、前記第一のメモリに記憶された前
記情報に基づき動作することを特徴とするものである。
記載の表示装置において、アドレスバスとデータバスと
を有し、前記制御手段から前記アドレスバスを通して与
えられるアドレス信号で特定される前記第一のメモリ
が、前記データバスを通して得る前記情報を記憶し、前
記第一の動作回路は、ゲートドライバ及びデータドライ
バを有し、前記ゲートドライバ及びデータドライバのう
ち少なくとも一方は、前記第一のメモリに記憶された前
記情報に基づき動作することを特徴とするものである。
【０００９】また、請求項３記載の発明では、請求項１
記載の表示装置において、前記第一の動作回路は、ゲー
トドライバ及びデータドライバを有し、該ゲートドライ
バ及びデータドライバのうち少なくとも一方は、シフト
レジスタを有し、前記シフトレジスタが前記第一のメモ
リに記憶された前記情報に基づいて動作することで、画
像表示時の走査方向の制御を行うことを特徴とするもの
である。
記載の表示装置において、前記第一の動作回路は、ゲー
トドライバ及びデータドライバを有し、該ゲートドライ
バ及びデータドライバのうち少なくとも一方は、シフト
レジスタを有し、前記シフトレジスタが前記第一のメモ
リに記憶された前記情報に基づいて動作することで、画
像表示時の走査方向の制御を行うことを特徴とするもの
である。
【００１０】また、請求項４記載の発明では、請求項１
記載の表示装置において、前記第一の動作回路は、ゲー
トドライバ及びデータドライバを有し、該ゲートドライ
バ及びデータドライバのうち少なくとも一方は、デコー
ダを有し、前記デコーダが前記第一のメモリに記憶され
た前記情報に基づいて動作することで、画像表示時の走
査方向及び走査順序の制御を行うことを特徴とするもの
である。
記載の表示装置において、前記第一の動作回路は、ゲー
トドライバ及びデータドライバを有し、該ゲートドライ
バ及びデータドライバのうち少なくとも一方は、デコー
ダを有し、前記デコーダが前記第一のメモリに記憶され
た前記情報に基づいて動作することで、画像表示時の走
査方向及び走査順序の制御を行うことを特徴とするもの
である。
【００１１】また、請求項５記載の発明では、請求項４
記載の表示装置において、更に、前記デコーダを有する
前記ゲートドライバ及びデータドライバのうち少なくと
も一方は、アドレスカウンタを有し、前記アドレスカウ
ンタが前記第一のメモリに記憶された前記情報に基づい
て動作することで、前記デコーダのアドレスを制御し、
アドレス制御される前記デコーダが動作することで、画
像表示時の走査方向及び走査順序の制御を行うことを特
徴とするものである。
記載の表示装置において、更に、前記デコーダを有する
前記ゲートドライバ及びデータドライバのうち少なくと
も一方は、アドレスカウンタを有し、前記アドレスカウ
ンタが前記第一のメモリに記憶された前記情報に基づい
て動作することで、前記デコーダのアドレスを制御し、
アドレス制御される前記デコーダが動作することで、画
像表示時の走査方向及び走査順序の制御を行うことを特
徴とするものである。
【００１２】また、請求項６記載の発明では、請求項２
記載の表示装置において、前記第一のメモリは、所定の
パターンデータを記憶し、前記所定のパターンデータが
入力する前記データドライバの動作により、前記表示部
に所定のパターン画像を表示することを特徴とするもの
である。また、請求項７記載の発明では、請求項６記載
の表示装置において、前記第一の動作回路は、更にデー
タ合成回路を有し、前記データ合成回路は、前記第一の
メモリが記憶する前記所定のパターンデータと外部から
与えられる表示データを合成して合成パターンデータを
生成し、前記合成パターンデータが入力する前記データ
ドライバの動作により、前記表示部に所定の合成パター
ン画像を表示することを特徴とするものである。
記載の表示装置において、前記第一のメモリは、所定の
パターンデータを記憶し、前記所定のパターンデータが
入力する前記データドライバの動作により、前記表示部
に所定のパターン画像を表示することを特徴とするもの
である。また、請求項７記載の発明では、請求項６記載
の表示装置において、前記第一の動作回路は、更にデー
タ合成回路を有し、前記データ合成回路は、前記第一の
メモリが記憶する前記所定のパターンデータと外部から
与えられる表示データを合成して合成パターンデータを
生成し、前記合成パターンデータが入力する前記データ
ドライバの動作により、前記表示部に所定の合成パター
ン画像を表示することを特徴とするものである。
【００１３】また、請求項８記載の発明では、請求項１
〜７何れか１項記載の記載の表示装置において、前記動
作回路部は、更に表示部に関する情報を記憶する第二の
メモリと、前記第一のメモリに記憶された前記情報に基
づいて動作して、前記表示部から表示部に関する情報を
取得する第二の動作回路を有し、前記第二のメモリは、
前記第二の動作回路から前記表示部に関する情報を受け
取り、当該表示部に関する情報を前記制御手段が読み出
し可能な状態で記憶しておくことを特徴とするものであ
る。
〜７何れか１項記載の記載の表示装置において、前記動
作回路部は、更に表示部に関する情報を記憶する第二の
メモリと、前記第一のメモリに記憶された前記情報に基
づいて動作して、前記表示部から表示部に関する情報を
取得する第二の動作回路を有し、前記第二のメモリは、
前記第二の動作回路から前記表示部に関する情報を受け
取り、当該表示部に関する情報を前記制御手段が読み出
し可能な状態で記憶しておくことを特徴とするものであ
る。
【００１４】また、請求項９記載の発明では、請求項８
記載の表示装置において、前記第二の動作回路は、前記
表示部の欠陥について検査して、表示部の欠陥情報を取
得する欠陥検査回路であることを特徴とするものであ
る。また、請求項１０記載の発明では、請求項８記載の
表示装置において、前記第二の動作回路は、外部から前
記表示部に直接情報が与えられた時に、前記表示部上に
おける当該情報が与えられた位置の座標情報を検出す
る、座標検出回路であることを特徴とするものである。
記載の表示装置において、前記第二の動作回路は、前記
表示部の欠陥について検査して、表示部の欠陥情報を取
得する欠陥検査回路であることを特徴とするものであ
る。また、請求項１０記載の発明では、請求項８記載の
表示装置において、前記第二の動作回路は、外部から前
記表示部に直接情報が与えられた時に、前記表示部上に
おける当該情報が与えられた位置の座標情報を検出す
る、座標検出回路であることを特徴とするものである。
【００１５】更に、請求項１１記載の発明では、請求項
２〜１０何れか１項記載の表示装置において、前記表示
部は、スイッチング素子として、複数のポリシリコン薄
膜トランジスタを有し、前記ゲートドライバと前記デー
タドライバによって特定される前記ポリシリコン薄膜ト
ランジスタを介して前記表示部に表示データを与えるこ
とで、画像表示を行うことを特徴とするものである。
２〜１０何れか１項記載の表示装置において、前記表示
部は、スイッチング素子として、複数のポリシリコン薄
膜トランジスタを有し、前記ゲートドライバと前記デー
タドライバによって特定される前記ポリシリコン薄膜ト
ランジスタを介して前記表示部に表示データを与えるこ
とで、画像表示を行うことを特徴とするものである。
【００１６】上記の各手段は、以下のように作用する。
請求項１及び２記載の発明によれば、第一の動作回路が
第一のメモリに記憶される情報に基づいて動作する。ま
た、表示装置の外部にある制御手段とは、インターフェ
ースを介して第一のメモリが接続される。従って、表示
装置が多数の動作回路を有していても、制御手段と表示
装置とを接続する信号線は、第一のメモリを制御できる
本数だけあれば十分であり、信号線及び接続のための部
品数を低減させた表示装置を提供することができる。接
続のための部品数を低減することにより、表示装置及び
制御手段のサイズを小型化することもできる。また、例
えば、制御手段にコンピュータを用いることにより、コ
ンピュータに格納されたソフトウェアで表示装置を制御
すること可能である。
請求項１及び２記載の発明によれば、第一の動作回路が
第一のメモリに記憶される情報に基づいて動作する。ま
た、表示装置の外部にある制御手段とは、インターフェ
ースを介して第一のメモリが接続される。従って、表示
装置が多数の動作回路を有していても、制御手段と表示
装置とを接続する信号線は、第一のメモリを制御できる
本数だけあれば十分であり、信号線及び接続のための部
品数を低減させた表示装置を提供することができる。接
続のための部品数を低減することにより、表示装置及び
制御手段のサイズを小型化することもできる。また、例
えば、制御手段にコンピュータを用いることにより、コ
ンピュータに格納されたソフトウェアで表示装置を制御
すること可能である。
【００１７】また、請求項３記載の発明によれば、ドラ
イバにシフトレジスタを用いるので、走査方向の制御が
可能な表示装置を提供することができる。また、請求項
４及び５記載の発明によれば、ドライバにデコーダを用
いるので、走査方向及び走査順序の制御が可能な表示装
置を提供することができる。また、請求項６及び７記載
の発明によれば、表示部に所定のパターン表示がされる
表示装置を提供することができる。
イバにシフトレジスタを用いるので、走査方向の制御が
可能な表示装置を提供することができる。また、請求項
４及び５記載の発明によれば、ドライバにデコーダを用
いるので、走査方向及び走査順序の制御が可能な表示装
置を提供することができる。また、請求項６及び７記載
の発明によれば、表示部に所定のパターン表示がされる
表示装置を提供することができる。
【００１８】また、請求項８記載の発明によれば、第二
の動作回路が表示部から表示部に関する情報を取得し、
当該情報を第二のメモリに記憶させておく表示装置を提
供することができる。制御手段は、第二のメモリにイン
ターフェースを介してアクセスすることが可能なので、
制御手段が表示部に関する情報を取得し、処理すること
も可能である。
の動作回路が表示部から表示部に関する情報を取得し、
当該情報を第二のメモリに記憶させておく表示装置を提
供することができる。制御手段は、第二のメモリにイン
ターフェースを介してアクセスすることが可能なので、
制御手段が表示部に関する情報を取得し、処理すること
も可能である。
【００１９】また、請求項９記載の発明によれば、欠陥
検査回路が表示部の欠陥について検査し、第二のメモリ
が当該検査結果を記憶する構成の表示装置を提供するこ
とができる。制御手段は、インタフェースを介してメモ
リにアクセスすることが可能なので、制御手段が検査結
果に基づいた処理を行うことができる。また、請求項１
０記載の発明によれば、外部から直接表示部上に情報が
与えられた場合、座標検出回路が情報が与えられた位置
の座標情報を検出し、第二のメモリが当該座標情報を記
憶する構成の表示装置を提供することができる。制御手
段は、インタフェースを介してメモリにアクセスするこ
とが可能なので、制御手段が座標情報に基づいた処理を
行うことができる。
検査回路が表示部の欠陥について検査し、第二のメモリ
が当該検査結果を記憶する構成の表示装置を提供するこ
とができる。制御手段は、インタフェースを介してメモ
リにアクセスすることが可能なので、制御手段が検査結
果に基づいた処理を行うことができる。また、請求項１
０記載の発明によれば、外部から直接表示部上に情報が
与えられた場合、座標検出回路が情報が与えられた位置
の座標情報を検出し、第二のメモリが当該座標情報を記
憶する構成の表示装置を提供することができる。制御手
段は、インタフェースを介してメモリにアクセスするこ
とが可能なので、制御手段が座標情報に基づいた処理を
行うことができる。
【００２０】更に、請求項１１記載の発明によれば、表
示部に与えられる表示データのスイッチング素子とし
て、ポリシリコン薄膜トランジスタ（ｐ−Ｓｉ・ＴＦ
Ｔ）を有する表示装置を提供することができる。ポリシ
リコン薄膜トランジスタは、表示部と動作回路部とを一
体化して構成するのに適している。従って、ポリシリコ
ン薄膜トランジスタを用いることによって、表示装置の
更なる小型化が可能である。
示部に与えられる表示データのスイッチング素子とし
て、ポリシリコン薄膜トランジスタ（ｐ−Ｓｉ・ＴＦ
Ｔ）を有する表示装置を提供することができる。ポリシ
リコン薄膜トランジスタは、表示部と動作回路部とを一
体化して構成するのに適している。従って、ポリシリコ
ン薄膜トランジスタを用いることによって、表示装置の
更なる小型化が可能である。
【００２１】
【発明の実施の形態】以下、本発明の実施例を図２〜図
１４を用いて説明する。図２は、液晶を使用した表示装
置である３端子素子方式のＡＭ−ＬＣＤ(Active Matrix
Liquid Crystal Display)１００( 以下、ＬＣＤ１００
とする) の構成を示す図である。
１４を用いて説明する。図２は、液晶を使用した表示装
置である３端子素子方式のＡＭ−ＬＣＤ(Active Matrix
Liquid Crystal Display)１００( 以下、ＬＣＤ１００
とする) の構成を示す図である。
【００２２】ＬＣＤ１００は、大きくは表示部２と動作
回路部４とから構成される。表示部２は、対向電極基板
１０、素子アレイ基板２０、液晶３０等を有し、動作回
路部４は、動作回路としてゲートドライバ４０、データ
ドライバ５０等を有する。素子アレイ基板２０上には、
マトリクス状に複数のゲート線及びデータ線が配列され
ており、素子アレイ基板２０外において、ゲート線はゲ
ートドライバ４０に接続され、データ線はデータドライ
バ５０に接続されている。
回路部４とから構成される。表示部２は、対向電極基板
１０、素子アレイ基板２０、液晶３０等を有し、動作回
路部４は、動作回路としてゲートドライバ４０、データ
ドライバ５０等を有する。素子アレイ基板２０上には、
マトリクス状に複数のゲート線及びデータ線が配列され
ており、素子アレイ基板２０外において、ゲート線はゲ
ートドライバ４０に接続され、データ線はデータドライ
バ５０に接続されている。
【００２３】ゲート線とデータ線との各交点には、３端
子素子としてＴＦＴ（Thin Film Transistor＝薄膜トラ
ンジスタ）２１が配置されている。このＴＦＴ２１は、
ＬＣＤ１００の表示単位である画素毎のスイッチング素
子として設けられている。ＴＦＴ２１のゲート電極はゲ
ート線に接続され、ドレイン電極はデータ線に接続さ
れ、ソース電極は画素電極２２に接続される。
子素子としてＴＦＴ（Thin Film Transistor＝薄膜トラ
ンジスタ）２１が配置されている。このＴＦＴ２１は、
ＬＣＤ１００の表示単位である画素毎のスイッチング素
子として設けられている。ＴＦＴ２１のゲート電極はゲ
ート線に接続され、ドレイン電極はデータ線に接続さ
れ、ソース電極は画素電極２２に接続される。
【００２４】ＬＣＤ１００に対しては、表示フレーム毎
に電圧の極性を反転させた交流電圧による駆動が行われ
る。その理由は、長時間にわたって直流電圧が液晶３０
に与えられると、液晶の材料特性が変化し、抵抗率が減
少する等の液晶特性の劣化につながるからである。ＬＣ
Ｄ１００の駆動時には、先ず、ゲートドライバ４０から
ゲート線にアドレス信号が与えられ、当該アドレス信号
が対応するＴＦＴのゲートに入力することによりＴＦＴ
２１のオン／オフ制御が行われる。一方、データ線には
データドライバ５０から表示データ信号が与えられる。
この表示データ信号の極性は、表示フレーム走査期間毎
に反転する。表示データ信号は、オン状態のＴＦＴ２１
を通過すると、各画素電極２２に入力する。そして、表
示データ信号が入力した画素電極２２の電圧と、対向電
極基板１０の電圧との電位差に応じて各画素電極２２上
の液晶が動作して液晶表示がなされる。
に電圧の極性を反転させた交流電圧による駆動が行われ
る。その理由は、長時間にわたって直流電圧が液晶３０
に与えられると、液晶の材料特性が変化し、抵抗率が減
少する等の液晶特性の劣化につながるからである。ＬＣ
Ｄ１００の駆動時には、先ず、ゲートドライバ４０から
ゲート線にアドレス信号が与えられ、当該アドレス信号
が対応するＴＦＴのゲートに入力することによりＴＦＴ
２１のオン／オフ制御が行われる。一方、データ線には
データドライバ５０から表示データ信号が与えられる。
この表示データ信号の極性は、表示フレーム走査期間毎
に反転する。表示データ信号は、オン状態のＴＦＴ２１
を通過すると、各画素電極２２に入力する。そして、表
示データ信号が入力した画素電極２２の電圧と、対向電
極基板１０の電圧との電位差に応じて各画素電極２２上
の液晶が動作して液晶表示がなされる。
【００２５】ＴＦＴ２１として、ａ−Ｓｉ(amorphous-S
ilicone)ＴＦＴ、ｐ−Ｓｉ(poly-Silicone) ＴＦＴ、Ｃ
ｄＳｅ半導体、Ｔｅ半導体等が使用される。ａ−ＳｉＴ
ＦＴは、例えば、ガラス基板上に蒸着・スパッタで形成
した非晶質シリコンの薄膜をエッチングすることで形成
される。また、ｐ−ＳｉＴＦＴは、例えば、減圧ＣＶＤ
法でＳｉＨ4 やＳｉ6 Ｈ6 等を石英基板上に分解・蒸着
して形成される。このｐ−ＳｉＴＦＴを用いると、ゲー
トドライバ４０やデータドライバ５０等の動作回路を表
示部２と共に同一基板上に集積一体化できるので、各種
動作回路と表示部２間のリード接続が簡略化され、ＬＣ
Ｄ１００自体をより小型化することができる。
ilicone)ＴＦＴ、ｐ−Ｓｉ(poly-Silicone) ＴＦＴ、Ｃ
ｄＳｅ半導体、Ｔｅ半導体等が使用される。ａ−ＳｉＴ
ＦＴは、例えば、ガラス基板上に蒸着・スパッタで形成
した非晶質シリコンの薄膜をエッチングすることで形成
される。また、ｐ−ＳｉＴＦＴは、例えば、減圧ＣＶＤ
法でＳｉＨ4 やＳｉ6 Ｈ6 等を石英基板上に分解・蒸着
して形成される。このｐ−ＳｉＴＦＴを用いると、ゲー
トドライバ４０やデータドライバ５０等の動作回路を表
示部２と共に同一基板上に集積一体化できるので、各種
動作回路と表示部２間のリード接続が簡略化され、ＬＣ
Ｄ１００自体をより小型化することができる。
【００２６】尚、ＬＣＤ１００におけるゲート線、デー
タ線、ＴＦＴ２１、画素電極２２の数は、図２に示した
数に限らない。図３は、本発明の原理を説明するための
図である。本発明は、例えば、上述したＬＣＤ１００に
適用される。以下、本発明の原理を図３を用いて説明す
る。図３に示すように、ＬＣＤ１００は表示部２の他、
動作回路部４に２m 個のメモリＭＥＭ１、ＭＥＭ２、・
・・、ＭＥＭ２m-1 、ＭＥＭ２m と、２m 個の動作回路
ＣＩＲ１、ＣＩＲ２、・・・、ＣＩＲ２m-1 、ＣＩＲ２
m と、インタフェース５とを有する。また、ＬＣＤ１０
０内にはｍ本のアドレスバスとｎ本のデータバスが配置
されている。各アドレスバス及びデータバスは、メモリ
ＭＥＭ１、ＭＥＭ２、・・・、ＭＥＭ２m-1 、ＭＥＭ２
m 及びインタフェース５に接続される。
タ線、ＴＦＴ２１、画素電極２２の数は、図２に示した
数に限らない。図３は、本発明の原理を説明するための
図である。本発明は、例えば、上述したＬＣＤ１００に
適用される。以下、本発明の原理を図３を用いて説明す
る。図３に示すように、ＬＣＤ１００は表示部２の他、
動作回路部４に２m 個のメモリＭＥＭ１、ＭＥＭ２、・
・・、ＭＥＭ２m-1 、ＭＥＭ２m と、２m 個の動作回路
ＣＩＲ１、ＣＩＲ２、・・・、ＣＩＲ２m-1 、ＣＩＲ２
m と、インタフェース５とを有する。また、ＬＣＤ１０
０内にはｍ本のアドレスバスとｎ本のデータバスが配置
されている。各アドレスバス及びデータバスは、メモリ
ＭＥＭ１、ＭＥＭ２、・・・、ＭＥＭ２m-1 、ＭＥＭ２
m 及びインタフェース５に接続される。
【００２７】また、メモリＭＥＭ１、ＭＥＭ２、・・
・、ＭＥＭ２m-1 、ＭＥＭ２m にはそれぞれ動作回路Ｃ
ＩＲ１、ＣＩＲ２、・・・、ＣＩＲ２m-1 、ＣＩＲ２m
が接続される。各メモリＭＥＭ１、ＭＥＭ２、・・・、
ＭＥＭ２m-1 、ＭＥＭ２m には、予め固有のアドレス値
が割り当てられており、アドレス信号が指示するアドレ
ス値に対応するメモリがデータバスと情報の授受を行
う。
・、ＭＥＭ２m-1 、ＭＥＭ２m にはそれぞれ動作回路Ｃ
ＩＲ１、ＣＩＲ２、・・・、ＣＩＲ２m-1 、ＣＩＲ２m
が接続される。各メモリＭＥＭ１、ＭＥＭ２、・・・、
ＭＥＭ２m-1 、ＭＥＭ２m には、予め固有のアドレス値
が割り当てられており、アドレス信号が指示するアドレ
ス値に対応するメモリがデータバスと情報の授受を行
う。
【００２８】動作回路ＣＩＲ１、ＣＩＲ２、・・・ＣＩ
Ｒ２m-1 、ＣＩＲ２m は、接続するメモリが記憶した情
報の内容に応じて動作したり、或いは接続するメモリに
情報を書き込む等の機能を有する。動作回路ＣＩＲ１、
ＣＩＲ２、・・・、ＣＩＲ２ m-1 、ＣＩＲ２m は、具体
的には表示部２に対するドライバやＬＣＤ１００の不具
合の検出回路、ＬＣＤ１００に対するペン入力時の座標
情報の検出回路等である。
Ｒ２m-1 、ＣＩＲ２m は、接続するメモリが記憶した情
報の内容に応じて動作したり、或いは接続するメモリに
情報を書き込む等の機能を有する。動作回路ＣＩＲ１、
ＣＩＲ２、・・・、ＣＩＲ２ m-1 、ＣＩＲ２m は、具体
的には表示部２に対するドライバやＬＣＤ１００の不具
合の検出回路、ＬＣＤ１００に対するペン入力時の座標
情報の検出回路等である。
【００２９】ＬＣＤ１００の外部には、ＬＣＤ１００の
動作制御手段である制御回路１５０が配置され、ＬＣＤ
１００内のインタフェース５と、ｍ本のアドレス線及び
ｎ本のデータ線を介して接続状態にある。上記構成のＬ
ＣＤ１００においては、ＬＣＤ１００と制御回路１５０
とを接続する信号線の数Ｌ１は、Ｌ１＝ｍ＋ｎ本であ
る。一方、図１を用いて説明した従来例のＬＣＤ２００
では、制御回路１５０に接続するための信号線の数Ｌ０
は、Ｌ０＝ｎ×２m 本であった。仮にここで、ｍ＝４、
ｎ＝８であり、ＬＣＤ１００、２００が共に８ビットの
動作回路を２4 ＝１６個有する構成であるとすると、従
来例のＬＣＤ２００と制御回路１５０を接続する信号線
数Ｌ０は８×１６＝１２８本であるのに対し、本発明が
適用されたＬＣＤ１００と制御回路１５０を接続する信
号線数Ｌ１は４＋８＝１２本である。
動作制御手段である制御回路１５０が配置され、ＬＣＤ
１００内のインタフェース５と、ｍ本のアドレス線及び
ｎ本のデータ線を介して接続状態にある。上記構成のＬ
ＣＤ１００においては、ＬＣＤ１００と制御回路１５０
とを接続する信号線の数Ｌ１は、Ｌ１＝ｍ＋ｎ本であ
る。一方、図１を用いて説明した従来例のＬＣＤ２００
では、制御回路１５０に接続するための信号線の数Ｌ０
は、Ｌ０＝ｎ×２m 本であった。仮にここで、ｍ＝４、
ｎ＝８であり、ＬＣＤ１００、２００が共に８ビットの
動作回路を２4 ＝１６個有する構成であるとすると、従
来例のＬＣＤ２００と制御回路１５０を接続する信号線
数Ｌ０は８×１６＝１２８本であるのに対し、本発明が
適用されたＬＣＤ１００と制御回路１５０を接続する信
号線数Ｌ１は４＋８＝１２本である。
【００３０】従って、本発明のＬＣＤ１００は、従来例
のＬＣＤ２００と比較して、制御回路１５０と接続する
ための信号線数が少ない構成である。信号線数が少ない
ために、ＬＣＤ１００及び制御回路１５０の接続端子数
が少なくて済み、結果としてＬＣＤ１００及び制御回路
１５０のサイズと製造コストの低減が実現される。この
信号線数を減少させる効果は、ｎやｍが大きい程著しい
ことは、上述の式Ｌ１＝ｍ＋ｎとＬ０＝ｎ×２m との比
較から明らかである。
のＬＣＤ２００と比較して、制御回路１５０と接続する
ための信号線数が少ない構成である。信号線数が少ない
ために、ＬＣＤ１００及び制御回路１５０の接続端子数
が少なくて済み、結果としてＬＣＤ１００及び制御回路
１５０のサイズと製造コストの低減が実現される。この
信号線数を減少させる効果は、ｎやｍが大きい程著しい
ことは、上述の式Ｌ１＝ｍ＋ｎとＬ０＝ｎ×２m との比
較から明らかである。
【００３１】また、ＬＣＤ１００の動作回路ＣＩＲ１、
ＣＩＲ２、・・・、ＣＩＲ２m-1 、ＣＩＲ２m の動作制
御はアドレスバスとデータバスを使って行うので、パソ
コン（パーソナルコンピュータ）等と整合性が高い。従
って、例えば、パソコンの拡張ポートにＬＣＤ１００を
接続して、当該パソコンにインストールされたソフトウ
ェアで、ＬＣＤ１００の動作制御を行うことも可能であ
る。
ＣＩＲ２、・・・、ＣＩＲ２m-1 、ＣＩＲ２m の動作制
御はアドレスバスとデータバスを使って行うので、パソ
コン（パーソナルコンピュータ）等と整合性が高い。従
って、例えば、パソコンの拡張ポートにＬＣＤ１００を
接続して、当該パソコンにインストールされたソフトウ
ェアで、ＬＣＤ１００の動作制御を行うことも可能であ
る。
【００３２】ここで、メモリ及び動作回路数の個数やビ
ット数ｎは、上記例に示した数に限らない。また、ＬＣ
Ｄ１００内のメモリと動作回路の数は、同数でなくても
よい。以下、本発明が適用されたＬＣＤ１００の具体例
を説明する。図４は、本発明の第一実施例であるＬＣＤ
１００ａの構成図である。
ット数ｎは、上記例に示した数に限らない。また、ＬＣ
Ｄ１００内のメモリと動作回路の数は、同数でなくても
よい。以下、本発明が適用されたＬＣＤ１００の具体例
を説明する。図４は、本発明の第一実施例であるＬＣＤ
１００ａの構成図である。
【００３３】図４に示すように、ＬＣＤ１００ａは、表
示部２の他、ゲートドライバ４０として、シフトレジス
タ４２を有し、データドライバ５０として、シフトレジ
スタ５２及びスイッチ５３ａ、５３ｂ、・・・、５３ｘ
等を有する。また、ＬＣＤ１００ａは、１ビットのメモ
リＭＥＭ１、ＭＥＭ２を有する。表示部２には、Ｙ本の
ゲート線とＸ本のデータ線が配置されている。ゲート線
は、シフトレジスタ４２に接続され、データ線は、スイ
ッチ５３ａ、５３ｂ、・・・、５３ｘを介して表示デー
タが送信される表示データ線に接続されている。このス
イッチ５３ａ、５３ｂ、・・・、５３ｘは、例えば、サ
ンプリング回路で構成される。また、スイッチ５３ａ、
５３ｂ、・・・、５３ｘには、スイッチ５３ａ、５３
ｂ、・・・、５３ｘのオン／オフを制御するシフトレジ
スタ５２が接続されている。
示部２の他、ゲートドライバ４０として、シフトレジス
タ４２を有し、データドライバ５０として、シフトレジ
スタ５２及びスイッチ５３ａ、５３ｂ、・・・、５３ｘ
等を有する。また、ＬＣＤ１００ａは、１ビットのメモ
リＭＥＭ１、ＭＥＭ２を有する。表示部２には、Ｙ本の
ゲート線とＸ本のデータ線が配置されている。ゲート線
は、シフトレジスタ４２に接続され、データ線は、スイ
ッチ５３ａ、５３ｂ、・・・、５３ｘを介して表示デー
タが送信される表示データ線に接続されている。このス
イッチ５３ａ、５３ｂ、・・・、５３ｘは、例えば、サ
ンプリング回路で構成される。また、スイッチ５３ａ、
５３ｂ、・・・、５３ｘには、スイッチ５３ａ、５３
ｂ、・・・、５３ｘのオン／オフを制御するシフトレジ
スタ５２が接続されている。
【００３４】シフトレジスタ５２、４２のシフト方向制
御入力部ＤＩＲ１、ＤＩＲ２には、１ビットのメモリＭ
ＥＭ１、ＭＥＭ２の出力端子Ｑ１、Ｑ２が接続されてい
る。また、メモリＭＥＭ１、ＭＥＭ２のアドレス入力部
Ａ１、Ａ２には、１ビット（１本）のアドレスバスが接
続され、データ入力部Ｄ１、Ｄ２には、１ビット（１
本）のデータバスが接続されている。
御入力部ＤＩＲ１、ＤＩＲ２には、１ビットのメモリＭ
ＥＭ１、ＭＥＭ２の出力端子Ｑ１、Ｑ２が接続されてい
る。また、メモリＭＥＭ１、ＭＥＭ２のアドレス入力部
Ａ１、Ａ２には、１ビット（１本）のアドレスバスが接
続され、データ入力部Ｄ１、Ｄ２には、１ビット（１
本）のデータバスが接続されている。
【００３５】シフトレジスタ４２、５２の動作制御は、
それぞれ外部のタイミング発生部（図示せず）からのタ
イミングクロックにより行われる。図５は、メモリＭＥ
Ｍ１の構成例を示す図である。メモリＭＥＭ１は、アド
レスデコーダ６と記憶回路７とを有する。アドレスデコ
ーダ６は、メモリＭＥＭ１に対して予め割り当てられた
固有のアドレス値がアドレス入力部Ａ１を通して入力さ
れた時に、ハイレベルの信号をデコード結果として出力
する。記憶回路７は、アドレスデコーダ６からイネーブ
ル端子７ｅにハイレベルの信号が入力された時に、デー
タ入力部Ｄ１を通してデータバスの情報を取り込み、記
憶する。データバスの情報が記憶回路７に記憶されるこ
とで情報の書き込みが行われることになる。ここで、記
憶回路７は、アドレスデコーダ６からイネーブル端子７
ｅにハイレベルの信号が入力された時に、データバスに
接続して記憶回路７に記憶している情報をデータバスに
出力するような構成であってもよい。この場合、データ
バスに情報が出力されることで、情報の読み出しが行わ
れることになる。この記憶回路７のイネーブル端子７ｅ
にロウレベルの信号が入力される時は、記憶回路７はデ
ータバスに接続せず、ハイインピーダンス状態を保つ。
それぞれ外部のタイミング発生部（図示せず）からのタ
イミングクロックにより行われる。図５は、メモリＭＥ
Ｍ１の構成例を示す図である。メモリＭＥＭ１は、アド
レスデコーダ６と記憶回路７とを有する。アドレスデコ
ーダ６は、メモリＭＥＭ１に対して予め割り当てられた
固有のアドレス値がアドレス入力部Ａ１を通して入力さ
れた時に、ハイレベルの信号をデコード結果として出力
する。記憶回路７は、アドレスデコーダ６からイネーブ
ル端子７ｅにハイレベルの信号が入力された時に、デー
タ入力部Ｄ１を通してデータバスの情報を取り込み、記
憶する。データバスの情報が記憶回路７に記憶されるこ
とで情報の書き込みが行われることになる。ここで、記
憶回路７は、アドレスデコーダ６からイネーブル端子７
ｅにハイレベルの信号が入力された時に、データバスに
接続して記憶回路７に記憶している情報をデータバスに
出力するような構成であってもよい。この場合、データ
バスに情報が出力されることで、情報の読み出しが行わ
れることになる。この記憶回路７のイネーブル端子７ｅ
にロウレベルの信号が入力される時は、記憶回路７はデ
ータバスに接続せず、ハイインピーダンス状態を保つ。
【００３６】尚、メモリＭＥＭ２の構成はメモリＭＥＭ
１と同様とし、その説明を省略する。ＬＣＤ１００ａ
は、いわゆる点順次駆動を行うタイプである。表示部２
に液晶表示する場合は先ず、アドレスバスに送られるア
ドレス信号が指示するアドレス値に対応するメモリがデ
ータバスから情報を受け取り、当該情報の内容を記憶す
る。そして、シフトレジスタ４２は、メモリＭＥＭ２が
記憶した情報の内容に応じてゲート線を順次走査し、ゲ
ート線のＴＦＴ２１をオンにする。一方、シフトレジス
タ５２は、メモリＭＥＭ１が記憶した情報の内容に応じ
て、対応するスイッチをオンにする。そして、オンにな
ったスイッチに接続されるデータ線に表示データが送ら
れて、当該データ線におけるオン状態のＴＦＴ２１に表
示データが入力する。更に、当該ＴＦＴ２１に接続され
た画素電極に表示データが入力し、画素電極上の液晶が
動作して液晶表示が行われる。
１と同様とし、その説明を省略する。ＬＣＤ１００ａ
は、いわゆる点順次駆動を行うタイプである。表示部２
に液晶表示する場合は先ず、アドレスバスに送られるア
ドレス信号が指示するアドレス値に対応するメモリがデ
ータバスから情報を受け取り、当該情報の内容を記憶す
る。そして、シフトレジスタ４２は、メモリＭＥＭ２が
記憶した情報の内容に応じてゲート線を順次走査し、ゲ
ート線のＴＦＴ２１をオンにする。一方、シフトレジス
タ５２は、メモリＭＥＭ１が記憶した情報の内容に応じ
て、対応するスイッチをオンにする。そして、オンにな
ったスイッチに接続されるデータ線に表示データが送ら
れて、当該データ線におけるオン状態のＴＦＴ２１に表
示データが入力する。更に、当該ＴＦＴ２１に接続され
た画素電極に表示データが入力し、画素電極上の液晶が
動作して液晶表示が行われる。
【００３７】以上のようにＬＣＤ１００ａでは、ゲート
ドライバ及びデータドライバをシフトレジスタ４２、５
２で構成しているので、アドレスバスとデータバスを使
ってシフトレジスタ４２、５２の走査方向を制御するこ
とが可能である。従って、本ＬＣＤ１００ａをコンピュ
ータに接続することにより、コンピュータに組み込んだ
ソフトウェアでＬＣＤ１００ａの走査方向を制御でき
る。具体的には、例えば、ＬＣＤ１００ａの上下・左右
の反転表示の制御が可能になる。
ドライバ及びデータドライバをシフトレジスタ４２、５
２で構成しているので、アドレスバスとデータバスを使
ってシフトレジスタ４２、５２の走査方向を制御するこ
とが可能である。従って、本ＬＣＤ１００ａをコンピュ
ータに接続することにより、コンピュータに組み込んだ
ソフトウェアでＬＣＤ１００ａの走査方向を制御でき
る。具体的には、例えば、ＬＣＤ１００ａの上下・左右
の反転表示の制御が可能になる。
【００３８】尚、メモリＭＥＭ１、ＭＥＭ２等のビット
数は、上述のものに限らない。図６は、本発明の第二実
施例であるＬＣＤ１００ｂの構成図である。図６に示す
ように、ＬＣＤ１００ｂは、表示部２、１ビットのメモ
リＭＥＭ０、ＭＥＭ１、・・・、ＭＥＭ７、アドレスカ
ウンタ４６、５６等を有する。更に、ＬＣＤ１００ｂ
は、ゲートドライバ４０として、デコーダ４５を有し、
データドライバ５０として、デコーダ５５及びスイッチ
５３ａ、５３ｂ、・・・、５３ｘを有する。上記のよう
にＬＣＤ１００ｂは、第一実施例のＬＣＤ１００ａのシ
フトレジスタ４２、５２の代わりにデコーダ４５、５５
を用いた構成になっている。尚、第一実施例のＬＣＤ１
００ａと同様の構成部には同一符号を付し、その説明を
省略する。
数は、上述のものに限らない。図６は、本発明の第二実
施例であるＬＣＤ１００ｂの構成図である。図６に示す
ように、ＬＣＤ１００ｂは、表示部２、１ビットのメモ
リＭＥＭ０、ＭＥＭ１、・・・、ＭＥＭ７、アドレスカ
ウンタ４６、５６等を有する。更に、ＬＣＤ１００ｂ
は、ゲートドライバ４０として、デコーダ４５を有し、
データドライバ５０として、デコーダ５５及びスイッチ
５３ａ、５３ｂ、・・・、５３ｘを有する。上記のよう
にＬＣＤ１００ｂは、第一実施例のＬＣＤ１００ａのシ
フトレジスタ４２、５２の代わりにデコーダ４５、５５
を用いた構成になっている。尚、第一実施例のＬＣＤ１
００ａと同様の構成部には同一符号を付し、その説明を
省略する。
【００３９】各メモリＭＥＭ０、・・・、ＭＥＭ７のア
ドレス入力部には、３ビットのアドレスバスが接続さ
れ、情報入力部には、１ビットのデータバスが接続され
ている。また、メモリＭＥＭ０、・・・、ＭＥＭ３の出
力部は、それぞれアドレスカウンタ５６の入力部Ｕ／
Ｄ、Ｈ０、Ｈ１、Ｈ２に接続され、メモリＭＥＭ４、・
・・、ＭＥＭ７の出力部は、それぞれアドレスカウンタ
４６の入力部Ｕ／Ｄ、Ｈ０、Ｈ１、Ｈ２に接続されてい
る。
ドレス入力部には、３ビットのアドレスバスが接続さ
れ、情報入力部には、１ビットのデータバスが接続され
ている。また、メモリＭＥＭ０、・・・、ＭＥＭ３の出
力部は、それぞれアドレスカウンタ５６の入力部Ｕ／
Ｄ、Ｈ０、Ｈ１、Ｈ２に接続され、メモリＭＥＭ４、・
・・、ＭＥＭ７の出力部は、それぞれアドレスカウンタ
４６の入力部Ｕ／Ｄ、Ｈ０、Ｈ１、Ｈ２に接続されてい
る。
【００４０】アドレスカウンタ４６、５６は、メモリか
らの情報に基づき、それぞれデコーダ４５、５５のアド
レスを発生させる。このアドレスカウンタ４６、５６の
動作制御は、外部のタイミング発生部（図示せず）から
のタイミングクロックにより行われる。そして、デコー
ダ４５、５５は、アドレスカウンタ４６、５６で発生し
たアドレスに基づき動作して、表示部２に液晶表示を行
う。
らの情報に基づき、それぞれデコーダ４５、５５のアド
レスを発生させる。このアドレスカウンタ４６、５６の
動作制御は、外部のタイミング発生部（図示せず）から
のタイミングクロックにより行われる。そして、デコー
ダ４５、５５は、アドレスカウンタ４６、５６で発生し
たアドレスに基づき動作して、表示部２に液晶表示を行
う。
【００４１】図７は、アドレスカウンタ４６の構成例を
示す図である。ここで、アドレスカウンタ５６の構成も
アドレスカウンタ４６と同様とする。上記構成のＬＣＤ
１００ｂは、アドレスバスとデータバスで制御できるだ
けでなく、アドレスカウンタの制御により、走査順序の
制御も可能である。図７に示すアドレスカウンタ４６に
おいて、例えば、メモリＭＥＭ５、ＭＥＭ６、ＭＥＭ７
からアドレスカウンタ４６の入力部Ｈ０、Ｈ１、Ｈ２に
それぞれハイレベル、ロウレベル、ロウレベルの情報が
入力されると、出力の最下位ビットＡ０、／Ａ０は、常
にハイレベルとなる。最下位ビットＡ０、／Ａ０が常に
ハイレベルの場合、ゲートドライバ４０がゲート線の奇
数ライン及び偶数ラインに対して同時に選択パルスを出
力する。従って、ゲート線における奇数ラインと偶数ラ
インの区別が無くなり、２ラインが同時に選択走査され
る。これは、解像度の粗い画像を表示部２全体に表示す
る場合に用いることができる手段である。そして、本Ｌ
ＣＤ１００ｂは、コンピュータからアドレスバスとデー
タバスで制御できるため、解像度の粗い画像を表示させ
るように、表示モードをコンピュータに格納されたソフ
トウェアで切り換え可能なシステムを構築することがで
きる。
示す図である。ここで、アドレスカウンタ５６の構成も
アドレスカウンタ４６と同様とする。上記構成のＬＣＤ
１００ｂは、アドレスバスとデータバスで制御できるだ
けでなく、アドレスカウンタの制御により、走査順序の
制御も可能である。図７に示すアドレスカウンタ４６に
おいて、例えば、メモリＭＥＭ５、ＭＥＭ６、ＭＥＭ７
からアドレスカウンタ４６の入力部Ｈ０、Ｈ１、Ｈ２に
それぞれハイレベル、ロウレベル、ロウレベルの情報が
入力されると、出力の最下位ビットＡ０、／Ａ０は、常
にハイレベルとなる。最下位ビットＡ０、／Ａ０が常に
ハイレベルの場合、ゲートドライバ４０がゲート線の奇
数ライン及び偶数ラインに対して同時に選択パルスを出
力する。従って、ゲート線における奇数ラインと偶数ラ
インの区別が無くなり、２ラインが同時に選択走査され
る。これは、解像度の粗い画像を表示部２全体に表示す
る場合に用いることができる手段である。そして、本Ｌ
ＣＤ１００ｂは、コンピュータからアドレスバスとデー
タバスで制御できるため、解像度の粗い画像を表示させ
るように、表示モードをコンピュータに格納されたソフ
トウェアで切り換え可能なシステムを構築することがで
きる。
【００４２】また、ＬＣＤ１００ｂ内部にメモリを用い
ることで、ＬＣＤ１００ｂと制御回路１５０を接続する
信号線の本数を減少させている。従って、本発明によっ
て、構成のより簡単なＬＣＤ１００ｂ及び制御回路１５
０を提供することができる。尚、アドレスカウンタ４
６、５６の構成は、図７に示したものに限らない。ま
た、メモリ等のビット数も必要に応じたものを用いるも
のとする。
ることで、ＬＣＤ１００ｂと制御回路１５０を接続する
信号線の本数を減少させている。従って、本発明によっ
て、構成のより簡単なＬＣＤ１００ｂ及び制御回路１５
０を提供することができる。尚、アドレスカウンタ４
６、５６の構成は、図７に示したものに限らない。ま
た、メモリ等のビット数も必要に応じたものを用いるも
のとする。
【００４３】図８は、本発明の第三実施例であるＬＣＤ
１００ｃの構成図である。図８に示すように、ＬＣＤ１
００ｃは、表示部２とゲートドライバ４０の他、メモリ
ＭＥＭ９０、読み出し制御回路９５、データ合成回路９
６及びデータドライバ５０として、シフトレジスタ９
１、データレジスタ９２、データラッチ９３、Ｄ／Ａコ
ンバータ９４等を有する。尚、第一実施例のＬＣＤ１０
０ａと同様の構成部には、同一符号を付し、その説明を
省略する。
１００ｃの構成図である。図８に示すように、ＬＣＤ１
００ｃは、表示部２とゲートドライバ４０の他、メモリ
ＭＥＭ９０、読み出し制御回路９５、データ合成回路９
６及びデータドライバ５０として、シフトレジスタ９
１、データレジスタ９２、データラッチ９３、Ｄ／Ａコ
ンバータ９４等を有する。尚、第一実施例のＬＣＤ１０
０ａと同様の構成部には、同一符号を付し、その説明を
省略する。
【００４４】メモリＭＥＭ９０は、８×８ビットのパタ
ーンデータを１２８個まで記憶できる容量を有する。メ
モリＭＥＭ９０のアドレス入力部Ａには、１０ビットの
アドレスバスが接続され、データ入力部には、８ビット
のデータバスが接続されている。メモリＭＥＭ９０は、
データバスを通じて８ビット単位でパターンデータを取
得し、記憶しておく。ここで、パターンとは、所定の文
字列や絵のことであり、例えば、テストパターン、字
幕、「Ｖｏｌｕｍｅ」等のモード表示パターンのことを
指す。
ーンデータを１２８個まで記憶できる容量を有する。メ
モリＭＥＭ９０のアドレス入力部Ａには、１０ビットの
アドレスバスが接続され、データ入力部には、８ビット
のデータバスが接続されている。メモリＭＥＭ９０は、
データバスを通じて８ビット単位でパターンデータを取
得し、記憶しておく。ここで、パターンとは、所定の文
字列や絵のことであり、例えば、テストパターン、字
幕、「Ｖｏｌｕｍｅ」等のモード表示パターンのことを
指す。
【００４５】読み出し制御回路９５は、外部から与えら
れるタイミングでメモリＭＥＭ９０が記憶しているパタ
ーンデータを順次読み出し、当該パターンデータを合成
用パターンデータとしてデータ合成回路９６に与える。
データ合成回路９６は、外部からのデジタルの表示デー
タと前記合成用パターンデータとを例えば、排他的論理
和ＸＯＲに従って合成し、合成済パターンデータとして
データレジスタ９２に与える。
れるタイミングでメモリＭＥＭ９０が記憶しているパタ
ーンデータを順次読み出し、当該パターンデータを合成
用パターンデータとしてデータ合成回路９６に与える。
データ合成回路９６は、外部からのデジタルの表示デー
タと前記合成用パターンデータとを例えば、排他的論理
和ＸＯＲに従って合成し、合成済パターンデータとして
データレジスタ９２に与える。
【００４６】ここで、ＬＣＤ１００ｃは、いわゆる線順
次駆動を行うタイプである。シフトレジスタ９１、デー
タレジスタ９２、データラッチ９３、Ｄ／Ａコンバータ
９４からなる構成部は、デジタルデータドライバとして
機能する。従って、デジタルデータドライバに与えられ
たデジタルの合成済パターンデータは、データレジスタ
からデータラッチ９３に入力してラッチされた後、外部
から与えられるロウパルスＬＰのタイミングでＤ／Ａコ
ンバータ９４に与えられる。そして、デジタルデータド
ライバの最終段のＤ／Ａコンバータ９４でアナログデー
タに変換され、表示部２に入力する。
次駆動を行うタイプである。シフトレジスタ９１、デー
タレジスタ９２、データラッチ９３、Ｄ／Ａコンバータ
９４からなる構成部は、デジタルデータドライバとして
機能する。従って、デジタルデータドライバに与えられ
たデジタルの合成済パターンデータは、データレジスタ
からデータラッチ９３に入力してラッチされた後、外部
から与えられるロウパルスＬＰのタイミングでＤ／Ａコ
ンバータ９４に与えられる。そして、デジタルデータド
ライバの最終段のＤ／Ａコンバータ９４でアナログデー
タに変換され、表示部２に入力する。
【００４７】上記のような構成のＬＣＤ１００ｃは、所
定のパターン表示が可能であると共に、メモリＭＥＭ９
０に記憶させる情報量の多さに比べて、接続本数が１０
＋８＝１８本と少ないので、ＬＣＤの小型化、低コスト
化を実現する。尚、パターン等のビット数やパターン数
は、上述のものに限らない。また、例えば、ボリューム
を変える時は、「Ｖｏｌｕｍｅ」の文字のみを書き込
み、輝度を変える時は、「Ｂｒｉｇｈｔ」の文字のみを
書き込むというように、メモリＭＥＭ９０が必要なパタ
ーンデータ全てを記憶しておかないで、必要に応じてパ
ターンデータを記憶する構成にすれば、メモリＭＥＭ９
０をより小容量（小型）のものにすることができる。
定のパターン表示が可能であると共に、メモリＭＥＭ９
０に記憶させる情報量の多さに比べて、接続本数が１０
＋８＝１８本と少ないので、ＬＣＤの小型化、低コスト
化を実現する。尚、パターン等のビット数やパターン数
は、上述のものに限らない。また、例えば、ボリューム
を変える時は、「Ｖｏｌｕｍｅ」の文字のみを書き込
み、輝度を変える時は、「Ｂｒｉｇｈｔ」の文字のみを
書き込むというように、メモリＭＥＭ９０が必要なパタ
ーンデータ全てを記憶しておかないで、必要に応じてパ
ターンデータを記憶する構成にすれば、メモリＭＥＭ９
０をより小容量（小型）のものにすることができる。
【００４８】図９は、本発明の第四実施例であるＬＣＤ
１００ｄの構成図である。図９に示すように、ＬＣＤ１
００ｄは、表示部２、ゲートドライバ４０、データドラ
イバ５０、欠陥検査回路６０、メモリＭＥＭ７０等を有
する。尚、第一実施例のＬＣＤ１００ａと同様の構成部
には同一符号を付し、その説明を省略する。 欠陥検査
回路６０は、メモリＭＥＭ７０に接続されている。ま
た、メモリＭＥＭ７０のアドレス入力部には、アドレス
バスが接続され、情報入力部には、データバスが接続さ
れている。
１００ｄの構成図である。図９に示すように、ＬＣＤ１
００ｄは、表示部２、ゲートドライバ４０、データドラ
イバ５０、欠陥検査回路６０、メモリＭＥＭ７０等を有
する。尚、第一実施例のＬＣＤ１００ａと同様の構成部
には同一符号を付し、その説明を省略する。 欠陥検査
回路６０は、メモリＭＥＭ７０に接続されている。ま
た、メモリＭＥＭ７０のアドレス入力部には、アドレス
バスが接続され、情報入力部には、データバスが接続さ
れている。
【００４９】欠陥検査回路６０は、表示部２の欠陥の検
査を行う為の回路であり、データ線に接続されているも
のとする。表示部２に欠陥箇所がある場合、その欠陥箇
所の情報がデータ線を通して、欠陥検査回路６０に入力
される。そして、上記欠陥箇所の情報は欠陥検査回路６
０にて処理され、検査結果として出力される。出力され
た検査結果の情報は、メモリＭＥＭ７０の所定のメモリ
部に記憶される。
査を行う為の回路であり、データ線に接続されているも
のとする。表示部２に欠陥箇所がある場合、その欠陥箇
所の情報がデータ線を通して、欠陥検査回路６０に入力
される。そして、上記欠陥箇所の情報は欠陥検査回路６
０にて処理され、検査結果として出力される。出力され
た検査結果の情報は、メモリＭＥＭ７０の所定のメモリ
部に記憶される。
【００５０】そして、表示部２の欠陥の有無、欠陥の場
所等の情報をＬＣＤ１００ｄの外部に出力する時は、ア
ドレス信号で指定されるメモリＭＥＭ７０のメモリ部に
記憶された検査結果がデータバスを通して読み出され
る。ここで、欠陥検査回路６０は、ゲート線に接続され
る構成としても良い。上記構成のＬＣＤ１００ｄによ
り、検査結果を少ない信号線数で容易に読み出すことが
でき、制御回路１５０の複雑化や制御回路１５０との接
続の複雑化を招くことなく、効率的にＬＣＤ１００ｄの
欠陥検査を行うことができる。製造工程時にＴＦＴ基板
に対して欠陥検査を行えば、製造工程での基板検査の効
率化が図られる。
所等の情報をＬＣＤ１００ｄの外部に出力する時は、ア
ドレス信号で指定されるメモリＭＥＭ７０のメモリ部に
記憶された検査結果がデータバスを通して読み出され
る。ここで、欠陥検査回路６０は、ゲート線に接続され
る構成としても良い。上記構成のＬＣＤ１００ｄによ
り、検査結果を少ない信号線数で容易に読み出すことが
でき、制御回路１５０の複雑化や制御回路１５０との接
続の複雑化を招くことなく、効率的にＬＣＤ１００ｄの
欠陥検査を行うことができる。製造工程時にＴＦＴ基板
に対して欠陥検査を行えば、製造工程での基板検査の効
率化が図られる。
【００５１】また、ＬＣＤ１００ｄをアドレスバスとデ
ータバスで制御できるため、ＬＣＤ１００ｄの検査結果
をパソコンのソフトウェアや警告灯のようなハードウェ
アに与える構成とすることにより、ＬＣＤ１００ｄ内部
の回路不良を検知して、警告を出すようなシステムを構
築することも可能である。ＬＣＤが用いられる情報機器
の小型化により、従来のキーボードではなく、ペンによ
って、表示部２上でのアイコン操作や手書き入力で操作
が行えるペン入力タイプのＬＣＤが開発されてきてい
る。本発明は、このようなペン入力タイプのＬＣＤにも
適用することができる。
ータバスで制御できるため、ＬＣＤ１００ｄの検査結果
をパソコンのソフトウェアや警告灯のようなハードウェ
アに与える構成とすることにより、ＬＣＤ１００ｄ内部
の回路不良を検知して、警告を出すようなシステムを構
築することも可能である。ＬＣＤが用いられる情報機器
の小型化により、従来のキーボードではなく、ペンによ
って、表示部２上でのアイコン操作や手書き入力で操作
が行えるペン入力タイプのＬＣＤが開発されてきてい
る。本発明は、このようなペン入力タイプのＬＣＤにも
適用することができる。
【００５２】図１０は、本発明の第五実施例であるペン
入力が可能なＬＣＤ１００ｅの構成図である。図１０に
示すように、ＬＣＤ１００ｅは、表示部２と、Ｘ座標検
出回路８１、Ｙ座標検出回路８２、モード情報メモリ７
１、７２、Ｘ座標メモリ７３、７４、Ｙ座標メモリ７
５、７６等を有する。
入力が可能なＬＣＤ１００ｅの構成図である。図１０に
示すように、ＬＣＤ１００ｅは、表示部２と、Ｘ座標検
出回路８１、Ｙ座標検出回路８２、モード情報メモリ７
１、７２、Ｘ座標メモリ７３、７４、Ｙ座標メモリ７
５、７６等を有する。
【００５３】Ｘ座標検出回路８１、Ｙ座標検出回路８２
は、表示部２に接続される。また、モード情報メモリ７
１、Ｘ座標メモリ７３、７４は、Ｘ座標検出回路８１に
接続され、モード情報メモリ７２、Ｙ座標メモリ７５、
７６は、Ｙ座標検出回路８２に接続される。モード情報
メモリ７１、７２、Ｘ座標メモリ７３、７４、Ｙ座標メ
モリ７５、７６は、それぞれ３ビットのアドレスバスと
５ビットのデータバスに接続されている。
は、表示部２に接続される。また、モード情報メモリ７
１、Ｘ座標メモリ７３、７４は、Ｘ座標検出回路８１に
接続され、モード情報メモリ７２、Ｙ座標メモリ７５、
７６は、Ｙ座標検出回路８２に接続される。モード情報
メモリ７１、７２、Ｘ座標メモリ７３、７４、Ｙ座標メ
モリ７５、７６は、それぞれ３ビットのアドレスバスと
５ビットのデータバスに接続されている。
【００５４】ＬＣＤ１００ｅの表示部２は、タブレット
やセンサ等の座標情報出力手段を備えており、ペンによ
って情報入力がされた際に、ペン入力された座標位置に
応じた座標情報を出力するものとする。表示部２から出
力された座標情報に基づきＸ座標検出回路８１は、ペン
入力位置のＸ座標を検出し、Ｙ座標検出回路８２は、ペ
ン入力位置のＹ座標を検出する。具体的な座標検出の方
法としては例えば、表示パネルにループ配線を置き、ペ
ンから出る交番磁界によって誘起される電流をＸ座標検
出回路８１、Ｙ座標検出回路８２で検出する電磁誘導方
式が用いられる。
やセンサ等の座標情報出力手段を備えており、ペンによ
って情報入力がされた際に、ペン入力された座標位置に
応じた座標情報を出力するものとする。表示部２から出
力された座標情報に基づきＸ座標検出回路８１は、ペン
入力位置のＸ座標を検出し、Ｙ座標検出回路８２は、ペ
ン入力位置のＹ座標を検出する。具体的な座標検出の方
法としては例えば、表示パネルにループ配線を置き、ペ
ンから出る交番磁界によって誘起される電流をＸ座標検
出回路８１、Ｙ座標検出回路８２で検出する電磁誘導方
式が用いられる。
【００５５】検出されたペン入力位置のＸ、Ｙ座標情報
は、それぞれＸ座標メモリ７３、７４、Ｙ座標メモリ７
５、７６によって記憶される。Ｘ座標検出回路８１、Ｙ
座標検出回路８２のビット数は共に１０ビットである。
Ｘ座標メモリ７３、Ｙ座標メモリ７５は、それぞれＸ、
Ｙ座標情報の上位５ビット分を記憶し、Ｘ座標メモリ７
４、Ｙ座標メモリ７６は、それぞれＸ、Ｙ座標情報の下
位５ビット分を記憶する。
は、それぞれＸ座標メモリ７３、７４、Ｙ座標メモリ７
５、７６によって記憶される。Ｘ座標検出回路８１、Ｙ
座標検出回路８２のビット数は共に１０ビットである。
Ｘ座標メモリ７３、Ｙ座標メモリ７５は、それぞれＸ、
Ｙ座標情報の上位５ビット分を記憶し、Ｘ座標メモリ７
４、Ｙ座標メモリ７６は、それぞれＸ、Ｙ座標情報の下
位５ビット分を記憶する。
【００５６】Ｘ座標検出回路８１及びＹ座標検出回路８
２は、モード情報メモリ７１、７２に記憶されるモード
情報に基づき、座標情報読み出しのための動作を行う。
ここで、モード情報とは、座標検出の精度や周期など、
用途に応じてＸ座標検出回路８１及びＹ座標検出回路８
２の動作を切り換えるための情報である。各座標メモリ
に記憶された座標情報は、アドレスバスとデータバスを
用いて、読み出される。
２は、モード情報メモリ７１、７２に記憶されるモード
情報に基づき、座標情報読み出しのための動作を行う。
ここで、モード情報とは、座標検出の精度や周期など、
用途に応じてＸ座標検出回路８１及びＹ座標検出回路８
２の動作を切り換えるための情報である。各座標メモリ
に記憶された座標情報は、アドレスバスとデータバスを
用いて、読み出される。
【００５７】上記のように、簡単な構成で表示部２に入
力されたペン入力の座標情報を読み出すことが可能なＬ
ＣＤ１００ｅを実現することができる。このＬＣＤ１０
０ｅは、アドレスバスとデータバスで制御することがで
きるので、パソコンと接続して、パソコンを用いてペン
入力された座標情報を利用した処理を行うことも容易で
ある。
力されたペン入力の座標情報を読み出すことが可能なＬ
ＣＤ１００ｅを実現することができる。このＬＣＤ１０
０ｅは、アドレスバスとデータバスで制御することがで
きるので、パソコンと接続して、パソコンを用いてペン
入力された座標情報を利用した処理を行うことも容易で
ある。
【００５８】尚、実施例で示したビット数は一例であ
り、使用する座標範囲や動作モード情報の入力ビット数
に応じて変更してもよい。また、Ｘ座標メモリ７３、７
４、Ｙ座標メモリ７５、７６は、上位・下位ビットに分
割したものでなくてもよい。上記実施例で示したメモリ
は、例えば、以下に図１１〜図１４を用いて説明するよ
うな構成のメモリである。
り、使用する座標範囲や動作モード情報の入力ビット数
に応じて変更してもよい。また、Ｘ座標メモリ７３、７
４、Ｙ座標メモリ７５、７６は、上位・下位ビットに分
割したものでなくてもよい。上記実施例で示したメモリ
は、例えば、以下に図１１〜図１４を用いて説明するよ
うな構成のメモリである。
【００５９】図１１は、フリップフロップを用いるメモ
リ１１の構成図である。このメモリ１１は、インバータ
１５ａ、１５ｂ、１５ｃから構成される。メモリ１１に
おいて、入力端子Ｄ１からハイ又はロウレベルのデータ
が入力されると、メモリ内では、ハイ又はロウレベルが
保持される。そして、出力端子Ｑ１からは、入力内容に
応じたデータが出力される。クロックドインバータ１５
ｃは、出力イネーブル付きのインバータと考えればよ
く、通常のインバータと同程度の回路規模で実現でき
る。
リ１１の構成図である。このメモリ１１は、インバータ
１５ａ、１５ｂ、１５ｃから構成される。メモリ１１に
おいて、入力端子Ｄ１からハイ又はロウレベルのデータ
が入力されると、メモリ内では、ハイ又はロウレベルが
保持される。そして、出力端子Ｑ１からは、入力内容に
応じたデータが出力される。クロックドインバータ１５
ｃは、出力イネーブル付きのインバータと考えればよ
く、通常のインバータと同程度の回路規模で実現でき
る。
【００６０】図１２は、サンプルホールド回路１６及び
バッファ１７を用いるメモリ１２の構成図である。バッ
ファ１７は、例えば、ソースフォロワ回路で構成するこ
とができる。サンプリングホールド回路１６は、スイッ
チＳ１とコンデンサＣ１とから構成される。入力端子Ｄ
２からスイッチＳ１を介してサンプリングホールド回路
１６に入力されたデータは、一時コンデンサＣ１に書き
込まれる。そして、コンデンサＣ１に書き込まれたデー
タがバッファ１７に入力すると、出力データが出力端子
Ｑ２から出力される。
バッファ１７を用いるメモリ１２の構成図である。バッ
ファ１７は、例えば、ソースフォロワ回路で構成するこ
とができる。サンプリングホールド回路１６は、スイッ
チＳ１とコンデンサＣ１とから構成される。入力端子Ｄ
２からスイッチＳ１を介してサンプリングホールド回路
１６に入力されたデータは、一時コンデンサＣ１に書き
込まれる。そして、コンデンサＣ１に書き込まれたデー
タがバッファ１７に入力すると、出力データが出力端子
Ｑ２から出力される。
【００６１】図１３は、フローティングゲート素子を用
いるメモリ１３の構成図である。この回路では、予めコ
ンデンサＣ２にハイ又はロウレベルの電圧を書き込んで
おく。フローティングゲート素子のオン／オフは、コン
デンサＣ２に書き込まれた電圧の大きさによって決定さ
れる。そして、入力端子Ｄ３からスイッチＳ２を介して
データが入力してきた時に、ｂｉａｓ２の電圧が出力端
子Ｑ３から出力するか否かでデータが読み出される。
いるメモリ１３の構成図である。この回路では、予めコ
ンデンサＣ２にハイ又はロウレベルの電圧を書き込んで
おく。フローティングゲート素子のオン／オフは、コン
デンサＣ２に書き込まれた電圧の大きさによって決定さ
れる。そして、入力端子Ｄ３からスイッチＳ２を介して
データが入力してきた時に、ｂｉａｓ２の電圧が出力端
子Ｑ３から出力するか否かでデータが読み出される。
【００６２】図１４は、ワイヤードゲートを用いるメモ
リ１４の構成図である。メモリ１４は、書き換える必要
の無い固定データを記憶させる場合に使用されるＲＯＭ
である。メモリ１４では、配線によって所定の電源に接
続された出力端子Ｑ４、又は、グランド接続された出力
端子Ｑ５からハイ又はロウレベルのデータが読み出され
る。
リ１４の構成図である。メモリ１４は、書き換える必要
の無い固定データを記憶させる場合に使用されるＲＯＭ
である。メモリ１４では、配線によって所定の電源に接
続された出力端子Ｑ４、又は、グランド接続された出力
端子Ｑ５からハイ又はロウレベルのデータが読み出され
る。
【００６３】上記のようなメモリは、何れも簡単な構成
であるので、表示部２と動作回路の一体化に適したポリ
シリコンＬＣＤにも容易に適用することができる。以上
説明した上記実施例においては、動作回路４を構成する
ゲートドライバ４０やデータドライバ５０等の一部の動
作回路をＬＣＤに対して外付けした構成にしてもよい。
であるので、表示部２と動作回路の一体化に適したポリ
シリコンＬＣＤにも容易に適用することができる。以上
説明した上記実施例においては、動作回路４を構成する
ゲートドライバ４０やデータドライバ５０等の一部の動
作回路をＬＣＤに対して外付けした構成にしてもよい。
【００６４】尚、上記実施例において、ゲートドライバ
４０、データドライバ５０が請求項に記載の第一の動作
回路に対応し、メモリＭＥＭ０〜７、モード情報メモリ
７１、７２、メモリＭＥＭ９０が請求項に記載の第一の
メモリに対応する。また、制御回路１５０が請求項に記
載の制御手段に対応し、ＴＦＴ２１が請求項に記載のポ
リシリコン薄膜トランジスタに対応する。更に、欠陥検
査回路６０、Ｘ座標検出回路８１、Ｙ座標検出回路８２
が請求項に記載の第二の動作回路に対応し、メモリＭＥ
Ｍ７０、Ｘ座標メモリ７３、７４、Ｙ座標メモリ７５、
７６が請求項に記載の第二のメモリに対応する。
４０、データドライバ５０が請求項に記載の第一の動作
回路に対応し、メモリＭＥＭ０〜７、モード情報メモリ
７１、７２、メモリＭＥＭ９０が請求項に記載の第一の
メモリに対応する。また、制御回路１５０が請求項に記
載の制御手段に対応し、ＴＦＴ２１が請求項に記載のポ
リシリコン薄膜トランジスタに対応する。更に、欠陥検
査回路６０、Ｘ座標検出回路８１、Ｙ座標検出回路８２
が請求項に記載の第二の動作回路に対応し、メモリＭＥ
Ｍ７０、Ｘ座標メモリ７３、７４、Ｙ座標メモリ７５、
７６が請求項に記載の第二のメモリに対応する。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
表示装置と制御回路間の信号線の接続本数や表示装置及
び制御回路の部品数の増加を招くことなく、複雑な情報
を読み書きできる高機能の表示装置を提供することがで
きる。
表示装置と制御回路間の信号線の接続本数や表示装置及
び制御回路の部品数の増加を招くことなく、複雑な情報
を読み書きできる高機能の表示装置を提供することがで
きる。
【図１】従来例のＬＣＤ２００の構成図である。
【図２】３端子素子方式のＡＭ−ＬＣＤ(Active Matrix
LCD) １００の構成例を示す図である。
LCD) １００の構成例を示す図である。
【図３】本発明の原理を説明するための図である。
【図４】本発明の第一実施例であるＬＣＤ１００ａの構
成図である
成図である
【図５】メモリＭＥＭ１の構成例を示す図である。
【図６】第二実施例であるＬＣＤ１００ｂの構成図であ
る。
る。
【図７】アドレスカウンタ４６の構成図である。
【図８】第三実施例であるＬＣＤ１００ｃの構成図であ
る。
る。
【図９】第四実施例であるＬＣＤ１００ｄの構成図であ
る。
る。
【図１０】第五実施例であるＬＣＤ１００ｅの構成図で
ある。
ある。
【図１１】フリップフロップを用いるメモリ１１の構成
図である。
図である。
【図１２】サンプルホールド回路１６及びバッファ１７
を用いるメモリ１２の構成図である。
を用いるメモリ１２の構成図である。
【図１３】フローティングゲート素子を用いるメモリ１
３の構成図である。
３の構成図である。
【図１４】ワイヤードゲートを用いるメモリ１４の構成
図である。
図である。
２ 表示部 ４ 動作回路部 ５ インタフェース ６ アドレスデコーダ ７ 記憶回路 １０ 対向電極基板 ２０ 素子アレイ基板 ２１ ＴＦＴ ２２ 画素電極 ３０ 液晶 ４０ ゲートドライバ ４２ シフトレジスタ ５０ データドライバ ５２ シフトレジスタ ５３ａ、５３ｂ、・・・、５３ｘ スイッチ １００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１
００ｅ、２００ ＬＣＤ １５０ 制御回路
００ｅ、２００ ＬＣＤ １５０ 制御回路
Claims (11)
- 【請求項１】 画像を表示する表示部と、 前記表示部に画像を表示させる動作を行う第一の動作回
路を有する動作回路部と、 表示を制御する情報を記憶する第一のメモリと、 前記第一のメモリと外部の制御手段を接続するインタフ
ェースとを有し、 前記第一のメモリは、前記インタフェースを介して前記
制御手段から与えられる情報を記憶し、前記第一の動作
回路は、前記第一のメモリに記憶された前記情報に基づ
いて動作することを特徴とする表示装置。 - 【請求項２】 請求項１記載の表示装置において、 アドレスバスとデータバスとを有し、 前記制御手段から前記アドレスバスを通して与えられる
アドレス信号で特定される前記第一のメモリが、前記デ
ータバスを通して得る前記情報を記憶し、 前記第一の動作回路は、ゲートドライバ及びデータドラ
イバを有し、 前記ゲートドライバ及びデータドライバのうち少なくと
も一方は、前記第一のメモリに記憶された前記情報に基
づき動作することを特徴とする表示装置。 - 【請求項３】 請求項１記載の表示装置において、 前記第一の動作回路は、ゲートドライバ及びデータドラ
イバを有し、 該ゲートドライバ及びデータドライバのうち少なくとも
一方は、シフトレジスタを有し、 前記シフトレジスタが前記第一のメモリに記憶された前
記情報に基づいて動作することで、画像表示時の走査方
向の制御を行うことを特徴とする表示装置。 - 【請求項４】 請求項１記載の表示装置において、 前記第一の動作回路は、ゲートドライバ及びデータドラ
イバを有し、 該ゲートドライバ及びデータドライバのうち少なくとも
一方は、デコーダを有し、 前記デコーダが前記第一のメモリに記憶された前記情報
に基づいて動作することで、画像表示時の走査方向及び
走査順序の制御を行うことを特徴とする表示装置。 - 【請求項５】 請求項４記載の表示装置において、 更に、前記デコーダを有する前記ゲートドライバ及びデ
ータドライバのうち少なくとも一方は、アドレスカウン
タを有し、 前記アドレスカウンタが前記第一のメモリに記憶された
前記情報に基づいて動作することで、前記デコーダのア
ドレスを制御し、 アドレス制御される前記デコーダが動作することで、画
像表示時の走査方向及び走査順序の制御を行うことを特
徴とする表示装置。 - 【請求項６】 請求項２記載の表示装置において、 前記第一のメモリは、所定のパターンデータを記憶し、 前記所定のパターンデータが入力する前記データドライ
バの動作により、前記表示部に所定のパターン画像を表
示することを特徴とする表示装置。 - 【請求項７】 請求項６記載の表示装置において、 前記第一の動作回路は、更にデータ合成回路を有し、 前記データ合成回路は、前記第一のメモリが記憶する前
記所定のパターンデータと外部から与えられる表示デー
タを合成して合成パターンデータを生成し、 前記合成パターンデータが入力する前記データドライバ
の動作により、前記表示部に所定の合成パターン画像を
表示することを特徴とする表示装置。 - 【請求項８】 請求項１〜７何れか１項記載の記載の表
示装置において、 前記動作回路部は、更に表示部に関する情報を記憶する
第二のメモリと、 前記第一のメモリに記憶された前記情報に基づいて動作
して、前記表示部から表示部に関する情報を取得する第
二の動作回路を有し、 前記第二のメモリは、前記第二の動作回路から前記表示
部に関する情報を受け取り、当該表示部に関する情報を
前記制御手段が読み出し可能な状態で記憶しておくこと
を特徴とする表示装置。 - 【請求項９】 請求項８記載の表示装置において、 前記第二の動作回路は、前記表示部の欠陥について検査
して、表示部の欠陥情報を取得する欠陥検査回路である
ことを特徴とする表示装置。 - 【請求項１０】請求項８記載の表示装置において、 前記第二の動作回路は、外部から前記表示部に直接情報
が与えられた時に、前記表示部上における当該情報が与
えられた位置の座標情報を検出する、座標検出回路であ
ることを特徴とする表示装置。 - 【請求項１１】請求項２〜１０何れか１項記載の表示装
置において、 前記表示部は、スイッチング素子として、複数のポリシ
リコン薄膜トランジスタを有し、前記ゲートドライバと
前記データドライバによって特定される前記ポリシリコ
ン薄膜トランジスタを介して前記表示部に表示データを
与えることで、画像表示を行うことを特徴とする表示装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10141499A JPH11338427A (ja) | 1998-05-22 | 1998-05-22 | 表示装置 |
| US09/314,750 US7242382B2 (en) | 1998-05-22 | 1999-05-19 | Display device having reduced number of signal lines |
| KR1019990018198A KR100336301B1 (ko) | 1998-05-22 | 1999-05-20 | 표시 장치 |
| TW088108407A TW454163B (en) | 1998-05-22 | 1999-05-21 | Display device having reduced number of signal lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10141499A JPH11338427A (ja) | 1998-05-22 | 1998-05-22 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11338427A true JPH11338427A (ja) | 1999-12-10 |
Family
ID=15293375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10141499A Pending JPH11338427A (ja) | 1998-05-22 | 1998-05-22 | 表示装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPH11338427A (ja) |
| KR (1) | KR100336301B1 (ja) |
| TW (1) | TW454163B (ja) |
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| JP2019003226A (ja) * | 2018-10-10 | 2019-01-10 | ラピスセミコンダクタ株式会社 | 表示パネルドライバ |
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