JP2004191574A - 電気光学パネル、走査線駆動回路、データ線駆動回路、電子機器及び電気光学パネルの駆動方法 - Google Patents

Abstract

【課題】メモリをサブ画素間で共用する。
【解決手段】メイン画素Ｐは、４個のサブ画素Ｐｓと、メモリＭａ、Ｍｂと、ＴＦＴ５０、６０及び６１を備える。第１モードでは、ＴＦＴ５０がオンする期間にサブ画素ＰｓのＴＦＴ５１、５４が順次オンして、信号Ｓｍ、Ｓｍ＋１が書き込まれる。一方、第２モードの書込期間にあっては、ＴＦＴ５０及び６０がオンして信号Ｓｍ、Ｓｍ＋１がメモリＭａ、Ｍｂに書き込まれる。読出期間にはＴＦＴ６０及び６１が交互にオンしてメモリＭａ、Ｍｂの記憶内容がサブ画素Ｐｓに書き込まれる。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、画素にメモリ機能を備えた電気光学パネル等に関する。
【０００２】
【従来の技術】
アクティブマトリクス方式の液晶パネルは、主に、マトリクス状に配列した画素電極の各々にスイッチング素子が設けられた素子基板と、カラ−フィルタなどが形成された対向基板と、これら両基板との間に充填された液晶とを備える。このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極（共通電極）の間の液晶層に所定の電荷が蓄積される。
【０００３】
このような液晶パネルにおいて、液晶の光透過率は印加電圧に応じて変化する。液晶容量に書き込む電圧を変化させることによって、階調を表示させる電圧諧調法は周知である。一方、１つ画素を複数のサブ画素に分割し、これらのサブ画素をオンオフ表示させることで階調表示を実現する面積階調法が知られている（例えば、特許文献１）。
【０００４】
さらに、１個のサブ画素に１個のメモリを設け記憶されたデータに従って面積階調法による階調表示を行うモードと、電圧階調法によって階調表示を行うモードとを備える液晶装置も知られている（例えば、特許文献２）。
【０００５】
【特許文献１】
特開２００１−２８１６２８号公報（図２及び図３）
【０００６】
【特許文献２】
特開２００２−２２９５７号公報（請求項１及び図４）
【０００７】
【発明が解決しようとする課題】
ところで、電気光学パネルの明るさは開口率によって左右され、開口率を向上させるにはメモリの占有面積が小さいことが必要とされる。しかしながら、従来の電気光学パネルにあっては、１個のサブ画素に１個のメモリが配置されていたため、表示画像が暗くなるといった問題があった。
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、メモリの占有面積を減少させた電気光学パネルを提供すること等を解決課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る電気光学パネルの駆動方法は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線の交差に対応して設けられたサブ画素と、複数の前記サブ画素を有するメイン画素とを備え、前記メイン画素は、Ｍ（Ｍは自然数）ビットの画像データを記憶する１個以上のメモリを備え、前記メモリ１個当たりに対応付けられる前記サブ画素の数が１を超える電気光学パネルの駆動する方法であって、第１モードでは、Ｎ（Ｎ≧Ｍ、Ｎは自然数、）ビットの画像データに基づいて前記各サブ画素にＮビットの階調を表示させ、第２モードでは、前記各メモリにＭビットの画像データを記憶するとともに、前記各メモリと対応付けられた前記サブ画素にＭビットの階調を表示させることを特徴とする。
【００１０】
この発明によれば、第１モードでは高精細な画像を表示することができ、第２モードでは、第１モードと比較して解像度や階調数が低い画像を表示することができる。第２モードはメモリ機能を用いた表示となるから、静止画を表示する場合には、メモリの記憶内容を書き換える必要がなくなる。従って、走査線やデータ線を順次選択して駆動する必要がなくなるので、消費電力を大幅に削減することが可能となる。
【００１１】
ここで、前記第１モードでは、Ｎビットの画像データに基づいて生成された信号を前記各サブ画素に書き込み、前記第２モードでは、前記メモリにＭビットの画像データを記憶し、前記メモリから読み出した画像データに基づいて、当該メモリに接続される前記サブ画素に共通してＭビットの階調を表示させることが好ましい。この場合には、第２モードにおいて、あるメモリに接続されるサブ画素はＭビットの階調を表示することになるが、メイン画素は複数のメモリを備えることが可能であるから、面積階調法による階調表示が可能となる。
【００１２】
さらに、前記Ｍビットは１ビットであり、前記第２モードにおいて前記各サブ画素の階調を２値的に表示することが好ましい。この発明によれば、メモリの構造を簡易なものにすると共に簡単な制御で第２モードの画像表示を行うことが可能となる。
【００１３】
くわえて、前記メモリは、データとこれを反転した反転データを選択的に出力することが可能であり、前記メモリから前記データと前記反転データとを所定周期で読み出して、前記サブ画素に供給することが望ましい。電気光学物質として液晶を用いる場合には、焼付現象を防止する観点より、液晶を交流駆動する必要がある。この発明によれば、第２モードにおいて、メモリから読出す電圧を基準レベルを中心に反転させることが可能となるから、液晶を交流駆動することができる。
【００１４】
次に、本発明に係る電気光学パネルは、複数の走査線と、複数のデータ線と、前記走査線と前記データ線の交差に対応して設けられたサブ画素と、複数の前記サブ画素を有するメイン画素とを備え、前記メイン画素は、Ｍ（Ｍは自然数）ビットの画像データを記憶する１個以上のメモリを備え、前記メモリ１個当たりに対応付けられる前記サブ画素の数が１を超えることを特徴とする。この発明によれば、メモリ１個当たりに対応付けられる前記サブ画素の数が１を超えるから、表示領域に占めるメモリの面積を削減することができる。メモリ領域は光の透過に寄与しないため、占有面積を削減することによって、開口率を向上させることができる。この結果、明るくてしかも消費電力の少ない電気光学パネルを提供できる。なお、メモリ１個当たりに対応付けられるサブ画素の数が１を超えるとは、あるメモリが１個のサブ画素に対応付けられており、他のメモリが２個のサブ画素に対応付けられおり、全体としてみれば、１以上のメモリに対応付けられている場合を含む。
【００１５】
ここで、前記メイン画素は、前記データ線と一方の入出力端子とが接続され、他方の入出力端子が配線と接続される第１スイッチング素子とを備え、前記配線は前記メモリに対応する１個以上の前記サブ画素を接続することが好ましい。この第１スイッチング素子は、データ線毎に設けられてもよく、１つのメイン画素に２個以上の第１スイッチング素子が含まれる場合もありえる。
【００１６】
また、前記メイン画素は、前記メモリと前記配線との間に設けられたスイッチング手段を備えることが好ましい。このスイッチング手段によって、メモリがサブ画素と分離・接続される。
【００１７】
より具体的には、前記スイッチング手段は第２スイッチング素子と第３スイッチング素子とを備え、前記メモリは、前記第２スイッチング素子と一方の端子とが接続される容量と、前記容量の一方の端子と入力端子とが接続される第１反転回路と、前記第３スイッチング素子及び前記第１反転回路の出力端子に入力端子が接続される第２反転回路と、前記第２反転回路の出力端子と前記容量の一方の端子との間に設けられた第４スイッチング素子とを備えることが好ましい。
【００１８】
また、メイン画素を前記複数の前記サブ画素の一部で構成してもよい。すなわち、表示領域の中に、第１モード及び第２モードが適用される部分（メイン画素部）と、第１モードのみが適用される部分混在してもよい。携帯電話等では、通話を待ち受ける画面を表示するが、そのような画面は、上部又は下部にアイコン等を表示する部分がある。そこで、そのような部分にメイン画素を配置することによって、低消費電力を実現できる。
【００１９】
次に、本発明に係る走査線駆動回路は、上述した電気光学パネルを駆動するものであって、第１モードでは、前記メイン画素の前記第１スイッチング素子を走査線を介して順次オン状態にし、当該オン期間において、当該メイン画素に含まれる前記サブ画素を前記走査線に沿って順次選択し、第２モードの書込期間において、前記第１スイッチング素子を前記走査線を介して順次オン状態にし、当該オン期間において前記第２スイッチング素子をオン状態、前記第３スイッチング素子をオフ状態、前記第４スイッチング素子をオフ状態とするように前記走査線を介して制御し、第２モードの読出期間において、前記第１スイッチング素子をオフ状態、前記第４スイッチング素子をオン状態、前記第２スイッチング素子及び前記第３スイッチング素子を所定周期で排他的にオン・オフさせるように前記走査線を介して制御することを特徴とする。
【００２０】
この発明によれば、第１モードにおいては各サブ画素を順次選択することができ、第２モードの書込期間ではメモリにデータを書き込み、第２モードの読出期間では、メモリからデータと反転データを交互に読み出して各サブ画素に供給することが可能となる。
【００２１】
次に、本発明に係るデータ線駆動回路は、上述した電気光学パネルに用いられ、クロック信号に従って開始パルスをシフトして排他的に順次アクティブとなるサンプリングパルスを生成する手段を備え、第１モードでは、前記サンプリングパルスに基づいて、前記Ｎビットの画像データをアナログ信号に変換して得た画像信号を各々サンプリングして前記データ線に順次供給する一方、前記第２モードの書込期間では、前記Ｍビットの画像データを前記サンプリングパルスに基づいて、各々サンプリングして前記データ線に順次供給し、第２モードの読出期間にあっては動作を停止する。このデータ線駆動回路によれば、高精細な表示が要求される場合にはＮビットの階調を表示可能な画像信号をデータ線に供給する一方、低精細な表示で足りる場合には、書込期間のみ動作して読出期間は動作を停止するから、消費電力を大幅に削減することができる。
【００２２】
次に、本発明に係る電子機器は、上述した電気光学パネルを備える。例えば、液晶装置、ビデオカメラに用いられるビュ−ファインダ、携帯電話機、ノ−ト型コンピュ−タ、ビデオプロジェクタ等が該当する。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
＜１．第１実施形態＞
＜１−１：液晶装置の全体構成＞
まず、本発明の実施形態に係る電気光学装置について説明する。この電気光学装置は、電気光学物質として液晶を用いて、その電気光学的な変化により所定の表示を行う透過型の液晶装置である。この液晶装置では、メイン画素Ｐが４つのサブ画素Ｐｓから構成される。そして、第１モードでは、各サブ画素Ｐｓに階調に応じた電圧を書き込んで画像を表示する一方、第２モードでは、各サブ画素Ｐｓを２値で駆動して面積階調法による画像表示を行う。
【００２４】
図１は実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネルＡＡ、及びタイミング発生回路３００を備える。液晶パネルＡＡは、その素子基板上に画素領域Ａ、走査線駆動回路１００Ａおよびデータ線駆動回路２００を備える。
【００２５】
この液晶装置に供給される入力画像データＤは、例えば、３ビットパラレルの形式である。タイミング発生回路３００は、入力画像データＤに同期してＹクロック信号ＣＫＹ、反転Ｙクロック信号ＣＫＹＢ、Ｘクロック信号ＣＫＸ、反転Ｘクロック信号ＣＫＸＢ、Ｙ転送開始パルスＳＰＹおよびＸ転送開始パルスＳＰＸを生成して、走査線駆動回路１００Ａおよびデータ線駆動回路２００に供給する。
【００２６】
ここで、Ｙクロック信号ＣＫＹは、走査線２を選択する期間を特定し、反転Ｙクロック信号ＣＫＹＢはＹクロック信号ＣＫＹの論理レベルを反転したものである。Ｘクロック信号ＣＫＸは、データ線３を選択する期間を特定し、反転Ｘクロック信号ＣＫＸＢはＸクロック信号ＣＫＸの論理レベルを反転したものである。
【００２７】
次に、画素領域Ａには、図１に示されるように、６本で一組の走査線２がＪ組Ｘ方向に沿って平行に配列して形成される一方、Ｋ（Ｋは２以上の自然数）本のデータ線３が、Ｙ方向に沿って平行に配列して形成されている。そして、走査線２とデータ線３との交差付近においては、サブ画素Ｐｓが形成されている。以下の説明では、サブ画素Ｐｓを特定するため、走査線の組番号をＹ（走査線を図１に示すように２−ＹＶで表すときの「Ｙ」）、データ線の番号をＸ（データ線を図１に示すように３−Ｘで表すときの「Ｘ」）としたとき、走査線２−Ｙ２に対応するサブ画素をＰｓ（Ｘ，Ｙ１）で表すものとし、走査線２−Ｙ３に対応するサブ画素をＰｓ（Ｘ，Ｙ２）で表すものとする。
【００２８】
＜１−２：画素構成＞
図２は、走査線２−ｎ１〜２−ｎ６とデータ線３−ｍ及び３−ｍ＋１との交差に対応して形成されるメイン画素Ｐの詳細な構成を示す回路図である。この図に示すようにメイン画素Ｐは、４個のサブ画素Ｐｓ（ｍ、ｎ１）、Ｐｓ（ｍ、ｎ２）、Ｐｓ（ｍ＋１、ｎ１）及びＰｓ（ｍ＋１、ｎ２）、ＴＦＴ５０、ＴＦＴ６０、ＴＦＴ６１、及びメモリＭａ，Ｍｂを備える。
【００２９】
サブ画素Ｐｓ（ｍ、ｎ１）は、ＴＦＴ５１、蓄積容量５２、及び液晶容量５３を有する。液晶容量５３は、画素電極、対向電極、及びそれらの間に充填される液晶により構成される。他のサブ画素Ｐｓもサブ画素Ｐｓ（ｍ、ｎ１）と同様に構成されている。
【００３０】
左上端のＴＦＴ５０は、ゲ−トが走査線２−ｎ１に接続され、ソ−スがデータ線３−ｍに接続され、さらにドレインがサブ画素Ｐｓ（ｍ、ｎ１）及びＰｓ（ｍ、ｎ２）に接続される。ＴＦＴ５０は、第１モードにおける画像信号の書込期間及び第２モードにおける画像データの書込期間においてオン状態となり、表示期間においてオフ状態となる。ＴＦＴ５０は、走査線２−ｎ１によって供給される走査信号Ｇｎによって制御される。
【００３１】
ＴＦＴ６０及び６１は、メモリＭａとサブ画素Ｐｓ（ｍ、ｎ１）及びＰｓ（ｍ、ｎ２）を接続するか否かを制御するために用いられる。ＴＦＴ６０のゲ−トは走査線２−ｎ４に接続され、そのソ−スはＴＦＴ５０のドレインと接続され、さらに、そのドレインはメモリＭａと接続される。ＴＦＴ６１のゲ−トは走査線２−ｎ５に接続され、そのソ−スはＴＦＴ５０のドレインと接続され、さらに、そのドレインはメモリＭａと接続される。ＴＦＴ６０のオン・オフは、信号Ｇｍｏｎ１によって制御され、ＴＦＴ６１のオン・オフは、信号Ｇｍｏｎ２によって制御される。
【００３２】
メモリＭａは、容量６２、インバ−タ６３及び６４、並びにＴＦＴ６５を備える。ＴＦＴ６５がオンしていれば、インバ−タ６３及び６４によってラッチ回路が形成される。従って、容量６２の電圧が保持されることになる。一方、ＴＦＴ６５がオフしていれば、ル−プが形成されていないので、容量６２に電圧を書き込むことが可能となる。従って、容量６２に電圧を書き込んだ後に、ＴＦＴ６５をオンさせれば、容量６２に書き込んだ電圧を保持できる。すなわち、メモリＭａは１ビットメモリとして機能する。ＴＦＴ６５のオン・オフは走査線２−ｎ６を介して供給される信号Ｇｍｒｗｎによって制御される。信号Ｇｍｒｗｎは、ローレベルでデータの書き込みを指示し、ハイレベルでデータの読み出し（保持）を指示する。
【００３３】
この例では、第２モードにおいて、メモリＭａ及びＭｂに各々１ビットのデータを記憶し、メモリＭａの記憶内容に従って、サブ画素Ｐｓ（ｍ、ｎ１）及びサブ画素Ｐｓ（ｍ、ｎ２）の階調を制御するとともに、メモリＭｂの記憶内容に従って、サブ画素Ｐｓ（ｍ＋１、ｎ１）及びサブ画素Ｐｓ（ｍ＋１、ｎ２）の階調を制御する。これによって、メイン画素Ｐはオンとなるサブ画素Ｐｓの数に応じた諧調を表示することが可能となる。具体的には、メモリＭａに記憶されるデータをＤａ、メモリＭｂに記憶されるデータをＤｂとし、前記データが１のとき黒を、０のとき白を表示するものとすると、Ｄａ＝Ｄｂ＝１で４つのサブ画素Ｐｓが黒、Ｄａ＝１，Ｄｂ＝０又はＤａ＝０，Ｄｂ＝１で２つのサブ画素Ｐｓが黒、残り２つのサブ画素が白、Ｄａ＝Ｄｂ＝０で４つのサブ画素Ｐｓが白となり、３階調の表示が可能となる。
【００３４】
図２に示す例では、メモリＭａ，Ｍｂに１ビットのデータを記憶したが、図３（Ａ）に示すようにメモリにＭビットのデータを記憶するようにしてもよい。ここで、入力画像データＤのビット数をＮとすれば、Ｎ≧Ｍ（Ｎ、Ｍは自然数）となる。すなわち、第１モードにおいては、各サブ画素ＰｓにＮビット表示し（２^Ｎ階調を表示）、第２モードにおいては１個のメモリと接続されたサブ画素（この例では２個）にＭビット表示する。図３（Ａ）におけるメイン画素Ｐは４個のサブ画素Ｐｓを含むものであったが、図３（Ｂ）に示すように２個のサブ画素Ｐｓを含むメイン画素Ｐを想定してもよい。
【００３５】
第２モードにおける表示は、第１モードに比較して解像度及び表示諧調が劣化するが、メモリＭａ、Ｍｂに階調を記憶しているから、各サブ画素Ｐｓを走査して画像信号を書き込む必要がない。従って、走査線駆動回路１００Ａ及びデータ線駆動回路２００をクロック信号に同期して動作させる必要がなくなるから、消費電力を大幅に削減することが可能となる。特に、携帯電話機やＰＤＡ等の携帯用の電子機器では、複数のアイコンを備えたメニュー画面を表示している期間がある。このようなメニュー画面を表示するために必要な解像度や表示諧調は、動画像を表示する場合と比較して低い性能で足りる。従って、メニュー画面等を第２モードで表示させることにより、利用者から見た画像品質を損なうことなく、バッテリーで動作する時間を長時間化することが可能となる。
【００３６】
＜１−３：走査線駆動回路の構成＞
図４は走査線駆動回路１００Ａの構成を示すブロック図であり、図５は走査線駆動回路１００Ａの単位シフト回路Ｕａ２ｎ−１〜Ｕａ２ｎ＋１及び論理ユニットＵｂｎの構成を示す回路図である。これらの図に示すように走査線駆動回路１００Ａは、シフトレジスタ１１０、論理回路群１２０、及びインバ−タ１３０を備える。
【００３７】
シフトレジスタ１１０は２Ｊ＋１個の単位シフト回路Ｕａ１〜Ｕａ２Ｊ＋１を備え、Ｙクロック信号ＣＫＹ及び反転Ｙクロック信号ＣＫＹＢに同期して、Ｙ転送開始パルスＳＰＹを順次シフトして、シフト信号を各々出力する。単位シフト回路Ｕａ１〜Ｕａ２Ｊ＋１は、クロックドインバ−タ１１１及び１１２、並びにインバ−タ１１３を備える。単位シフト回路Ｕａ２ｎ−１において、クロックドインバ−タ１１１はＹクロック信号ＣＫＹがハイレベルでアクティブとなり、クロックドインバ−タ１１２は反転クロック信号ＣＫＹＢがハイレベルでアクティブとなる。Ｙクロック信号ＣＫＹがハイレベルの期間にあっては、Ｙ転送開始パルスＳＰＹが、クロックドインバ−タ１１１及びインバ−タ１１３を介してシフト信号として出力される。一方、反転クロック信号ＣＫＹＢがハイレベルの期間には、クロックドインバ−タ１１２及びインバ−タ１１３によってラッチ回路が形成される。従って、当該期間はシフト信号の論理レベルが保持される。この結果、単位シフト回路から出力されるシフト信号は、隣り合う信号同士のアクティブ期間がＹクロック信号ＣＫＹの半周期だけ重なったものとなる。
【００３８】
論理回路群１２０はＪ個の論理ユニットＵｂ１〜ＵｂＪを備える。各論理ユニットＵｂ１〜ＵｂＪは、３個の単位シフトレジスタＵａに対応している。ｎ番目の論理ユニットＵｂｎは、２ｎ−１番目の単位シフトレジスタＵａ２ｎ−１、２ｎ番目の単位シフトレジスタＵａ２ｎ、及び２ｎ＋１番目の単位シフトレジスタＵａ２ｎ＋１に対応する。各論理ユニットＵｂ１〜ＵｂＪは、ナンド回路１２１〜１２５を各々備える。
【００３９】
＜１−４：データ線駆動回路の構成＞
図６はデータ線駆動回路２００の構成を示す回路図である。この図に示すように、データ線駆動回路２００は、シフトレジスタ２１０、選択回路群２２０、ＤＡコンバ−タ２３０、デジタルバッファ２４０、スイッチ２３１、２３２、２４１、２４２、及び信号線２５０を備える。
【００４０】
シフトレジスタ２１０は、Ｋ＋１個の単位シフト回路Ｕｃ１〜ＵｃＫ＋１を備え、Ｘクロック信号ＣＫＸ及び反転Ｘクロック信号ＣＫＸＢに同期して、Ｘ転送開始パルスＳＰＸを順次シフトして、シフト信号Ｇｃ１〜ＧｃＫ＋１を各々出力する。単位シフト回路Ｕｃ１〜ＵｃＫ＋１は、クロックドインバ−タ２１１及び２１２、並びにインバ−タ２１３を備える。この構成は、データ線駆動回路１００のシフトレジスタ１１０と同様であるので、説明を省略する。
【００４１】
選択回路群２２０は、Ｋ個の選択ユニットＵｄ１〜ＵｄＫを備える。各選択ユニットＵｄ１〜ＵｄＫは、ナンド回路２２１、インバ−タ２２２及びサンプリングスイッチ２２３を備える。ナンド回路２２１には、Ｘクロック信号ＣＫＸの半周期だけアクティブ期間が重なった信号が、各単位シフト回路Ｕｃ１〜ＵｃＫ＋１から供給される。従って、サンプリング信号ＳＰ１〜ＳＰＫは、アクティブ期間がＸクロック信号ＣＫＸの半周期であり、且つ、排他的にアクティブとなる。
【００４２】
信号Ｇｍｅｍは、第２モードの書込期間においてハイレベルになる一方、第１モード及び第２モードの読出期間においてローレベルになる。スイッチ２４１及び２４２は、信号Ｇｍｅｍがハイレベルの期間においてオン状態となる一方、ローレベルの期間においてオフ状態となる。また、スイッチ２３１及び２３２は、スイッチ２４１及び２４２と排他的にオン・オフが切り替わるように構成される。
【００４３】
従って、信号Ｇｍｅｍが第２モードの書込期間を指示するときは、図に示すようにスイッチ２４１及び２４２がオン状態となり、デジタルバッファ２４０を介して画像データＤが信号線２５０に供給される。一方、信号Ｇｍｅｍが第１モードを指示する場合には、ＤＡコンバ−タ２３０を介して、画像信号が信号線２５０に供給される。
【００４４】
＜１−５：液晶装置の動作＞
＜１−５−１：第１モード＞
液晶装置の動作状態には、画像信号による表示を行う第１モードと画像データによる表示を行う第２モードとがある。図７に、第１モードにおける各種信号のタイミングチャートを示す。第１モードにおいては、メモリＭａ及びＭｂを使用しない。このため、信号Ｇｍｏｎ１及びＧｍｏｎ２はローレベルとなり、図２に示すサブ画素ＰｓとメモリＭａ及びＭｂは分離される。
【００４５】
信号Ｃ１は、単位シフト回路Ｕ２ｎによってＹクロック信号ＣＫＹの半周期だけ遅延され信号Ｃ２として出力される。ナンド回路１２１は、信号Ｃ１と信号Ｃ２を反転した信号Ｃ２Ｂとの論理積を反転して出力する。このため、信号Ｃ４は、信号Ｃ１がアクティブとなる期間Ｔ１の前半期間Ｔ２でローレベルとなる。また、ナンド回路１２２は、信号Ｃ２と信号Ｃ３Ｂとの論理積を反転して出力する。従って、信号Ｃ５は、期間Ｔ１の後半期間Ｔ３でローレベルとなる。
【００４６】
一方、ナンド回路１２３及び１２４は、信号Ｇｍｅｎｂがローレベルであるとき、信号Ｃ４及びＣ５を反転して出力する。信号Ｇｍｅｎｂは第１モードにおいてハイレベルとなるから、ナンド回路１２３及び１２４から出力される信号Ｇｎ−１及び信号Ｇｎ−２は、期間Ｔ２及び期間Ｔ３において、各々ハイレベル（アクティブ）となる。また、信号Ｇｍｅｍは第１モードにおいてローレベルになっているので、ナンド回路１２５から出力される信号Ｇｍｒｗｎはハイレベルとなる。
【００４７】
図８は図７に示す期間Ｔ３における画像信号の経路を示す概念図である。期間Ｔ３にあっては、走査信号Ｇｎ及びＧｎ−２がアクティブとなるため、図８に示すように、ＴＦＴ５０及びＴＦＴ５４がオン状態となる。従って、サンプリング信号Ｓｍがサブ画素Ｐｓ（ｍ、ｎ２）に書き込まれ、サンプリング信号Ｓｍ＋１がサブ画素Ｐｓ（ｍ＋１、ｎ２）に書き込まれることになる。
【００４８】
第１モードにおいては、図６に示すスイッチ２３１及び２３２がオン状態となるので、サンプリング信号Ｓｍ及びＳｍ＋１は階調を示すアナログ信号となる。従って、蓄積容量及び液晶容量には、階調に応じた電圧が印加されることになる。そして、期間Ｔ３が終了すると、ＴＦＴ５０及びＴＦＴ５４がオフ状態となり、蓄積容量５２及び液晶容量５３に印加された電圧が保持されることになる。これにより、画像表示が可能となる。
【００４９】
＜１−５−２：第２モード＞
次に、第２モードにおける液晶装置の動作を、メモリＭａ及びＭｂへのデータを書き込む書込期間とそれらからデータを読み出す読出期間とに分けて説明する。図９は第２モードの書込期間における液晶装置の動作を示すタイミングチャートである。
【００５０】
書込期間においては、信号Ｇｍｅｍｂがローレベルとなるから、ナンド回路１２３及び１２４の出力信号である信号Ｇｎ−１及びＧｎ−２は常にハイレベルとなる。また、ナンド回路１２５には信号Ｇｍｅｍが供給されるが、書込期間において信号Ｇｍｅｍはハイレベルとなるから、信号Ｇｍｒｗｎは信号Ｃ１と信号Ｃ２の論理積を反転したものとなる。従って、信号Ｇｍｒｗｎは、期間Ｔ３においてローレベルとなる。
【００５１】
図１０は図９に示す期間Ｔ３における画像信号の経路を示す概念図である。期間Ｔ３にあっては、走査信号Ｇｎ、Ｇｎ−１及びＧｎ−２がアクティブとなる他、信号Ｇｍｏｎ１がアクティブとなるため、図１０に示すように、ＴＦＴ５０、ＴＦＴ５１、ＴＦＴ５４、及びＴＦＴ６０がオン状態となる。従って、信号Ｓｍがサブ画素Ｐｓ（ｍ、ｎ１）、Ｐｓ（ｍ、ｎ２）及びメモリＭａに書き込まれ、信号Ｓｍ＋１がサブ画素Ｐｓ（ｍ＋１、ｎ１）、Ｐｓ（ｍ＋１、ｎ２）及びメモリＭｂに書き込まれる。また、期間Ｔ３において信号Ｇｍｏｎ２と信号Ｇｍｒｗｎがローレベルとなるので、ＴＦＴ６１及び６５はオフ状態となる。このため、ＴＦＴ６５を介して論理レベルの異なる電圧が容量６２に書き込まれることもない。
【００５２】
図１１は、第２モードの読出期間における液晶装置の動作を示すタイミングチャートである。まず、第２モードの読出期間においては、Ｙクロック信号ＣＫＹがローレベルとなり、Ｙ転送開始パルスＳＰＹが走査線駆動回路１００Ａに供給されない。従って、シフトレジスタ１１０は動作しない。このため、信号Ｃ１及びＣ２はローレベルとなり、信号Ｃ２Ｂ、Ｃ３Ｂ、Ｃ４及びＣ５はハイレベルとなる。また、信号Ｇｍｅｍｂはローレベルとなるから、信号Ｇｎ−１及びＧｎ−２はハイレベルとなる。
【００５３】
次に、信号Ｇｍｒｗｎは、信号Ｃ１、Ｃ２及びＧｍｅｍの論理積を反転したものであるから、ハイレベルとなる。さらに、図１１に示す例では、信号Ｇｍｏｎ１及びＧｍｏｎ２は１フィールド周期１Ｖで反転する。これは、液晶へ印加する電圧を交流化するためである。なお、反転周期は１水平走査周期の整数倍であってもよい。
【００５４】
図１２は図１１に示す期間Ｔ４における画像信号の経路を示す概念図である。期間Ｔ４にあっては、走査信号Ｇｎがローレベルとなり、ＴＦＴ５０はオフ状態になるから、データ線３を介して電荷がサブ画素Ｐｓに流れ込むことはない。一方、当該期間Ｔ４において信号Ｇｍｏｎ１がハイレベルとなり、ＴＦＴ６０はオン状態になる。また、信号Ｇｎ−１及び信号Ｇｎ−２はハイレベルとなるので、ＴＦＴ５１及びＴＦＴ５４がオン状態となる。従って、読出期間にあっては、メモリＭａから読み出された２値の電圧がサブ画素Ｐｓ（ｍ、ｎ１）及びサブ画素Ｐｓ（ｍ、ｎ２）に書き込まれ、メモリＭｂから読み出された２値の電圧がサブ画素Ｐｓ（ｍ＋１、ｎ１）及びサブ画素Ｐｓ（ｍ＋１、ｎ２）に書き込まれる。このとき、ＴＦＴ６５はオン状態となっているから、インバータ６３及び６４によってループが形成され容量６２の電圧は保持される。
【００５５】
また、図１１に示す期間Ｔ５にあっては、ＴＦＴ６０がオフ状態となりＴＦＴ６１がオン状態となる。このため、容量６２の電圧レベルがハイレベルであるとすれば、ローレベルの電圧がインバータ６３→ＴＦＴ６１→サブ画素Ｐｓの経路で書き込まれることになる。これにより、液晶に印加される電圧を所定周期で反転することが可能となる。
【００５６】
このように、本実施形態に係る液晶パネルＡＡによれば、第１モードにおいて入力画像データＤのビット数Ｎに応じた階調を各サブ画素に表示させることができる一方、第２モードにおいては、メモリＭａのビット数に応じ画像を面積諧調法によって表示させることができる。そして、表示画像に求めらる品質に応じて第１モードと第２モードを切り替えることによって、利用者から見た画像品質を劣化させることなく消費電力を大幅に削減できる。さらに、この液晶パネルＡＡによれば、複数のサブ画素で１個のメモリを兼用したから、メモリの占有面積を減少して開口率が向上する。この結果、液晶パネルＡＡは低消費電力でしかも明るい画像を表示することが可能となる。さらに、構成を簡易なものとしたので、不良率を下げることができる。
【００５７】
＜１−６：液晶パネルＡＡの機械的構成＞
図１３は、液晶パネルＡＡの構成を示す斜視図であり、図１４は、図１３におけるＺ−Ｚ’線の断面図である。これらの図に示されるように、液晶パネルＡＡは、画素電極６等が形成されたガラス等の素子基板１５１と、共通電極１５８等が形成されたガラス等の透明な対向基板１５２とを、スペ−サ１５３が混入されたシ−ル材１５４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１５５を封入した構造となっている。なお、シ−ル材１５４は、対向基板１５２の基板周辺に沿って形成されるが、液晶１５５を封入するために一部が開口している。このため、液晶１５５の封入後に、その開口部分が封止材１５６によって封止されている。
【００５８】
ここで、素子基板１５１の対向面であって、シ−ル材１５４の外側一辺においては、データ線駆動回路２００が形成されて、Ｙ方向に延在するデータ線３を駆動する構成となっている。さらに、この一辺には複数の接続電極１５７が形成されて、図示せぬタイミング発生回路からの各種信号や画像信号を入力する構成となっている。また、この一辺に隣接する一辺には、走査線駆動回路１００Ａが形成されて、Ｘ方向に延在する走査線２をそれぞれ両側から駆動する構成となっている。
【００５９】
一方、対向基板１５２の共通電極１５８は、素子基板１５１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１５１との電気的導通が図られている。ほかに、対向基板１５２には、液晶パネルＡＡの用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラ−フィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カ−ボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネルＡＡに光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラ−フィルタは形成されずにブラックマトリクスが対向基板１５２に設けられる。さらに、対向基板１５２の周辺領域には光を遮光する遮光膜が形成されており、これにより非表示領域である額縁が形成されるようになっている。
【００６０】
くわえて、素子基板１５１および対向基板１５２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１５５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００６１】
なお、データ線駆動回路２００、走査線駆動回路１００Ａ等の周辺回路の一部または全部を、素子基板１５１に形成する替わりに、例えば、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１５１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｒａｓｓ）技術を用いて、素子基板１５１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００６２】
＜２．第２実施形態＞
第２実施形態に係る液晶装置は、メイン画素Ｐが３つのサブ画素Ｐｓを備える点、及び走査線駆動回路１００Ａの替わりに走査線駆動回路１００Ｂを用いる点を除いて、第１実施形態の液晶装置と同様に構成されている。
【００６３】
図１５は、第２実施形態の画素構成を示す概念図である。この図に示すようにメイン画素ＰはＬ字型の形状をしており、３個のサブ画素Ｐｓを備えている。そして、１画素当たり２個のメモリを有する。一方のメモリには１個のサブ画素Ｐｓの階調を制御するためのデータが記憶され、他方のメモリには２個のサブ画素Ｐｓの階調を制御するためのデータが記憶される。
【００６４】
図１６は、画素の構成を示す回路図である。メイン画素Ｐ１はサブ画素Ｐｓ（ｍ、ｎ）、Ｐｓ（ｍ＋１、ｎ）、及びＰｓ（ｍ＋１、ｎ＋１）を含み、メイン画素Ｐ２はサブ画素Ｐｓ（ｍ、ｎ＋１）、Ｐｓ（ｍ、ｎ＋２）、及びＰｓ（ｍ＋１、ｎ＋２）を含む。この例において、信号Ｇｍｒｗ（ｎ）は、メイン画素Ｐ１に含まれるメモリＭａｎ及びメモリＭｂｎへのデータの書込・読出を制御する一方、信号Ｇｍｒｗ（ｎ＋１）は、メモリＭａｎ＋１及びメモリＭｂｎ＋１へのデータの書込・読出を制御する。また、信号Ｇｃ１はメイン画素Ｐ１に対する信号Ｓｍ及びＳｍ＋１の書き込みを制御し、信号Ｇｃ２はメイン画素Ｐ２に対する信号Ｓｍ及びＳｍ＋１の書き込みを制御する。
【００６５】
メイン画素Ｐ１に着目すると、この例では、第２モードにおいて、メモリＭａｎ及びＭａｎ＋１に各々１ビットのデータを記憶し、メモリＭａｎの記憶内容に従って、サブ画素Ｐｓ（ｍ、ｎ）の階調を制御するとともに、メモリＭｂｎの記憶内容に従って、サブ画素Ｐｓ（ｍ＋１、ｎ）及びサブ画素Ｐｓ（ｍ＋１、ｎ＋１）の階調を制御する。これによって、メイン画素Ｐ１はオンとなるサブ画素Ｐｓの数に応じた諧調を表示することが可能となる。具体的には、メモリＭａｎに記憶されるデータをＤａ、メモリＭｂｎに記憶されるデータをＤｂとし、前記データが１のとき黒を、０のとき白を表示するものとすると、Ｄａ＝Ｄｂ＝１で３つのサブ画素Ｐｓが黒、Ｄａ＝０，Ｄｂ＝１で２個のサブ画素Ｐｓが黒、Ｄａ＝１，Ｄｂ＝０で１個のサブ画素Ｐｓが黒、Ｄａ＝０，Ｄｂ＝０で３つのサブ画素Ｐｓが白となる。従って、３つのサブ画素Ｐｓを用いて４階調の表示が可能となる。すなわち、この画素構成によれば、第１実施形態と比較して、第２モードにおける１個のサブ画素Ｐｓ当たりの階調数を増加させることが可能となる。
【００６６】
図１７は走査線駆動回路１００Ｂの構成を示す回路図であり、図１８は第１モードにおける液晶装置の動作を示すタイミングチャート、図１９は第２モードの書込期間における液晶装置の動作を示すタイミングチャート、図２０は第２モードの読出期間における液晶装置の動作を示すタイミングチャートである。ここで図１７〜図２０においては、図１６の等価回路図をｎ＝１とした場合で説明する。
【００６７】
第１モードにおいて信号Ｇｃ１、Ｇｃ２、…の順に走査線２が順次選択され、信号Ｇ１、Ｇ２、…が順次アクティブになると、期間ｔ１においてサブ画素Ｐｓ（ｍ、１）及びＰｓ（ｍ＋１、１）に信号電圧（図１８中の「１行目信号」）が書き込まれる。これに続く期間ｔ２において信号電圧（図１８中の「２行目信号」）がサブ画素Ｐｓ（ｍ、２）及びＰｓ（ｍ＋１、２）に書き込まれ、さらに、期間ｔ３において信号電圧（図１８中の「３行目信号」）がサブ画素Ｐｓ（ｍ、３）及びＰｓ（ｍ＋１、３）に書き込まれる。また、第１モードにおいて、信号Ｇｍｏｎ（１、１）、信号Ｇｍｏｎ（１、２）、信号Ｇｍｏｎ（１、３）及びＧｍｏｎ（１、４）はローレベルとなり、各メモリと各サブ画素Ｐｓとが分離される。
【００６８】
次に、第２モードの書込期間においては、図１９に示すように信号Ｇｍｏｎ１がハイレベルとなる一方、信号Ｇｍｏｎ２がローレベルとなるから、ＴＦＴ６０がオン状態となり、かつＴＦＴ６１がオフ状態となる。そして、期間ｔ２、ｔ３、…において信号Ｇｍｒｗ１、Ｇｍｒｗ２、…は順次アクティブとなる。従って、期間ｔ２においてＳｍ、Ｓｍ＋１に印加されたデータが夫々メモリＭａ１、Ｍｂ１に書き込まれ、期間ｔ３においてＳｍ、Ｓｍ＋１に印加されたデータが夫々メモリＭａ２、Ｍｂ２に書き込まれる。
【００６９】
次に、第２モードの読出期間においては、Ｙクロック信号ＣＫＹが供給されず、走査線駆動回路１００Ｂは動作を停止する。このため、信号Ｇｃ１、Ｇｃ２、…はローレベルとなり、信号Ｇ１、Ｇ２、…はハイレベルとなる。一方、信号Ｇｍｏｎ１と信号Ｇｍｏｎ２とは、１フィールド周期１Ｖで反転する。期間Ｔ４にあっては、信号Ｇｍｏｎ１がアクティブになるから、容量６２の電圧が各サブ画素Ｐｓに書き込まれる一方、期間Ｔ５においては信号Ｇｍｏｎ２がアクティブになるから容量６２の電圧を反転した電圧が各サブ画素Ｐｓに書き込まれる。これによって、液晶に印加する電圧を反転させることが可能となる。
【００７０】
第２実施形態の液晶パネルＡＡによれば、第２モードにおいて諧調数を増加させることができるともに、表示画像に求めらる品質に応じて第１モードと第２モードを切り替えることによって、利用者から見た画像品質を劣化させることなく消費電力を大幅に削減できる。
【００７１】
＜３．応用例＞
＜３−１：素子基板の構成など＞
上述した各実施形態において、画素領域Ａの一部にメモリＭａ及びＭｂを搭載した領域と、サブ画素Ｐｓのみを配設した領域を設けてもよい。とくに、第２モードの低精細の表示で足りる部分にメイン画素Ｐを配置するようにすればよい。
上述した各実施形態においては、液晶パネルＡＡの素子基板１５１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソ−ス、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子やデータ線駆動回路２００、および走査線駆動回路１００Ａ、１００Ｂの素子を構成するものとして説明したが、本発明はこれに限られるものではない。
本発明は、ＴＦＴを用いて、液晶パネルの駆動に必要な全ての周辺回路を素子基板上に形成した液晶パネルに適用する事が出来る。また、前記周辺回路ばかりでなく、マイクロプロセサ、メモリ、インターフェース回路、コンバータ、タイミングジェネレータや画像処理回路等を素子基板上に形成した液晶パネルにも本発明を適用することが出来る。これらの技術は、「システム・オン・グラス（Ｓｙｓｔｅｍ ｏｎ ｇｌａｓｓ）」、あるいは、「システム液晶」と呼ばれている。
【００７２】
例えば、素子基板１５１を半導体基板により構成して、当該半導体基板の表面にソ−ス、ドレイン、チャネルが形成された絶縁ゲ−ト型電界効果トランジスタによって、画素のスイッチング素子や各種の回路の素子を構成しても良い。このように素子基板１５１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極６をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１５１を透明基板として、画素電極６を反射型にしても良い。
【００７３】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオ−ド等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線２を一方の基板に形成し、データ線３を他方の基板に形成するとともに、２端子素子を、走査線２またはデータ線３のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線２とデータ線３との間に直列接続された二端子素子と、液晶とから構成されることとなる。
【００７４】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、有機発光ダイオード（ＯＬＥＤ）素子或いはエレクトロルミネッセンス（ＥＬ）素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。
【００７５】
図２１に有機発光ダイオード素子を用いた電気光学パネルの画素の構成を一例として示す。図２１に示すメイン画素Ｐ’が図２に示すメイン画素Ｐと相違するのは、以下の点である。第１にＯＬＥＤ素子７３及び７５に電流を供給するための電流供給線８０を設けた点、第２に蓄積容量５２及び５５並びに液晶容量５３及び５６の替わりに、ＰチャネルのＴＦＴ７２及び７４並びにＯＬＥＤ素子７３及び７５を設けた点、第３にＧｍｏｎ２で制御される系をなくした点である。ＴＦＴ７２及び７４は、それらのゲート電圧がローレベルになるとオン状態となり電流供給線８０から電流をＯＬＥＤ素子７３及び７５に供給する。これにより、サブ画素Ｐｓはオンする一方、ＴＦＴ７２及び７４がオフ状態になるとサブ画素Ｐｓはオフする。これにより、階調が２値的に制御されることになる。ＯＬＥＤ素子はＤＣによって駆動されるので、液晶を駆動する場合と異なり極性反転をする必要が無いく、このためメモリとサブ回路との接続を制御する信号Ｇｍｏｎは一つだけで良い。
【００７６】
さらに、上述した実施形態は、プラズマディスプレイ表示装置等にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００７７】
＜３−２：電子機器＞
＜３−２−１：モバイル型コンピュ−タ＞
次に、この液晶パネルＡＡを、モバイル型のパ−ソナルコンピュ−タに適用した例について説明する。図２２は、このパ−ソナルコンピュ−タの構成を示す斜視図である。図において、コンピュ−タ１２００は、キ−ボ−ド１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【００７８】
＜３−２−３：携帯電話＞
さらに、この液晶パネルＡＡを、携帯電話に適用した例について説明する。図２３は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【００７９】
なお、図２２及び図２３を参照して説明した電子機器の他にも、液晶テレビや、ビュ−ファインダ型、モニタ直視型のビデオテ−プレコ−ダ、カ−ナビゲ−ション装置、ペ−ジャ、電子手帳、電卓、ワ−ドプロセッサ、ワ−クステ−ション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶装置の全体構成を示すブロック図である。
【図２】同装置において走査線２−ｎ１〜２−ｎ６とデータ線３−ｍ及び３−ｍ＋１との交差に対応して形成されるメイン画素Ｐの詳細な構成を示す回路図である。
【図３】同装置におけるメイン画素Ｐとサブ画素Ｐｓの関係を説明するための概念図である。
【図４】同装置の走査線駆動回路１００Ａの構成を示すブロック図である。
【図５】同装置の走査線駆動回路１００Ａの単位シフト回路Ｕａ２ｎ−１〜Ｕａ２ｎ＋１及び論理ユニットＵｂｎの構成を示す回路図である。
【図６】同装置のデータ線駆動回路２００の構成を示す回路図である。
【図７】同装置の第１モードにおける各種信号のタイミングチャートである。
【図８】同装置の第１モードにおける書込期間の信号の流れを示す概念図である。
【図９】同装置の第２モードにおける書込期間の動作を示すタイミングチャートである。
【図１０】同装置の第２モードにおける書込期間の信号の流れを示す概念図である。
【図１１】同装置の第２モードにおける読出期間の動作を示すタイミングチャートである。
【図１２】同装置の第２モードにおける読出期間の信号の流れを示す概念図である。
【図１３】同装置の液晶パネルＡＡの構成を説明する斜視図である。
【図１４】同装置の液晶パネルＡＡの構造を説明するための一部断面図である。
【図１５】第２実施形態に係る液晶装置の画素構成を示す概念図である。
【図１６】同装置の画素の詳細な構成を示す回路図である。
【図１７】同装置の走査線駆動回路１００Ｂの構成を示す回路図である。
【図１８】同装置の第１モードにおける動作を示すタイミングチャートである。
【図１９】同装置の第２モードにおける書込期間の動作を示すタイミングチャートである。
【図２０】同装置の第２モードの読出期間における動作を示すタイミングチャートである。
【図２１】ＯＬＥＤ素子を用いた電気光学パネルの画素構成の一例を示す回路図である。
【図２２】液晶パネルＡＡを適用した電子機器の一例たるパ−ソナルコンピュ−タの構成を示す斜視図である。
【図２３】液晶パネルＡＡを適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
ＡＡ…液晶パネル、Ａ…画素領域、２…走査線、３…データ線、６…画素電極、５０…ＴＦＴ（スイッチング素子）、１００Ａ、１００Ｂ…走査線駆動回路、２００……データ線駆動回路、Ｐｓ…サブ画素Ｐｓ、Ｐ…メイン画素、５０…ＴＦＴ（第１スイッチング素子）、６０…ＴＦＴ（第２スイッチング素子）、６１…ＴＦＴ（第３スイッチング素子）、６２…容量、６３、６４…インバータ（第１、第２反転回路）、６５…ＴＦＴ（第４スイッチング素子）。

Claims (12)

1. 複数の走査線と、複数のデータ線と、前記走査線と前記データ線の交差に対応して設けられたサブ画素と、複数の前記サブ画素を有するメイン画素とを備え、前記メイン画素は、Ｍ（Ｍは自然数）ビットの画像データを記憶する１個以上のメモリを備え、前記メモリ１個当たりに対応付けられる前記サブ画素の数が１を超える電気光学パネルの駆動方法であって、
   第１モードでは、Ｎ（Ｎ≧Ｍ、Ｎは自然数、）ビットの画像データに基づいて前記各サブ画素にＮビットの階調を表示させ、
   第２モードでは、前記各メモリにＭビットの画像データを記憶するとともに、前記各メモリと対応付けられた前記サブ画素にＭビットの階調を表示させる
   ことを特徴とする電気光学パネルの駆動方法。
2. 前記第１モードでは、Ｎビットの画像データに基づいて生成された信号を前記各サブ画素に書き込み、
   前記第２モードでは、前記メモリにＭビットの画像データを記憶し、前記メモリから読み出した画像データに基づいて、当該メモリに接続される前記サブ画素に共通してＭビットの階調を表示させる
   ことを特徴とする電気光学パネルの駆動方法。
3. 前記Ｍビットは１ビットであり、前記第２モードにおいて前記各サブ画素の階調を２値的に表示することを特徴とする電気光学パネルの駆動方法。
4. 前記メモリは、データとこれを反転した反転データを選択的に出力することが可能であり、
   前記メモリから前記データと前記反転データとを所定周期で読み出して、前記サブ画素に供給することを特徴とする請求項３に記載の電気光学パネルの駆動方法。
5. 複数の走査線と、
   複数のデータ線と、
   前記走査線と前記データ線の交差に対応して設けられたサブ画素と、
   複数の前記サブ画素を有するメイン画素とを備え、
   前記メイン画素は、Ｍ（Ｍは自然数）ビットの画像データを記憶する１個以上のメモリを備え、前記メモリ１個当たりに対応付けられる前記サブ画素の数が１を超える
   ことを特徴とする電気光学パネル。
6. 前記メイン画素は、
   前記データ線と一方の入出力端子とが接続され、他方の入出力端子が配線と接続される第１スイッチング素子とを備え、
   前記配線は前記メモリに対応する１個以上の前記サブ画素を接続する
   ことを特徴とする請求項５に記載の電気光学パネル。
7. 前記メイン画素は、前記メモリと前記配線との間に設けられたスイッチング手段を備えることを特徴とする請求項６に記載の電気光学パネル。
8. 前記スイッチング手段は第２スイッチング素子と第３スイッチング素子とを備え、
   前記メモリは、
   前記第２スイッチング素子と一方の端子とが接続される容量と、
   前記容量の一方の端子と入力端子とが接続される第１反転回路と、
   前記第３スイッチング素子及び前記第１反転回路の出力端子に入力端子が接続される第２反転回路と、
   前記第２反転回路の出力端子と前記容量の一方の端子との間に設けられた第４スイッチング素子と
   を備えることを特徴とする請求項７に記載の電気光学パネル。
9. 複数の前記サブ画素の一部で構成することを特徴とする請求項５乃至８のうちいずれか１項に記載の電気光学パネル。
10. 請求項８に記載の電気光学パネルを駆動する走査線駆動回路であって、
    第１モードでは、前記メイン画素の前記第１スイッチング素子を走査線を介して順次オン状態にし、当該オン期間において、当該メイン画素に含まれる前記サブ画素を前記走査線に沿って順次選択し、
    第２モードの書込期間において、前記第１スイッチング素子を前記走査線を介して順次オン状態にし、当該オン期間において前記第２スイッチング素子をオン状態、前記第３スイッチング素子をオフ状態、前記第４スイッチング素子をオフ状態とするように前記走査線を介して制御し、
    第２モードの読出期間において、前記第１スイッチング素子をオフ状態、前記第４スイッチング素子をオン状態、前記第２スイッチング素子及び前記第３スイッチング素子を所定周期で排他的にオン・オフさせるように前記走査線を介して制御する
    ことを特徴とする走査線駆動回路。
11. 請求項５乃至９のうちいずれか１項に記載の電気光学パネルを駆動するデータ線駆動回路であって、
    クロック信号に従って開始パルスをシフトして排他的に順次アクティブとなるサンプリングパルスを生成する手段を備え、
    第１モードでは、前記サンプリングパルスに基づいて、前記Ｎビットの画像データをアナログ信号に変換して得た画像信号を各々サンプリングして前記データ線に順次供給する一方、前記第２モードの書込期間では、前記Ｍビットの画像データを前記サンプリングパルスに基づいて、各々サンプリングして前記データ線に順次供給し、第２モードの読出期間にあっては動作を停止する
    ことを特徴とするデータ線駆動回路。
12. 請求項５乃至９のうちいずれか１項に記載の電気光学パネルを備えた電子機器。

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