JP4111212B2 - 駆動回路、電気光学装置、および電子機器 - Google Patents
駆動回路、電気光学装置、および電子機器 Download PDFInfo
- Publication number
- JP4111212B2 JP4111212B2 JP2005238303A JP2005238303A JP4111212B2 JP 4111212 B2 JP4111212 B2 JP 4111212B2 JP 2005238303 A JP2005238303 A JP 2005238303A JP 2005238303 A JP2005238303 A JP 2005238303A JP 4111212 B2 JP4111212 B2 JP 4111212B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- latch
- image data
- terminal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
また、本発明は、上記の駆動回路であって、前記リセット回路は、前記Nチャンネルトランジスタのソースと接続される一方の入力端子と、Hレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するノア回路からなり、前記第1ラッチ部は、前記ノア回路の出力端子と前記入力端子が接続され、前記ノア回路の一方の入力端子と出力端子が接続されるとともに、前記制御パルスがHレベルの期間にあっては出力をハイインピーダンス状態にし、前記制御パルスがLレベルの期間にあっては出力端子をローインピーダンス状態にするインバータをさらに備えることを特徴とする。
上記目的を達成するため、本発明の駆動回路は、パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、前記画像データのサンプリング周期に同期するとともに、Lレベルにおいてアクティブとなる、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、前記各スイッチング部の他方の信号端子に各々接続される第1ラッチ部と、前記各第1ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第2ラッチ部と、を少なくとも備え、前記複数のスイッチング部の各々は、Pチャンネルトランジスタにより構成され、前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第1ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、前記制御パルスのLレベルは、前記他方の信号端子の電位がHレベルであり、前記一方の信号端子がLレベルのとき、前記Pチャンネルトランジスタをオン状態とする電位であり、かつ、前記Pチャンネルトランジスタをオン状態として保持すると前記Pチャンネルトランジスタのオン抵抗が増加する電位であり、前記第1ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をLレベルとするリセット回路を有することを特徴とする。
また、本発明は、上記の駆動回路であって、前記リセット回路は、前記Pチャンネルトランジスタのソースと接続される一方の入力端子と、Lレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するナンド回路からなり、前記第1ラッチ部は、前記ナンド回路の出力端子と入力端子が接続され、前記ナンド回路の一方の入力端子と出力端子が接続されるとともに、前記制御パルスがLレベルの期間にあっては出力をハイインピーダンス状態にし、前記制御パルスがHレベルの期間にあっては出力端子をローインピーダンス状態にするインバータをさらに備えることを特徴とする。
上記目的を達成するため、本発明の電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学装置において、パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、前記各スイッチング部の他方の信号端子に各々接続される複数の第1ラッチ部と、前記各第1ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第2ラッチ部と、を少なくとも備え、前記複数のスイッチング部の各々は、Pチャンネルトランジスタにより構成され、前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第1ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、前記制御パルスのLレベルは、前記他方の信号端子の電位がHレベルであり、前記一方の信号端子がLレベルのとき、前記Pチャンネルトランジスタをオン状態とする電位であり、かつ、前記Pチャンネルトランジスタをオン状態として保持すると前記Pチャンネルトランジスタのオン抵抗が増加する電位であり、前記第1ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をLレベルとするリセット回路を有することを特徴とする。
まず、本発明に係る電気光学装置として、電気光学材料として液晶を用いた液晶装置を一例にとって説明する。液晶装置の主要部は、後述するように、スイッチング素子として薄膜トランジスタ(Thin Film Transistor:以下、「TFT」と称する)を形成した素子基板と対向基板とが互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付されて、この間隙に液晶が挟持された液晶パネルから構成されている。
まず、画像表示領域Aは、図1に示されるように、m本の走査線3aが、X方向に沿って平行に配列して形成される一方、3n本のデータ線6aが、Y方向に沿って平行に配列して形成されている。そして、走査線3aとデータ線6aとの交点付近においては、TFT50のゲートが走査線3aに接続される一方、TFT50のソースがデータ線6aに接続されるとともに、TFT50のドレインが画素電極9aに接続されている。そして、各画素は、画素電極9aと、対向基板に形成される対向電極(後述する)と、これら両電極間に挟持された液晶とによって構成される結果、走査線3aとデータ線6aとの各交点に対応して、マトリクス状に配列することとなる。なお、この例ではRGBの各色に対応した画素が、ストライプ状に形成されており、説明の便宜上、RGBの各色に対応する画素の組を1画素と称することにする。
次に、走査線駆動回路100は、Yシフトレジスタおよびレベルシフタ等を備えている。Yシフトレジスタは、垂直走査期間の開始を示す信号DYを水平走査期間毎に反転するYクロックYCKを用いてY方向にシフトし、順次シフトされた信号をレベルシフタを用いてレベルシフトして、走査信号Y1、Y2、…、Ymを生成している。各走査信号Y1、Y2、…、Ymは走査線3aに対しパルス的に線順次で供給されるようになっている。
次に、タイミング発生回路300は、画像データDR、DG、DBに同期してYクロックYCK、XクロックXCK、Y転送開始パルスDY、X転送開始パルスDX、ラッチパルスLAT、および反転ラッチパルスLATB等を生成し、これらの信号を走査線駆動回路100とデータ線駆動回路200とに各々供給するように構成されている。
次に、データ線駆動回路200の詳細な構成を図2に示す。この図に示されるようにデータ線駆動回路200は、Xシフトレジスタ210、画像データ供給線L1〜L9、第1ラッチ220および第2ラッチ230から構成されている。
次に、上述した構成に係る液晶装置の動作について説明する。図5は液晶装置の動作を示すタイミングチャートである。
上述したデータ線駆動回路200にあっては、サンプリングパルスとしてHレベルでアクティブとなるSR1〜SRnを用いるとともに、第1ラッチ220におけるサンプリング手段としてNチャンネルトランジスタを使用した。これに対して、以下に述べるデータ線駆動回路200’にあっては、サンプリングパルスとしてLレベルでアクティブとなるSR1B〜SRnBを生成するXシフトレジスタ210’を用いるとともに、第1ラッチ220の替わりにサンプリング手段としてPチャンネルトランジスタを使用する第1ラッチ220’を用いるものである。以下、相違点について説明する。
次に、上述した電気的構成に係る液晶パネルの全体構成について図8および図9を参照して説明する。ここで、図8は、液晶パネルの構成を示す斜視図であり、図9は、図8におけるZ−Z'線断面図である。
また、実施の形態においては、液晶パネルの素子基板101をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたTFTによって、画素のスイッチング素子(TFT50)や走査線駆動回路100およびデータ線駆動回路200または200’の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図10に示されるように、主に、表示情報出力源1000、表示情報処理回路1002、電源回路1004、液晶パネル1005および、タイミングジェネレータ300により構成される。このうち、表示情報出力源1000は、ROM(Read Only Memory)や、RAM(Random Access Memory)などのメモリ、各種ディスクなどのストレージユニット、画像信号を同調出力する同調回路等を備え、タイミングジェネレータ300により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路1002に供給するものである。次に、表示情報処理回路1002は、ローテーション回路、ガンマ補正回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像データをクロック信号CLKとともに、液晶パネル1005に供給するものである。また、電源回路1004は、各構成要素に所定の電源を供給するものである。なお、図10において、クロック信号CLKは、表示情報処理回路1002を介して供給されているが、図1に示されるように、タイミングジェネレータ300から液晶パネル1005を構成する走査線駆動回路100およびデータ線駆動回路200に供給してもよいことは勿論である。
まず、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図11は、プロジェクタの構成例を示す平面図である。
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図12は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶パネル1005の背面にバックライトを付加することにより構成されている。
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図13は、この携帯電話の構成を示す斜視図である。図において、携帯電話1300は、複数の操作ボタン1302とともに、反射型の液晶パネル1005を備えるものである。この反射型の液晶パネル100にあっては、必要に応じてその前面にフロントライトが設けられる。
〔発明の効果〕
6a……データ線
9a……画素電極
50……TFT(スイッチング素子)
1005……液晶パネル(電気光学パネル)
200、200’……データ線駆動回路(駆動回路)
DR、DG、DB……画像データ
L1〜L9……画像データ供給線
SR1〜SRn……サンプリングパルス(制御パルス)
210……Xシフトレジスタ(制御パルス生成部)
223……Nチャンネルトランジスタ(スイッチング部)
223’……Pチャンネルトランジスタ(スイッチング部)
222、222’……インバータ(第1ラッチ部)
221……ノア回路(第1ラッチ部)
221’……ナンド回路(第1ラッチ部)
230……第2ラッチ(第2ラッチ部)
240……A/Dコンバータ(デジタルアナログ変換部)
Claims (7)
- パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
前記画像データのサンプリング周期に同期するとともに、Hレベルにおいてアクティブとなる、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、
前記各スイッチング部の他方の信号端子に各々接続される第1ラッチ部と、
前記各第1ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第2ラッチ部と、
を少なくとも備え、
前記複数のスイッチング部の各々は、Nチャンネルトランジスタにより構成され、
前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第1ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、
前記制御パルスのHレベルは、前記他方の信号端子の電位がLレベルであり、前記一方の信号端子がHレベルのとき、前記Nチャンネルトランジスタをオン状態とする電位であり、かつ、前記Nチャンネルトランジスタをオン状態として保持すると前記Nチャンネルトランジスタのオン抵抗が増加する電位であり、
前記第1ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をHレベルとするリセット回路を有する
ことを特徴とする駆動回路。 - 前記リセット回路は、前記Nチャンネルトランジスタのソースと接続される一方の入力端子と、Hレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するノア回路からなり、
前記第1ラッチ部は、前記ノア回路の出力端子と前記入力端子が接続され、前記ノア回路の一方の入力端子と出力端子が接続されるとともに、前記制御パルスがHレベルの期間にあっては出力をハイインピーダンス状態にし、前記制御パルスがLレベルの期間にあっては出力端子をローインピーダンス状態にするインバータをさらに備える
ことを特徴とする請求項1に記載の駆動回路。 - パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
前記画像データのサンプリング周期に同期するとともに、Lレベルにおいてアクティブとなる、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、
前記各スイッチング部の他方の信号端子に各々接続される第1ラッチ部と、
前記各第1ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第2ラッチ部と、
を少なくとも備え、
前記複数のスイッチング部の各々は、Pチャンネルトランジスタにより構成され、
前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第1ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、
前記制御パルスのLレベルは、前記他方の信号端子の電位がHレベルであり、前記一方の信号端子がLレベルのとき、前記Pチャンネルトランジスタをオン状態とする電位であり、かつ、前記Pチャンネルトランジスタをオン状態として保持すると前記Pチャンネルトランジスタのオン抵抗が増加する電位であり、
前記第1ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をLレベルとするリセット回路を有する
ことを特徴とする駆動回路。 - 前記リセット回路は、前記Pチャンネルトランジスタのソースと接続される一方の入力端子と、Lレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するナンド回路からなり、
前記第1ラッチ部は、前記ナンド回路の出力端子と入力端子が接続され、前記ナンド回路の一方の入力端子と出力端子が接続されるとともに、前記制御パルスがLレベルの期間にあっては出力をハイインピーダンス状態にし、前記制御パルスがHレベルの期間にあっては出力端子をローインピーダンス状態にするインバータをさらに備える
ことを特徴とする請求項3に記載の駆動回路。 - 複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学装置において、
パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、
前記各スイッチング部の他方の信号端子に各々接続される複数の第1ラッチ部と、
前記各第1ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第2ラッチ部と、
を少なくとも備え、
前記複数のスイッチング部の各々は、Nチャンネルトランジスタにより構成され、
前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第1ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、
前記制御パルスのHレベルは、前記他方の信号端子の電位がLレベルであり、前記一方の信号端子がHレベルのとき、前記Nチャンネルトランジスタをオン状態とする電位であり、かつ、前記Nチャンネルトランジスタをオン状態として保持すると前記Nチャンネルトランジスタのオン抵抗が増加する電位であり、
前記第1ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をHレベルとするリセット回路を有する
ことを特徴とする電気光学装置。 - 複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学装置において、
パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、
前記各スイッチング部の他方の信号端子に各々接続される複数の第1ラッチ部と、
前記各第1ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第2ラッチ部と、
を少なくとも備え、
前記複数のスイッチング部の各々は、Pチャンネルトランジスタにより構成され、
前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第1ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、
前記制御パルスのLレベルは、前記他方の信号端子の電位がHレベルであり、前記一方の信号端子がLレベルのとき、前記Pチャンネルトランジスタをオン状態とする電位であり、かつ、前記Pチャンネルトランジスタをオン状態として保持すると前記Pチャンネルトランジスタのオン抵抗が増加する電位であり、
前記第1ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をLレベルとするリセット回路を有する
ことを特徴とする電気光学装置。 - 請求項5又は6に記載した電気光学装置を備えたことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005238303A JP4111212B2 (ja) | 2005-08-19 | 2005-08-19 | 駆動回路、電気光学装置、および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005238303A JP4111212B2 (ja) | 2005-08-19 | 2005-08-19 | 駆動回路、電気光学装置、および電子機器 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11170262A Division JP2000356975A (ja) | 1999-06-16 | 1999-06-16 | 駆動回路、電気光学装置、および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005346118A JP2005346118A (ja) | 2005-12-15 |
JP4111212B2 true JP4111212B2 (ja) | 2008-07-02 |
Family
ID=35498480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005238303A Expired - Lifetime JP4111212B2 (ja) | 2005-08-19 | 2005-08-19 | 駆動回路、電気光学装置、および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4111212B2 (ja) |
-
2005
- 2005-08-19 JP JP2005238303A patent/JP4111212B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2005346118A (ja) | 2005-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6683596B2 (en) | Data line driving circuit of electro-optical panel, control method thereof, electro-optical device, and electronic apparatus | |
US7023415B2 (en) | Shift register, data-line driving circuit, and scan-line driving circuit | |
KR100503708B1 (ko) | 전기광학장치의 구동회로, 전기광학장치 및 전자기기 | |
KR100429944B1 (ko) | 전기 광학 패널의 구동방법, 그 데이터선 구동 회로, 전기광학 장치 및 전자기기 | |
JP3692846B2 (ja) | シフトレジスタ、シフトレジスタの制御方法、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器 | |
JP4007117B2 (ja) | 出力制御回路、駆動回路、電気光学装置および電子機器 | |
JP3893819B2 (ja) | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 | |
JP4111212B2 (ja) | 駆動回路、電気光学装置、および電子機器 | |
JP2000356975A (ja) | 駆動回路、電気光学装置、および電子機器 | |
JP2000235372A (ja) | シフトレジスタ回路、電気光学装置の駆動回路、電気光学装置および電子機器 | |
JP2001188520A (ja) | 電気光学装置の駆動回路、電気光学装置及び電子機器 | |
JP2000310964A (ja) | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 | |
JP4111235B2 (ja) | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 | |
JP3837998B2 (ja) | レベル変換回路、データ線駆動回路、電気光学装置および電子機器 | |
JP3659079B2 (ja) | 電気光学パネルの駆動回路、電気光学パネル及び電子機器 | |
JP2004317727A (ja) | シフトレジスタ、データ線駆動回路および走査線駆動回路、電気光学装置並びに電子機器 | |
JP2005070337A (ja) | 電気光学装置、電子機器、及び電気光学装置の電源制御方法 | |
JP2008033362A (ja) | 電気光学パネルの駆動方法、電気光学装置、および電子機器 | |
JP4017000B2 (ja) | 電気光学装置、および電子機器 | |
JP2004233446A (ja) | 電気光学パネルの駆動方法及び駆動回路、これを用いた電気光学パネル、並びに電子機器 | |
JP3726675B2 (ja) | 電気光学パネル、その駆動回路、データ線駆動回路、走査線駆動回路および電子機器 | |
JP3821148B2 (ja) | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 | |
JP2004233447A (ja) | 電気光学パネル及びその駆動方法、電気光学装置、並びに電子機器 | |
JP4075937B2 (ja) | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 | |
JP2003337545A (ja) | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080331 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4111212 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |