JP3893819B2 - 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高品位な表示が可能な電気光学装置、その駆動回路、データ線駆動回路および走査線駆動回路、ならびに、この電気光学装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
従来の液晶装置は、画像表示領域に複数のデータ線および複数の走査線を形成し、各データ線と各走査線の交差に各々対応して薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）および画素電極を設けてある。各ＴＦＴは対応する走査線の電圧によってオン・オフが制御される。そして、ＴＦＴがオン状態になると、データ線の電圧がＴＦＴを介して画素電極に印加されるようになっている。
【０００３】
液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、画像信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路、サンプリング回路などから構成されている。これらの駆動回路を構成する能動素子は、画像表示領域に形成されるＴＦＴを同一のプロセスによって形成されるＰチャンネル型およびＮチャンネル型のＴＦＴである。
【０００４】
データ線駆動回路は、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリング信号として出力する回路であり、走査線駆動回路は、複数のラッチ回路を備え、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力する回路である。また、サンプリング回路は、各データ線毎に設けられるサンプリング用のスイッチを備え、外部から供給される画像信号を、データ線駆動回路によるサンプリング信号に従いサンプリングし、各データ線に供給する回路である。
【０００５】
図１３は、従来技術に係るデータ線駆動回路１４００の構成を示すブロック図である。データ線駆動回路１４００は、ラッチ回路１４３０およびＮＡＮＤ回路１４６４から構成される。このうち、ラッチ回路１４３０はクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVのレベル遷移（立ち上がり、立ち下がり）時において、その直前の入力レベルを出力する回路である。この出力信号は次段に位置するラッチ回路１４３０の入力信号として供給されるため、初段のラッチ回路１４３０に供給された転送開始パルスＤＸは、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVに応じて、各々のラッチ回路１４３０から順次出力される。また、各ＮＡＮＤ回路１４６４は、連続する２つのラッチ回路１４３０の間に各々設けられ、それらからサンプリング信号Ｑ１〜Ｑｎが出力される。
【０００６】
【発明が解決しようとする課題】
ところで、データ線駆動回路１４００は、上述したようにＰチャンネル型およびＮチャンネル型のＴＦＴによって構成される。ＴＦＴのオン電流やＶｔｈ（トランジスタのスレッショルド電圧）特性は、同一基板上に存在するものであっても、その基板位置によりバラツキが生じる。例えば、ＴＦＴのＶｔｈの値は、製造プロセスにおけるイオンドーピーングによって調整されるが、ドーピング量を広い面積にわたって理想的に均一とすることは極めて難しい。このため、離れた位置に形成されるＴＦＴでは、Ｖｔｈが相違してしまう。
【０００７】
このようにデータ線駆動回路１４００を構成する各ＴＦＴの特性がバラツクと、各ＮＡＮＤ回路１４６４や各ラッチ回路１４３０の伝搬遅延時間やあるいは信号の立ち上がり時間がバラツクことになる。
【０００８】
ここでは、Ｐチャネル型ＴＦＴのＶｔｈ値にバラツキが生じた場合を想定し、これに起因する問題点を具体的に説明する。一般に、ＴＦＴによりラッチ回路１４３０やＮＡＮＤ回路１４６４を構成する場合、Ｐチャネル型ＴＦＴを高電位側電源に接続して用いる。このため、Ｐチャネル型ＴＦＴのＶｔｈ値がバラツクと、ラッチ回路１４３０やＮＡＮＤ回路１４６４の出力信号の立ち上がりエッジの発生タイミングにバラツキが生じることになる。
【０００９】
図１４に示すタイミングチャートは、ラッチ回路１４３０やＮＡＮＤ回路１４６４の出力信号の波形をバラツキまで含めて示したものである。同図において、黒く塗りつぶした領域が立ち上がりエッジに起因するバラツキ範囲である。
【００１０】
仮に、１段目のラッチ回路１４３０の伝搬遅延時間が最小であれば、該ラッチ回路１４３０の出力信号Ｐ１はタイミングｔ１においてＬレベルからＨレベルに立ち上がる。一方、その伝搬遅延時間が最大であれば、出力信号Ｐ１はタイミングｔ２においてＬレベルからＨレベルに立ち上がる。結果、この信号Ｐ１のアクティブ（Ｈレベル）期間の開始時はタイミングｔ１からｔ２までの範囲のバラツキを生じることになる。図においては、このバラツキの期間をｔｂと示している。ここでは、Ｐチャネル型ＴＦＴのＶｔｈ値のバラツキのみを考慮しているため、出力信号Ｐ１のアクティブ（Ｈレベル）期間の終了時はタイミングｔ５でありバラツキは存在していない。
【００１１】
２段目のラッチ回路１４３０も同様にして、該ラッチ回路の出力信号Ｐ２のアクティブ（Ｈレベル）期間の開始タイミングｔ３からｔ４の範囲、つまりｔｂの期間のバラツキが生じており、アクティブ（Ｈレベル）期間の終了タイミングｔ６となる。以下、３段目以降のラッチ回路１４３０についても同様である。
【００１２】
次に、１段目と２段目のラッチ回路１４３０の間に設置されるＮＡＮＤ回路１４６４の出力信号Ｑ１について考える。該ＮＡＮＤ回路１４６４に供給される信号Ｐ１およびＰ２には、上述したように、アクティブ（Ｈレベル）期間の開始時にバラツキが存在している。このうち、信号Ｐ２のアクティブ（Ｈレベル）期間の開始時におけるバラツキが、該ＮＡＮＤ回路１４６４の出力信号Ｑ１のアクティブ（Ｌレベル）期間の開始時のバラツキ（タイミングｔ３からｔ４、期間ｔｂ）を生じさせている。また、該ＮＡＮＤ回路１４６４を構成するＰチャネル型ＴＦＴのＶｔｈ値のバラツキにより信号Ｑ１の立ち上がり時（アクティブ期間の終了時）にも、タイミングｔ５からｔ６の範囲（ｔｂ期間）にバラツキが生じることになる。なお、図中においては、信号Ｐ３のアクティブ（Ｈレベル）期間の開始時もタイミングｔ５からｔ６の範囲（ｔｂ期間）のバラツキを生じているが、上記信号Ｑ１のバラツキには無関係である。
【００１３】
同様にして２段目と３段目のラッチ回路１４３０の間に設置されるＮＡＮＤ回路１４６４の出力信号Ｑ２についても、アクティブ期間は開始時・終了時ともにｔｂ期間のバラツキが存在している。
【００１４】
ここで、信号Ｑ１のアクティブ（Ｌレベル）期間の終了時および信号Ｑ２のアクティブ（Ｌレベル）期間の開始時に着目する。双方の期間ともタイミングｔ５とｔ６の範囲（ｔｂ期間）にあるため、例えば、信号Ｑ１のアクティブ（Ｌレベル）期間の終了時がタイミングｔ６であり、信号Ｑ２のアクティブ（Ｌレベル）期間の開始時がタイミングｔ５である場合も起こりうる。この場合、タイミングｔ５からｔ６の間（ｔｂ期間）、双方の信号のアクティブ（Ｌレベル）期間はオーバーラップしてしまう。さらに、Ｑ３以降の信号についても同様のオーバーラップが発生する可能性がある。
【００１５】
このような信号Ｑ１〜Ｑｎをサンプリング信号として使用した場合、サンプリング期間のオーバーラップが生じる。これは、あるデータ線に本来サンプリングされるべき画像信号が別のデータ線にも供給されることを意味する。この場合、複数のデータ線に同一画像信号が取り込まれ、結果、表示解像度や階調度が劣化し表示品位を低下するといった問題が起こる。
【００１６】
特に、最近では、ドットクロックの高周波数化に対処すべく、１系統の画像信号を複数のｍ系統にシリアル−パラレル変換（相展開）するとともに、これらｍ系統の画像信号をサンプリング信号に従って同時にサンプリングして、ｍ本のデータ線に供給する技術が開発されている。このような技術を適用した液晶装置において、サンプリング信号がオーバーラップして出力されると、ｍ本単位で表示品位の低下が発生するので、視覚的に検知され易いといった問題が起こる。
【００１７】
この表示品位の低下対策として、サンプリング信号に対して制限信号（イネーブル信号）を外部入力し、これによりサンプリング信号のアクティブ期間を制限することも考えられる。データ線への画像信号の供給期間はサンプリング信号のアクティブ期間によって決まるが、データ線には寄生容量が付随しているため、サンプリング信号のアクティブ期間はできる限り長くする必要がある。すなわち、外部から制限信号を供給してアクティブ期間を制限する場合には、オバーラップ期間を解消できる程度に制限信号のパルス幅を狭く（数ｎｓｅｃ程度）する必要がある。このためには、制限信号を高いスルーレートで駆動する必要があり、制限信号を駆動する駆動回路の消費電流が増加するといった問題がある。一方、駆動回路の消費電流を抑制するには、制限信号のパルス幅を広くせざるを得ないため、サンプリング信号が必要以上に制限（イネーブル）されてしまうといった問題がある。
【００１８】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、データ線駆動回路から出力されるサンプリング信号や、走査線駆動回路から出力される信号のオーバーラップ期間の発生を外部信号を使用すること無く防止して、表示品位を向上させる電気光学装置の駆動回路、および、電気光学装置、並びに、この電気光学装置を表示部に用いた電子機器を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電気光学装置の駆動回路にあっては、
複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置の駆動回路であって、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前期各走査線または前記データ線を選択する信号を生成する複数の単位駆動回路を有し、前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、前記遅延回路は、インバータで構成され、前記アクティブ期間生成回路は、 NAND 回路で構成され、前記制限回路は、 NOR 回路で構成され、前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とするものである。
更に、本発明に係る電気光学装置の駆動回路にあっては、インバータで構成された前記遅延回路と、ＮＡＮＤ回路で構成され、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成する前記アクティブ期間生成回路と、ＮＯＲ回路で構成され、前記アクティブ期間生成回路の出力信号のアクティブ期間を前記インバータの出力信号によって制限する前記制限回路とを備えることを特徴とするものである。
また、本発明に係る電気光装置のデータ駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線とに接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置のデータ線駆動回路であって、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前期各データ線を選択するサンプリング信号を生成する複数の単位駆動回路と、前記サンプリング信号に基づいて画像信号をサンプリングして前記データ線に供給する複数のスイッチを有し、前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、前記遅延回路は、インバータで構成され、前記アクティブ期間生成回路は、 NAND 回路で構成され、前記制限回路は、 NOR 回路で構成され、前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とするものである。
更に、前記各データ線に対応する複数のスイッチは、ｍ（ｍは２以上の自然数）本の前記データ線に対応してブロック化されており、前記サンプリング信号をブロック化されたスイッチ毎に供給することを特徴とするものである。
更に、本発明に係る電気光学装置の走査線駆動回路は、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置の走査線駆動回路であって、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前記各走査線を選択する信号を生成する複数の単位駆動回路とを有し、前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、前記遅延回路は、インバータで構成され、前記アクティブ期間生成回路は、 NAND 回路で構成され、前記制限回路は、 NOR 回路で構成され、前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とするものである。
更に、本発明に係る電気光学装置は、前記画像表示領域が、相対向する一対の基板から構成され、一方の基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタとを備えることを特徴とするものである。
更に、本発明に係る電子機器は、前記電気光学装置を表示部に用いることを特徴とするものである。
【００２０】
この発明によれば、前記２つの単位回路の出力信号により決定されるアクティブ期間が互いにオーバーラップする場合であっても、前記アクティブ期間は前記制限回路により制限されるため、前記制限回路から出力される信号においてはオーバーラップする期間が生じない。従ってこの信号を、例えばサンプリング信号として使用すれば、同一画像信号が異なるデータ線にサンプリングされないため、表示品位の劣化を生じることもない。
【００２１】
ここで、前記単位駆動回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限する回路であることが望ましい。この場合には、例えば、前記２つの単位回路の出力信号により決定されるアクティブ期間が他のものとオーバーラップする場合であっても、前期制限回路により、このアクティブ期間の開始部分は制限されるため、制限後の信号は互いにオーバーラップすることがなく、このために表示品位の劣化を引き起こすようなことにもならない。
【００２２】
くわえて、前記遅延回路をインバータで構成し、前記制限回路は、連続する２つの単位回路の出力信号を入力するＮＡＮＤ回路と、このＮＡＮＤ回路の出力信号のアクティブ信号を、前記インバータの出力信号によって制限するＮＯＲ回路とを備えることが望ましい。これによれば、遅延回路における遅延時間の調整が容易かつ確実に行うことができ、ＮＯＲ回路から出力される信号のオーバーラップも未然に防ぐことができる。
【００２３】
また、本発明に係る電気光学装置のデータ線駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線とに接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置に用いられることを前提とし、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前記各データ線を選択するサンプリング信号を生成する複数の単位駆動回路と、前記サンプリング信号に基づいて画像信号をサンプリングして前記データ線に供給する複数のスイッチとを有し、前記単位駆動回路は、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を、前記遅延回路の出力信号に基づいて制限する制限回路とを具備することを特徴とするものであってもよい。
【００２４】
これによれば、上記制限回路から出力される信号は互いにオーバーラップする期間が生じないため、この信号をサンプリング信号として使用すれば、同一画像信号が異なるデータ線に供給されてしまうこともなく、表示品位の劣化を生じることもない。
【００２５】
また、この発明において、前記各データ線に対応する複数のスイッチは、ｍ（ｍは２以上の自然数）本の前記データ線に対応してブロック化されており、前記サンプリング信号をブロック化されたスイッチ毎に供給するものであることが望ましい。
【００２６】
これによれば、画像信号をサンプリングするスイッチ等の性能を高めることなく、ドットクロックの高周波数化に対処することができる。
【００２７】
また、本発明に係る電気光学装置の走査線線駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置に用いられることを前提とし、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前記各走査線を選択する信号を生成する複数の単位駆動回路を有し、前記単位駆動回路は、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を、前記遅延回路の出力信号に基づいて制限する制限回路とを具備することを特徴とするものであってもよい。
【００２８】
これによれば、上記制限回路から出力される信号は互いにオーバーラップする期間が生じないため、この信号を走査線信号として使用すれば、同一画像信号が異なる走査線に供給されてしまうこともなく、表示品位の劣化を生じることもない。
【００２９】
また、本発明に係る電気光学装置にあっては、上記電気光学装置の駆動回路と画像表示領域とを備えるものであり、前記画像表示領域は、相対向する一対の基板から構成され、一方の基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタとを備えるのが望ましい。このトランジスタによりオン画素とオフ画素が電気的に分離可能となり、画質のコントラストが良好な高精細表示が可能となる。
【００３０】
また、上記課題を解決するために、本発明に係る電気機器にあっては、上記電気光学装置を表示部に用いることを特徴としているので、高品位な表示を行うことが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。以下、本実施形態に係る電気光学装置として、電気光学材料である液晶を用いた液晶装置を一例として説明をする。
【００３２】
＜液晶装置の全体構成＞
図１は、この液晶装置の電気的な構成を示すブロック図を示したものである。液晶装置は、液晶パネル１００、タイミングジェネレータ２００および画像信号処理回路３００から構成される。タイミングジェネレータ２００は、この液晶装置の各部で使用される制御信号（必要に応じて後述する。）を出力する装置である。
【００３３】
画像信号処理回路３００内のＳ／Ｐ変換回路３０２は、１系統の画像信号Ｖｉｄｅｏを、６系統の画像信号にシリアル−パラレル変換する回路である。入力画像信号Ｖｉｄｅｏを６系統にシリアル−パラレル変換する理由は、サンプリング回路１５０において、サンプリング用のスイッチ１５１を構成するＴＦＴのソース領域への画像信号の印加時間を長くし、サンプリング時間および充放電時間を十分に確保するためである。
【００３４】
増幅・反転回路３０４は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適宜、増幅して画像信号ＶＩＤ１〜ＶＩＤ６として液晶パネル１００に対し並列的に供給する回路である。なお、反転が必要か否かは、データ信号の印加方式が▲１▼走査線１１２単位の極性反転であるか、▲２▼データ線１１４単位の極性反転であるか、▲３▼画素単位の極性反転、▲４▼画面単位の極性反転であるかに応じて定められ、その反転周期は、１水平走査期間、１垂直走査期間またはドットクロック周期に設定される。
【００３５】
＜液晶パネルの構成＞
次に、液晶パネル１００の電気的な構成を説明する。液晶パネル１００は、素子基板と対向基板とが互いに電極形成面を対向して貼付された構成となっている。素子基板には、図１においてＸ方向に沿って平行に複数の走査線１１２が形成され、Ｙ方向に沿って平行に複数本のデータ線１１４が形成されている。そして、この走査線１１２とデータ線１１４の各交点には、各画素を制御するためのスイッチとなるＴＦＴ１１６のゲート電極が走査線１１２に接続されており、ＴＦＴ１１６のソース電極がデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレイン電極が画素電極１１８に接続されている。各画素は、画素電極１１８と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成され、走査線１１２とデータ線１１４との各交点に対応してマトリクス状に配列されている。
【００３６】
駆動回路１２０は、走査線駆動回路１３０、データ線駆動回路１４０およびサンプリング回路１５０から構成され、透過性および絶縁性を有するガラス等からなる素子基板の対向面にあって、表示領域の周辺部に形成されている。
【００３７】
＜データ線駆動回路の構成＞
次に、本実施形態に係るデータ線駆動回路１４０について説明する。データ線駆動回路１４０は、水平走査期間の最初に供給される転送開始パルスＤＸを、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVに従い順次シフトすることによって、サンプリング信号Ｓ１〜Ｓｎを所定の順番に出力するものである。
【００３８】
図２は、データ線駆動回路１４０の構成を示すブロック図である。この図に示すようにデータ線駆動回路１４０は、（ｎ＋１）段に縦続接続されたラッチ回路１４３０とｎ個の論理回路ユニットＵ１〜Ｕｎとから大略構成されている。なお、クロック信号ＣＬＸ、その反転クロック信号ＣＬＸINV、転送開始パルスＤＸは、いずれも図１におけるタイミングジェネレータ２００によって、画像信号ＶＩＤ１〜ＶＩＤ６と同期して供給される。
【００３９】
（ｎ＋１）段に接続されたラッチ回路１４３０は、シフトレジスタとして機能する。１個のラッチ回路１４３０は、供給されるクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVのレベル遷移（立ち下がり、立ち上がり）時において、その直前の入力信号レベルを出力するとともに、その出力信号を後段に位置するラッチ回路１４３０の入力信号として供給する。
【００４０】
図３は、ラッチ回路１４３０の具体的構成の一例を示したものである。ラッチ回路１４３０は、クロックドインバータ１４３２、１４３６およびインバータ１４３４により構成され、これらはさらにＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴから構成されている。以下、奇数段（ｉ段目）のラッチ回路１４３０と偶数段（ｉ＋１段目）のラッチ回路１４３０についてのそれぞれの構成を述べる。
【００４１】
奇数段のクロックドインバータ１４３２は、クロック信号ＣＬＸの立ち上がり（反転クロック信号ＣＬＸINVの立ち下がり）における入力信号を反転するとともに、この状態を次のクロック信号ＣＬＸの立ち上がりまで保持する。同段のクロックドインバータ１４３６は、反転クロック信号ＣＬＸINVの立ち上がり（クロック信号ＣＬＸの立ち下がり）における入力信号を反転するとともに、この状態を次のクロック信号ＣＬＸINVの立ち上がりまで保持する。偶数段のクロックドインバータ１４３２、１４３６は、入力されるクロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVの関係が奇数段のものと入れ替わったものに対応する。すなわち、偶数段のクロックドインバータ１４３２、１４３６の取り込みおよび保持については、それぞれ奇数段のものと入れ替わったものに相当する。
【００４２】
このような構成において、クロックドインバータ１４３２の出力は、インバータ１４３４により反転された後、該ラッチ回路１４３０から出力されるとともに、クロックドインバータ１４３６の入力に帰還される。この結果、奇数段のクロックドインバータ１４３２は、クロック信号ＣＬＸの立ち上がりで入力信号を取り込む一方、これに続く偶数段のクロックドインバータ１４３２は、反転クロック信号ＣＬＸINVの立ち上がりで入力信号を取り込むことになる。よって、偶数段のインバータ１４３４から出力される信号Ｐ（ｉ＋１）は、その前段のインバータ１４３４から出力される信号Ｐｉよりも、クロック信号ＣＬＸ（反転クロック信号ＣＬＸINV）の半周期だけ遅延したものに相当する。つまり、第１段〜第ｎ段のラッチ回路１４３０からそれぞれ出力される信号Ｐ１〜Ｐｎは、１番最初に入力される転送開始パルスＤＸを、クロック信号ＣＬＸの反周期ずつ順次シフトしたものとなる。なお、ｉは、第１段〜第（ｎ＋１）段のラッチ回路１４３０を一般化して説明するためのものである。また、ラッチ回路１４３０は単位回路の一例であり、このほかに、フリップフロップや、容量回路などを用いても良いし、これらを適宜組み合わせて用いてもよい。
【００４３】
次に、ｎ個の論理回路ユニットＵ１〜Ｕｎについて説明する。図２に示すように各論理回路ユニットＵ１〜Ｕｎは、連続する２つのラッチ回路１４３０対応して各々設けられており、前段のラッチ回路１４３０の出力信号と後段のラッチ回路の出力信号とに基づいて、サンプリング信号Ｓ１〜Ｓｎを生成する。
【００４４】
各論理回路ユニットＵ１〜Ｕｎは、いずれもＮＡＮＤ回路１４６４、インバータ１４７６およびＮＯＲ回路１４７４から構成されている。論理回路ユニットＵｉのＮＡＮＤ回路１４６４は、ｉ段目のラッチ回路１４３０の出力信号ＰｉとＩ＋１段目のラッチ回路１４３０の出力信号Ｐｉ＋１との論理積を反転したものを信号Ｑｉとして出力する。換言すれば、信号Ｑｉのアクティブ期間は、ＮＡＮＤ回路１４７４によって、信号Ｐｉと信号Ｐｉ＋１とに基づいて決定されている。ここで、ラッチ回路１４３０等を構成するＴＦＴの特性にバラツキがあるとすれば、信号Ｑ１〜Ｑｎのアクティブ期間は相互にオーバーラップすることがある。
【００４５】
このオーバーラップの発生を無くすため、論理回路ユニットＵｉは、さらにインバータ１４７６およびＮＯＲ回路１４７４を備えている。まず、インバータ１４７６は、論理回路ユニットＵｉに対応するｉ段目とｉ＋１段目のラッチ回路１４３０のうち、後段のラッチ回路の出力信号Ｐｉ＋１を所定時間だけ遅延したものを信号Ｒｉとして出力する遅延回路として機能する。ここで、オーバーラップ期間をｔｂとすれば、インバータ１４７６の遅延時間ｔｄは、ｔｂよりも若干長くなるように設定してある。
【００４６】
次に、ＮＯＲ回路１４７４は、信号Ｑｉとインバータ１４７６の論理和の反転をサンプリング信号Ｓｉとして出力する。ここで、ＮＡＮＤ回路１４６４の伝搬遅延時間を無視すれば、信号Ｑｉのアクティブ期間の開始タイミングは信号Ｐｉ＋１のアクティブ期間の開始タイミングと一致し、信号Ｑｉのアクティブ期間の終了タイミングは信号Ｐｉのアクティブ期間の終了タイミングと一致する。一方、信号Ｒｉは、信号Ｐｉ＋１を遅延時間ｔｄだけ遅延させて反転して得られたものである。したがって、ＮＯＲ回路１４７４の伝搬遅延時間を無視すれば、サンプリング信号Ｓｉのアクティブ期間の開始タイミングは、信号Ｒｉのアクティブ期間の開始タイミングと一致する一方、サンプリング信号Ｓｉのアクティブ期間の終了タイミングは、信号Ｑｉのアクティブ期間の終了タイミングと一致する。すなわち、ＮＯＲ回路１４７４は、信号Ｒｉに基づいて、信号Ｑｉのアクティブ期間を制限する機能を有する。
【００４７】
したがって、各論理回路ユニットＵ１〜Ｕｎから出力されるサンプリング信号Ｓ１〜Ｓｎの各アクティブ期間は、信号Ｑ１〜Ｑｎの各アクティブ期間に対して短くなるように制限される。ここで、信号Ｑｉのアクティブ期間とサンプリング信号Ｓｉのアクティブ期間の時間差は、インバータ１４７６の遅延時間ｔｄによって与えられる。また、上述したように遅延時間ｔｄはオーバーラップ期間ｔｂより若干長くなるように設定されているから、サンプリング信号Ｓ１〜Ｓｎのオーバーラップを無くすことができる。
【００４８】
＜サンプリング回路＞
次に、図１におけるサンプリング回路１５０について説明する。サンプリング回路１５０は、６本のデータ線１１４を１群（ブロック）とし、これらの群に属するデータ線１１４に対し、サンプリング信号Ｓ１〜Ｓｎにしたがって、画像信号ＶＩＤ１〜ＶＩＤ６をそれぞれサンプリングして供給するものである。詳細には、サンプリング回路１５０は、各データ線１１４毎に設けられるスイッチ１５１からなり、各スイッチ１５１は、データ線１１４の一端と、画像信号ＶＩＤ１〜ＶＩＤ６のいずれかが供給される信号線との間に介挿されるとともに、そのゲートにサンプリング信号が供給される構成となっている。スイッチ１５１の具体的構成については、例えば、図４（ａ）に示されるＮチャネル型ＴＦＴによる構成、同図（ｂ）に示されるＰチャネル型ＴＦＴによる構成、あるいは、同図（ｃ）に示される相補型ＴＦＴにより構成してもよい。
【００４９】
＜走査線駆動回路＞
次に、走査線駆動回路１３０について説明する。走査線駆動回路１３０は、データ線駆動回路１４０と比較し、出力信号の引き出し方向および入力される信号が異なっている。すなわち、走査線駆動回路１３０は、データ線駆動回路１４０を９０度左回転して配置したものに相当し、図１に示されるように、転送開始パルスＤＸの替わりに、パルスＤＹを入力し、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの替わりに、水平走査期間毎に、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVを入力する構成になっている。
【００５０】
従って、本実施形態に係る走査線駆動回路１３０についても、上述したデータ線駆動回路１４０と同様、（ｎ＋１）段に縦続接続されたラッチ回路１４３０およびｎ個の論理ユニットＵ１〜Ｕｎにより構成する。この回路構成により、各ラッチ回路１４３０から出力される信号のアクティブ期間には互いにオーバーラップを生じる可能性があるが、各論理ユニットＵ１〜Ｕｎから出力されるｎ個の信号Ｓ１〜Ｓｎのアクティブ期間は互いにオーバーラップを生じさせないようにすることが可能である。よって、この信号を走査線信号として使用すれば、同一画像信号が異なる走査線に供給されてしまうことはない。
【００５１】
＜本実施形態の動作＞
次に、上述した構成に係る液晶装置における動作について説明する。
【００５２】
走査線駆動回路１３０に供給された転送開始パルスＤＹは、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVにより順次シフトされ、各走査線１１２に出力される。そして、複数のデータ線１１４が１本ずつ線順次にＹ方向に選択される。
【００５３】
以下、データ線駆動回路１４０内の信号の流れについて、図５および図６に示すタイミングチャートを参照し説明する。図５は、データ線駆動回路１４０の概略動作を示すタイミングチャートである。
【００５４】
この図に示されるように、１系統の画像信号Ｖｉｄｅｏは、画像信号処理３００により、画像信号ＶＩＤ１〜ＶＩＤ６に分配され、時間軸に対して６倍に伸長される。さらに、あるデータ線が選択される期間の最初、すなわち水平走査期間の最初において、データ線駆動回路１４０には、転送開始パルスＤＸが供給される。
【００５５】
初段のラッチ回路１４３０に供給された転送開始パルスＤＸは、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVに応じて、各々のラッチ回路１４３０から信号Ｐ１〜Ｐｎとして順次出力される。そして、連続する２つのラッチ回路１４３０にそれぞれ対応して設けられる各ＮＡＮＤ回路１４６４から信号Ｑ１〜Ｑｎが順次出力される。また、各ラッチ回路１４３０の出力端子に対して設けられたインバータ１４７６により、信号Ｐ１〜Ｐｎを時間ｔｄだけ遅延させた信号Ｒ１〜Ｒｎが順次出力される。また、この信号Ｒ１〜Ｒｎと、信号Ｑ１〜Ｑｎに基づいて、ＮＯＲ回路１４７４は、サンプリング信号Ｓ１〜Ｓｎを順次生成する。
【００５６】
図６は、上述した信号Ｐ１〜Ｐ４、信号Ｑ１〜Ｑ３、信号Ｒ１〜Ｒ３および信号Ｓ１〜Ｓ３の各波形を示すタイミングチャートである。ここでは、ラッチ回路１４３０、ＮＡＮＤ回路１４６４およびインバータ１４７６を構成するＰチャネル型ＴＦＴのＶｔｈにバラツキがあり、他の構成部分のバラツキは無視するものとする。また、同図において、黒く塗りつぶした領域は、立ち上がりエッジまたは立ち下がりエッジの発生タイミングがバラツク範囲を示している。
【００５７】
図に示すように、第１段目から第３段目のラッチ回路１４３０から出力される各信号Ｐ１〜Ｐ４の立ち上がりエッジのタイミングは、それらを構成するＰチャネル型ＴＦＴのＶｔｈにバラツキに応じて、黒く塗りつぶした領域内で発生する。一方、ＮＡＮＤ回路１４６４のＰチャネル型ＴＦＴにもＶｔｈのバラツキがある。このため、ＮＡＮＤ回路１４６４の各出力信号Ｑ１〜Ｑ３は、図に示すようにアクティブ期間（Ｌレベル）がオーバーラップすることがある。例えば、信号Ｑ１のアクティブ期間がタイミングｔ３８で終了し、信号Ｑ２のアクティブ期間がタイミングｔ３７から開始するものとすれば、信号Ｑ１と信号Ｑ２とは、タイミングｔ３７からｔ３８までの期間オーバラップする。
【００５８】
信号Ｒ１〜Ｒ３は、信号Ｐ２〜Ｐ４をインバータ１４７６により時間ｔｄだけ遅延反転させた信号である。上述したようにインバータ１４７６の遅延時間ｔｄは、オーバーラップ期間ｔｂよりも長くなるように設定されている。このため、信号Ｒ２，Ｒ３のアクティブ期間（Ｌレベル）の開始タイミングは、信号Ｑ１，Ｑ２のアクティブ期間（Ｈレベル）の終了タイミングよりも必ず後になる。例えば、信号Ｐ３がタイミングｔ３７においてＬレベルからＨレベルに変化するものとすれば、信号Ｒ２は、タイミングｔ３７から時間ｔｄが経過してタイミングｔ３９に至った時に、ＨレベルからＬレベルに変化する。一方、ＮＡＮＤ回路１４６４を構成するＰチャンネル型ＴＦＴのＶｔｈ値のバラツキによって、信号Ｑ１の立ち上がりエッジが最も遅れて発生するものとすれば、信号Ｑ１のアクティブ期間はタイミングｔ３８で終了する。すなわち、信号Ｒ２のアクティブ期間（Ｌレベル）の開始タイミングは、信号Ｑ１のアクティブ期間（Ｈレベル）の終了タイミングよりも必ず後になる。
【００５９】
次に、信号Ｓ１〜Ｓ３は、信号Ｑ１〜Ｑ３と信号Ｒ１〜Ｒ３に基づいて、ＮＯＲ回路１４７４によって生成される。ＮＯＲ回路１４７４の出力信号は、各入力信号を反転してしたものの論理積として与えられる。したがって、信号Ｓ１〜Ｓ３のアクティブ期間（Ｈレベル）は、信号Ｑ１〜Ｑ３のアクティブ期間（Ｌレベル）と信号Ｒ１〜Ｒ３のアクティブ期間（Ｌレベル）とが重複する期間となる。信号Ｒ１〜Ｒ３は、信号Ｐ２〜信号Ｐ４を時間ｔｄだけ遅延して得られたものであるから、信号Ｓ１〜Ｓ３のアクティブ期間は、信号Ｑ１〜Ｑ３のアクティブ期間を信号Ｒ１〜Ｒ３のアクティブ期間によって制限したものとなる。具体的には、信号Ｑ１〜Ｑ３のアクティブ期間の開始タイミングが、信号Ｒ１〜Ｒ３によって制限される。
【００６０】
例えば、信号Ｓ２に着目すると、制限される前の信号Ｑ２においては、アクティブ期間の開始タイミングはタイミングｔ３７からｔ３８までの範囲内にある。これを、アクティブ期間の開始タイミングがタイミングｔ３９からｔ４０までの範囲内にある信号Ｒ２によって制限するから、信号Ｓ２のアクティブ期間の開始タイミングは最も早いとしてもタイミングｔ３９となる。これに対して、信号Ｓ１の終了タイミングは、最も遅いとしてもタイミングｔ３８である。すなわち、信号Ｓ２の開始タイミングは信号Ｓ１の終了タイミングよりも必ず後になる。よって、信号Ｓ１と信号Ｓ２のアクティブ期間がオーバーラップすることは起こり得ない。このように、インバータ１４７６の遅延時間ｔｄを信号のバラツキ期間ｔｂよりも若干長いものに設定しておくことにより、信号Ｓ１と信号Ｓ２の関係と同様、他の信号Ｓ１〜Ｓｎ間においても互いのアクティブ期間にオーバーラップすることは起こり得ない。
【００６１】
なお、この遅延時間ｔｄは、遅延回路１４７４の構成を、３連のインバータや、ディレイラインに置き換えたり、あるいはインバータのゲートサイズを変更することにより調整可能である。この調整は数ｎｓｅｃ単位で行うことができるため、必要以上に信号Ｓ１〜Ｓｎ間におけるアクティブ（Ｈレベル）期間が狭められることにもならない。
【００６２】
以上の信号Ｓ１〜Ｓｎが、本実施形態に係るデータ駆動回路１４０におけるサンプリング信号として使用される。例えば、サンプリング信号Ｓ１がＨレベルとなると、この群に属する６本のデータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされて、これらの画像信号ＶＩＤ１〜ＶＩＤ６が現時点で選択された走査線と交差する６個の要素に、当該ＴＦＴ１１６によってそれぞれ書き込まれることとなる。この後、サンプリング信号Ｓ２がＨレベルとなると、今度は、次の６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号ＶＩＤ１〜ＶＩＤ６がその時点で選択された走査線１１２と交差する６個の要素に、当該ＴＦＴ１１６によってそれぞれ書き込まれる。上述したように、サンプリング信号Ｓ１とサンプリング信号Ｓ２のアクティブ（Ｈレベル）期間がオーバーラップすることはないので、表示品位を低下させる問題も生じない。
【００６３】
以下同様にして、サンプリング信号Ｓ３、Ｓ４、・・・、Ｓｎが順次Ｈレベルとなると、各サンプリング信号に属する６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号がその時点で選択された走査線１１２と交差する６個の画素にそれぞれ書き込まれることとなる。そして、この後、次の走査線１１２が選択され、再び、サンプリング信号Ｓ１〜Ｓｎが順次出力されて、同様な書き込みが繰り返し実行されることとなる。
【００６４】
なお、このような駆動方式では、データ線１１４を１本毎に駆動する方式と比較すると、各スイッチ１５１による画像信号のサンプリング時間が６倍となるので、各画素における充放電時間が十分に確保される。このため、高コントラスト化が図られることになる。さらに、データ線駆動回路１４０におけるラッチ回路１４３０の段数、および、クロック信号ＣＬＸおよびその反転クロックＣＬＸINVの周波数が、それぞれ１／６に低減され、段数の低減化および低消費電力化も図られる。
【００６５】
＜液晶パネルの構成例＞
次に、上述した各実施形態に係るデータ線駆動回路１４０を有する液晶パネル１００の全体構成について図７および図８を参照して説明する。ここで、図７は、液晶パネル１００の構成を示す斜視図であり、図８は、図７におけるＡ−Ａ’線の断面図である。
【００６６】
液晶パネル１００は、画素電極１１８等が形成されたガラスや、半導体、石英などの素子基板１０１と、共通電極１０８等が形成されたガラスなどの透明な対向基板１０２とが、スペーサ１０３の混入されたシール材１０４によって一定の間隔を保って、互いに電極形成面が対向するように貼り合わせされるとともに、この間隔に電気光学材料としての液晶１０５が封入された構造をとっている。シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００６７】
ここで、素子基板１０１の対向面であって、シール材１０４の外面一辺においては、上述したデータ線駆動回路１４０およびサンプリング回路１５０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。さらに、この一辺には複数の外部回路接続端子１０７が形成されて、タイミングジェネレータ２００および画像信号処理回路３００からの各種信号を入力する構成となっている。
【００６８】
対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライブ状や、モバイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどの遮光膜が設けられ、第３に、液晶パネル１００に光を照射するバックライトが設けられる。なお、色光変調の用途の場合には、カラーフィルタは形成されずに遮光膜が対向基板１０２に設けられる。
【００６９】
また、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微少粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏向板などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００７０】
なお、駆動回路１２０等の周辺回路の一部または全部を、素子基板１０１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導通フィルムを介して電気的および機械的に接続する構成としてもよい。また、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導通フィルムを介して電気的および機械的に接続する構成としてもよい。
【００７１】
＜変換数と１群を構成するデータ線数との関係＞
上述の説明において、サンプリング回路１５０は、１群とする６本のデータ線１１４に対して、６系統に変換された画像信号ＶＩＤ１〜ＶＩＤ６を同時にサンプリングして供給し、画像信号ＶＩＤ１〜ＶＩＤ６の印加をデータ線群毎に順次行うように構成しているが、この変換数および同時に印加するデータ線数（すなわち、１群を構成するデータ線数）は、「６」に限られるものではない。例えば、サンプリング回路１５０におけるスイッチ１５１の応答速度が十分に高いのであれば、画像信号をパラレルに変換することなく１本の信号線にシリアル伝送して、各データ線１１４毎に順次サンプリングするように構成しても良い。また、変換数および同時に印加するデータ線の数を「３」や、「１２」、「２４」等として、３本や、１２本、２４本等のデータ線に対して、３系統変換や、１２系統変換、２４系統変換等して並列供給させた画像信号を同時に供給する構成としてもよい。なお、変換数および同時に印加するデータ線数としては、カラーの画像信号が３つの原色に係る信号からなることとの関係から、３の倍数であることが制御や回路などを簡易化する上で望ましい。
【００７２】
＜素子基板の構成など＞
また、上述した実施形態においては、液晶パネル１００の素子基板１０１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、型が形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ１１６）や駆動回路１２０の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【００７３】
例えば、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、型が形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路１２０の素子を構成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の電気光学装置として用いることができないため、画素電極１１８をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透過基板として、画素電極１１８を反射型としても良い。
【００７４】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線１１２を一方の基板に形成し、データ線１１４を他方の基板に形成するとともに、２端子素子を、走査線１１２またはデータ線１１４のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、２端子素子が接続される画素電極と、対向基板に形成される信号線（データ線１１４または走査線１１２の一方）と、これらの間に挟持される液晶とから構成されることとなる。
【００７５】
さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００７６】
＜画素の構成＞
また、上述した実施形態においては、複数の走査線１１２と複数のデータ線１１４の各交点に対応する画素において、１個のＴＦＴ１１６とこれに接続される画素電極１１８とを設けたが、本発明は、これに限定されるものではなく、１画素に複数のＴＦＴをスイッチング素子として設け、各画素にメモリ機能を持たせるようにしてもよい。要は、走査線とデータ線の交差に対応してスイッチング素子と画素電極を設けたものであれば足り、１画素当たりのスイッチング素子の個数は問わない。
【００７７】
＜電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図９に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、電源回路１００４、液晶パネル１００、駆動回路１２０、および、タイミングジェネレータ２００により構成される。尚、駆動回路１２０は液晶パネル１００に内蔵されている。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）や、ＲＡＭ（Random Access Memory）などのメモリ、各種ディスクなどのストレージユニット、画像信号を同調出力する同調回路等を備え、タイミングジェネレータ２００により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に供給するものである。次に、表示情報処理回路１００２は、上述したＳ／Ｐ変換回路３０２や、増幅・反転回路３０４のほか、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＸとともに、駆動回路１２０に供給するものである。なお、図１３において、クロック信号ＣＬＸは、表示情報処理回路１００２を介して供給されているが、図１に示されるように、タイミングジェネレータ２００から駆動回路１２０に直接供給されて、画像処理回路３００の上位構成である表示情報処理回路１００２が、タイミングジェネレータ２００によるクロック信号に同期して動作する構成としてもよい。
【００７８】
次に、上述した液晶パネル１００を具体的な電子回路に用いた例のいくつかについて説明する。
【００７９】
＜その１：プロジェクタ＞
はじめに、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図１０は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、内部に配置された３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブとしての液晶パネル１００Ｒ、１００Ｂ、および１００Ｇにそれぞれ導かれる。ここで、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
【００８０】
液晶パネル１００Ｒ、１００Ｂおよび１００Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン１１２０にカラー画像が投射されることとなる。
【００８１】
ここで、各液晶パネル１００Ｒ、１００Ｂおよび１００Ｇによる表示像について着目すると、液晶パネル１００Ｇによる表示像は、各液晶パネル１００Ｒ、１００Ｂによる表示像に対して左右反転していることが必要となる。このため、水平走査方向は、液晶パネル１００Ｇと、液晶パネル１００Ｒ、１００Ｂとでは互いに逆方向の関係となる。なお、液晶パネル１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が投射されるので、カラーフィルタを設ける必要はない。
【００８２】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１１は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【００８３】
＜その３：携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１２は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、液晶パネル１００を備えるものである。その液晶パネル１００にも、必要に応じてその背面にバックライトが設けられる。
【００８４】
なお、電子機器としては、図１０〜図１２を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等等が挙げられる。そして、それらの各種電子機器に対して、各実施形態の液晶パネル、さらには電気光学装置が適用可能である。
【００８５】
【発明の効果】
以上説明したように本発明によれば、データ線駆動回路から出力されるサンプリング信号や走査線駆動回路から出力される信号のオーバーラップ期間の発生が未然に防止されるため、表示品位の低下を抑えることが可能となる。このために外部信号を供給する必要もない。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る駆動回路を適用した液晶装置の全体構成を示すブロック図である。
【図２】 同液晶装置におけるデータ線駆動回路の構成を示すブロック図である。
【図３】 同データ線駆動回路のラッチ回路の構成例を示す回路図である。
【図４】 （ａ）〜（ｃ）は、それぞれ同液晶装置におけるサンプリング回路のスイッチ構成を示す回路図である。
【図５】 同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図６】 同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図７】 同液晶パネルの構造を示す斜視図である。
【図８】 同液晶パネルの構造を説明するための一部断面図である。
【図９】 同液晶装置が適用される電子機器の概略構成を示すブロック図である。
【図１０】 同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す斜視図である。
【図１１】 同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１２】 同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１３】 従来技術におけるデータ線駆動回路の構成を示すブロック図である。
【図１４】 同データ線駆動回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１００……液晶パネル
１０１……素子基板
１０２……対向基板
１１６……ＴＦＴ
１２０……駆動回路
１３０……走査線駆動回路
１４０……データ線駆動回路
１５０……サンプリング回路
１５１……スイッチ
１４３０……ラッチ回路
１４６４……ＮＡＮＤ回路
１４７４……ＮＯＲ回路
１４７６……ＮＯＴ回路
１４８６……アナログスイッチ
【発明の属する技術分野】
本発明は、高品位な表示が可能な電気光学装置、その駆動回路、データ線駆動回路および走査線駆動回路、ならびに、この電気光学装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
従来の液晶装置は、画像表示領域に複数のデータ線および複数の走査線を形成し、各データ線と各走査線の交差に各々対応して薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）および画素電極を設けてある。各ＴＦＴは対応する走査線の電圧によってオン・オフが制御される。そして、ＴＦＴがオン状態になると、データ線の電圧がＴＦＴを介して画素電極に印加されるようになっている。
【０００３】
液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、画像信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路、サンプリング回路などから構成されている。これらの駆動回路を構成する能動素子は、画像表示領域に形成されるＴＦＴを同一のプロセスによって形成されるＰチャンネル型およびＮチャンネル型のＴＦＴである。
【０００４】
データ線駆動回路は、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリング信号として出力する回路であり、走査線駆動回路は、複数のラッチ回路を備え、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力する回路である。また、サンプリング回路は、各データ線毎に設けられるサンプリング用のスイッチを備え、外部から供給される画像信号を、データ線駆動回路によるサンプリング信号に従いサンプリングし、各データ線に供給する回路である。
【０００５】
図１３は、従来技術に係るデータ線駆動回路１４００の構成を示すブロック図である。データ線駆動回路１４００は、ラッチ回路１４３０およびＮＡＮＤ回路１４６４から構成される。このうち、ラッチ回路１４３０はクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVのレベル遷移（立ち上がり、立ち下がり）時において、その直前の入力レベルを出力する回路である。この出力信号は次段に位置するラッチ回路１４３０の入力信号として供給されるため、初段のラッチ回路１４３０に供給された転送開始パルスＤＸは、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVに応じて、各々のラッチ回路１４３０から順次出力される。また、各ＮＡＮＤ回路１４６４は、連続する２つのラッチ回路１４３０の間に各々設けられ、それらからサンプリング信号Ｑ１〜Ｑｎが出力される。
【０００６】
【発明が解決しようとする課題】
ところで、データ線駆動回路１４００は、上述したようにＰチャンネル型およびＮチャンネル型のＴＦＴによって構成される。ＴＦＴのオン電流やＶｔｈ（トランジスタのスレッショルド電圧）特性は、同一基板上に存在するものであっても、その基板位置によりバラツキが生じる。例えば、ＴＦＴのＶｔｈの値は、製造プロセスにおけるイオンドーピーングによって調整されるが、ドーピング量を広い面積にわたって理想的に均一とすることは極めて難しい。このため、離れた位置に形成されるＴＦＴでは、Ｖｔｈが相違してしまう。
【０００７】
このようにデータ線駆動回路１４００を構成する各ＴＦＴの特性がバラツクと、各ＮＡＮＤ回路１４６４や各ラッチ回路１４３０の伝搬遅延時間やあるいは信号の立ち上がり時間がバラツクことになる。
【０００８】
ここでは、Ｐチャネル型ＴＦＴのＶｔｈ値にバラツキが生じた場合を想定し、これに起因する問題点を具体的に説明する。一般に、ＴＦＴによりラッチ回路１４３０やＮＡＮＤ回路１４６４を構成する場合、Ｐチャネル型ＴＦＴを高電位側電源に接続して用いる。このため、Ｐチャネル型ＴＦＴのＶｔｈ値がバラツクと、ラッチ回路１４３０やＮＡＮＤ回路１４６４の出力信号の立ち上がりエッジの発生タイミングにバラツキが生じることになる。
【０００９】
図１４に示すタイミングチャートは、ラッチ回路１４３０やＮＡＮＤ回路１４６４の出力信号の波形をバラツキまで含めて示したものである。同図において、黒く塗りつぶした領域が立ち上がりエッジに起因するバラツキ範囲である。
【００１０】
仮に、１段目のラッチ回路１４３０の伝搬遅延時間が最小であれば、該ラッチ回路１４３０の出力信号Ｐ１はタイミングｔ１においてＬレベルからＨレベルに立ち上がる。一方、その伝搬遅延時間が最大であれば、出力信号Ｐ１はタイミングｔ２においてＬレベルからＨレベルに立ち上がる。結果、この信号Ｐ１のアクティブ（Ｈレベル）期間の開始時はタイミングｔ１からｔ２までの範囲のバラツキを生じることになる。図においては、このバラツキの期間をｔｂと示している。ここでは、Ｐチャネル型ＴＦＴのＶｔｈ値のバラツキのみを考慮しているため、出力信号Ｐ１のアクティブ（Ｈレベル）期間の終了時はタイミングｔ５でありバラツキは存在していない。
【００１１】
２段目のラッチ回路１４３０も同様にして、該ラッチ回路の出力信号Ｐ２のアクティブ（Ｈレベル）期間の開始タイミングｔ３からｔ４の範囲、つまりｔｂの期間のバラツキが生じており、アクティブ（Ｈレベル）期間の終了タイミングｔ６となる。以下、３段目以降のラッチ回路１４３０についても同様である。
【００１２】
次に、１段目と２段目のラッチ回路１４３０の間に設置されるＮＡＮＤ回路１４６４の出力信号Ｑ１について考える。該ＮＡＮＤ回路１４６４に供給される信号Ｐ１およびＰ２には、上述したように、アクティブ（Ｈレベル）期間の開始時にバラツキが存在している。このうち、信号Ｐ２のアクティブ（Ｈレベル）期間の開始時におけるバラツキが、該ＮＡＮＤ回路１４６４の出力信号Ｑ１のアクティブ（Ｌレベル）期間の開始時のバラツキ（タイミングｔ３からｔ４、期間ｔｂ）を生じさせている。また、該ＮＡＮＤ回路１４６４を構成するＰチャネル型ＴＦＴのＶｔｈ値のバラツキにより信号Ｑ１の立ち上がり時（アクティブ期間の終了時）にも、タイミングｔ５からｔ６の範囲（ｔｂ期間）にバラツキが生じることになる。なお、図中においては、信号Ｐ３のアクティブ（Ｈレベル）期間の開始時もタイミングｔ５からｔ６の範囲（ｔｂ期間）のバラツキを生じているが、上記信号Ｑ１のバラツキには無関係である。
【００１３】
同様にして２段目と３段目のラッチ回路１４３０の間に設置されるＮＡＮＤ回路１４６４の出力信号Ｑ２についても、アクティブ期間は開始時・終了時ともにｔｂ期間のバラツキが存在している。
【００１４】
ここで、信号Ｑ１のアクティブ（Ｌレベル）期間の終了時および信号Ｑ２のアクティブ（Ｌレベル）期間の開始時に着目する。双方の期間ともタイミングｔ５とｔ６の範囲（ｔｂ期間）にあるため、例えば、信号Ｑ１のアクティブ（Ｌレベル）期間の終了時がタイミングｔ６であり、信号Ｑ２のアクティブ（Ｌレベル）期間の開始時がタイミングｔ５である場合も起こりうる。この場合、タイミングｔ５からｔ６の間（ｔｂ期間）、双方の信号のアクティブ（Ｌレベル）期間はオーバーラップしてしまう。さらに、Ｑ３以降の信号についても同様のオーバーラップが発生する可能性がある。
【００１５】
このような信号Ｑ１〜Ｑｎをサンプリング信号として使用した場合、サンプリング期間のオーバーラップが生じる。これは、あるデータ線に本来サンプリングされるべき画像信号が別のデータ線にも供給されることを意味する。この場合、複数のデータ線に同一画像信号が取り込まれ、結果、表示解像度や階調度が劣化し表示品位を低下するといった問題が起こる。
【００１６】
特に、最近では、ドットクロックの高周波数化に対処すべく、１系統の画像信号を複数のｍ系統にシリアル−パラレル変換（相展開）するとともに、これらｍ系統の画像信号をサンプリング信号に従って同時にサンプリングして、ｍ本のデータ線に供給する技術が開発されている。このような技術を適用した液晶装置において、サンプリング信号がオーバーラップして出力されると、ｍ本単位で表示品位の低下が発生するので、視覚的に検知され易いといった問題が起こる。
【００１７】
この表示品位の低下対策として、サンプリング信号に対して制限信号（イネーブル信号）を外部入力し、これによりサンプリング信号のアクティブ期間を制限することも考えられる。データ線への画像信号の供給期間はサンプリング信号のアクティブ期間によって決まるが、データ線には寄生容量が付随しているため、サンプリング信号のアクティブ期間はできる限り長くする必要がある。すなわち、外部から制限信号を供給してアクティブ期間を制限する場合には、オバーラップ期間を解消できる程度に制限信号のパルス幅を狭く（数ｎｓｅｃ程度）する必要がある。このためには、制限信号を高いスルーレートで駆動する必要があり、制限信号を駆動する駆動回路の消費電流が増加するといった問題がある。一方、駆動回路の消費電流を抑制するには、制限信号のパルス幅を広くせざるを得ないため、サンプリング信号が必要以上に制限（イネーブル）されてしまうといった問題がある。
【００１８】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、データ線駆動回路から出力されるサンプリング信号や、走査線駆動回路から出力される信号のオーバーラップ期間の発生を外部信号を使用すること無く防止して、表示品位を向上させる電気光学装置の駆動回路、および、電気光学装置、並びに、この電気光学装置を表示部に用いた電子機器を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電気光学装置の駆動回路にあっては、
複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置の駆動回路であって、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前期各走査線または前記データ線を選択する信号を生成する複数の単位駆動回路を有し、前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、前記遅延回路は、インバータで構成され、前記アクティブ期間生成回路は、 NAND 回路で構成され、前記制限回路は、 NOR 回路で構成され、前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とするものである。
更に、本発明に係る電気光学装置の駆動回路にあっては、インバータで構成された前記遅延回路と、ＮＡＮＤ回路で構成され、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成する前記アクティブ期間生成回路と、ＮＯＲ回路で構成され、前記アクティブ期間生成回路の出力信号のアクティブ期間を前記インバータの出力信号によって制限する前記制限回路とを備えることを特徴とするものである。
また、本発明に係る電気光装置のデータ駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線とに接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置のデータ線駆動回路であって、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前期各データ線を選択するサンプリング信号を生成する複数の単位駆動回路と、前記サンプリング信号に基づいて画像信号をサンプリングして前記データ線に供給する複数のスイッチを有し、前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、前記遅延回路は、インバータで構成され、前記アクティブ期間生成回路は、 NAND 回路で構成され、前記制限回路は、 NOR 回路で構成され、前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とするものである。
更に、前記各データ線に対応する複数のスイッチは、ｍ（ｍは２以上の自然数）本の前記データ線に対応してブロック化されており、前記サンプリング信号をブロック化されたスイッチ毎に供給することを特徴とするものである。
更に、本発明に係る電気光学装置の走査線駆動回路は、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置の走査線駆動回路であって、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前記各走査線を選択する信号を生成する複数の単位駆動回路とを有し、前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、前記遅延回路は、インバータで構成され、前記アクティブ期間生成回路は、 NAND 回路で構成され、前記制限回路は、 NOR 回路で構成され、前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とするものである。
更に、本発明に係る電気光学装置は、前記画像表示領域が、相対向する一対の基板から構成され、一方の基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタとを備えることを特徴とするものである。
更に、本発明に係る電子機器は、前記電気光学装置を表示部に用いることを特徴とするものである。
【００２０】
この発明によれば、前記２つの単位回路の出力信号により決定されるアクティブ期間が互いにオーバーラップする場合であっても、前記アクティブ期間は前記制限回路により制限されるため、前記制限回路から出力される信号においてはオーバーラップする期間が生じない。従ってこの信号を、例えばサンプリング信号として使用すれば、同一画像信号が異なるデータ線にサンプリングされないため、表示品位の劣化を生じることもない。
【００２１】
ここで、前記単位駆動回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限する回路であることが望ましい。この場合には、例えば、前記２つの単位回路の出力信号により決定されるアクティブ期間が他のものとオーバーラップする場合であっても、前期制限回路により、このアクティブ期間の開始部分は制限されるため、制限後の信号は互いにオーバーラップすることがなく、このために表示品位の劣化を引き起こすようなことにもならない。
【００２２】
くわえて、前記遅延回路をインバータで構成し、前記制限回路は、連続する２つの単位回路の出力信号を入力するＮＡＮＤ回路と、このＮＡＮＤ回路の出力信号のアクティブ信号を、前記インバータの出力信号によって制限するＮＯＲ回路とを備えることが望ましい。これによれば、遅延回路における遅延時間の調整が容易かつ確実に行うことができ、ＮＯＲ回路から出力される信号のオーバーラップも未然に防ぐことができる。
【００２３】
また、本発明に係る電気光学装置のデータ線駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線とに接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置に用いられることを前提とし、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前記各データ線を選択するサンプリング信号を生成する複数の単位駆動回路と、前記サンプリング信号に基づいて画像信号をサンプリングして前記データ線に供給する複数のスイッチとを有し、前記単位駆動回路は、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を、前記遅延回路の出力信号に基づいて制限する制限回路とを具備することを特徴とするものであってもよい。
【００２４】
これによれば、上記制限回路から出力される信号は互いにオーバーラップする期間が生じないため、この信号をサンプリング信号として使用すれば、同一画像信号が異なるデータ線に供給されてしまうこともなく、表示品位の劣化を生じることもない。
【００２５】
また、この発明において、前記各データ線に対応する複数のスイッチは、ｍ（ｍは２以上の自然数）本の前記データ線に対応してブロック化されており、前記サンプリング信号をブロック化されたスイッチ毎に供給するものであることが望ましい。
【００２６】
これによれば、画像信号をサンプリングするスイッチ等の性能を高めることなく、ドットクロックの高周波数化に対処することができる。
【００２７】
また、本発明に係る電気光学装置の走査線線駆動回路にあっては、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置に用いられることを前提とし、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前記各走査線を選択する信号を生成する複数の単位駆動回路を有し、前記単位駆動回路は、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を、前記遅延回路の出力信号に基づいて制限する制限回路とを具備することを特徴とするものであってもよい。
【００２８】
これによれば、上記制限回路から出力される信号は互いにオーバーラップする期間が生じないため、この信号を走査線信号として使用すれば、同一画像信号が異なる走査線に供給されてしまうこともなく、表示品位の劣化を生じることもない。
【００２９】
また、本発明に係る電気光学装置にあっては、上記電気光学装置の駆動回路と画像表示領域とを備えるものであり、前記画像表示領域は、相対向する一対の基板から構成され、一方の基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタとを備えるのが望ましい。このトランジスタによりオン画素とオフ画素が電気的に分離可能となり、画質のコントラストが良好な高精細表示が可能となる。
【００３０】
また、上記課題を解決するために、本発明に係る電気機器にあっては、上記電気光学装置を表示部に用いることを特徴としているので、高品位な表示を行うことが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。以下、本実施形態に係る電気光学装置として、電気光学材料である液晶を用いた液晶装置を一例として説明をする。
【００３２】
＜液晶装置の全体構成＞
図１は、この液晶装置の電気的な構成を示すブロック図を示したものである。液晶装置は、液晶パネル１００、タイミングジェネレータ２００および画像信号処理回路３００から構成される。タイミングジェネレータ２００は、この液晶装置の各部で使用される制御信号（必要に応じて後述する。）を出力する装置である。
【００３３】
画像信号処理回路３００内のＳ／Ｐ変換回路３０２は、１系統の画像信号Ｖｉｄｅｏを、６系統の画像信号にシリアル−パラレル変換する回路である。入力画像信号Ｖｉｄｅｏを６系統にシリアル−パラレル変換する理由は、サンプリング回路１５０において、サンプリング用のスイッチ１５１を構成するＴＦＴのソース領域への画像信号の印加時間を長くし、サンプリング時間および充放電時間を十分に確保するためである。
【００３４】
増幅・反転回路３０４は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適宜、増幅して画像信号ＶＩＤ１〜ＶＩＤ６として液晶パネル１００に対し並列的に供給する回路である。なお、反転が必要か否かは、データ信号の印加方式が▲１▼走査線１１２単位の極性反転であるか、▲２▼データ線１１４単位の極性反転であるか、▲３▼画素単位の極性反転、▲４▼画面単位の極性反転であるかに応じて定められ、その反転周期は、１水平走査期間、１垂直走査期間またはドットクロック周期に設定される。
【００３５】
＜液晶パネルの構成＞
次に、液晶パネル１００の電気的な構成を説明する。液晶パネル１００は、素子基板と対向基板とが互いに電極形成面を対向して貼付された構成となっている。素子基板には、図１においてＸ方向に沿って平行に複数の走査線１１２が形成され、Ｙ方向に沿って平行に複数本のデータ線１１４が形成されている。そして、この走査線１１２とデータ線１１４の各交点には、各画素を制御するためのスイッチとなるＴＦＴ１１６のゲート電極が走査線１１２に接続されており、ＴＦＴ１１６のソース電極がデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレイン電極が画素電極１１８に接続されている。各画素は、画素電極１１８と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成され、走査線１１２とデータ線１１４との各交点に対応してマトリクス状に配列されている。
【００３６】
駆動回路１２０は、走査線駆動回路１３０、データ線駆動回路１４０およびサンプリング回路１５０から構成され、透過性および絶縁性を有するガラス等からなる素子基板の対向面にあって、表示領域の周辺部に形成されている。
【００３７】
＜データ線駆動回路の構成＞
次に、本実施形態に係るデータ線駆動回路１４０について説明する。データ線駆動回路１４０は、水平走査期間の最初に供給される転送開始パルスＤＸを、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVに従い順次シフトすることによって、サンプリング信号Ｓ１〜Ｓｎを所定の順番に出力するものである。
【００３８】
図２は、データ線駆動回路１４０の構成を示すブロック図である。この図に示すようにデータ線駆動回路１４０は、（ｎ＋１）段に縦続接続されたラッチ回路１４３０とｎ個の論理回路ユニットＵ１〜Ｕｎとから大略構成されている。なお、クロック信号ＣＬＸ、その反転クロック信号ＣＬＸINV、転送開始パルスＤＸは、いずれも図１におけるタイミングジェネレータ２００によって、画像信号ＶＩＤ１〜ＶＩＤ６と同期して供給される。
【００３９】
（ｎ＋１）段に接続されたラッチ回路１４３０は、シフトレジスタとして機能する。１個のラッチ回路１４３０は、供給されるクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVのレベル遷移（立ち下がり、立ち上がり）時において、その直前の入力信号レベルを出力するとともに、その出力信号を後段に位置するラッチ回路１４３０の入力信号として供給する。
【００４０】
図３は、ラッチ回路１４３０の具体的構成の一例を示したものである。ラッチ回路１４３０は、クロックドインバータ１４３２、１４３６およびインバータ１４３４により構成され、これらはさらにＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴから構成されている。以下、奇数段（ｉ段目）のラッチ回路１４３０と偶数段（ｉ＋１段目）のラッチ回路１４３０についてのそれぞれの構成を述べる。
【００４１】
奇数段のクロックドインバータ１４３２は、クロック信号ＣＬＸの立ち上がり（反転クロック信号ＣＬＸINVの立ち下がり）における入力信号を反転するとともに、この状態を次のクロック信号ＣＬＸの立ち上がりまで保持する。同段のクロックドインバータ１４３６は、反転クロック信号ＣＬＸINVの立ち上がり（クロック信号ＣＬＸの立ち下がり）における入力信号を反転するとともに、この状態を次のクロック信号ＣＬＸINVの立ち上がりまで保持する。偶数段のクロックドインバータ１４３２、１４３６は、入力されるクロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVの関係が奇数段のものと入れ替わったものに対応する。すなわち、偶数段のクロックドインバータ１４３２、１４３６の取り込みおよび保持については、それぞれ奇数段のものと入れ替わったものに相当する。
【００４２】
このような構成において、クロックドインバータ１４３２の出力は、インバータ１４３４により反転された後、該ラッチ回路１４３０から出力されるとともに、クロックドインバータ１４３６の入力に帰還される。この結果、奇数段のクロックドインバータ１４３２は、クロック信号ＣＬＸの立ち上がりで入力信号を取り込む一方、これに続く偶数段のクロックドインバータ１４３２は、反転クロック信号ＣＬＸINVの立ち上がりで入力信号を取り込むことになる。よって、偶数段のインバータ１４３４から出力される信号Ｐ（ｉ＋１）は、その前段のインバータ１４３４から出力される信号Ｐｉよりも、クロック信号ＣＬＸ（反転クロック信号ＣＬＸINV）の半周期だけ遅延したものに相当する。つまり、第１段〜第ｎ段のラッチ回路１４３０からそれぞれ出力される信号Ｐ１〜Ｐｎは、１番最初に入力される転送開始パルスＤＸを、クロック信号ＣＬＸの反周期ずつ順次シフトしたものとなる。なお、ｉは、第１段〜第（ｎ＋１）段のラッチ回路１４３０を一般化して説明するためのものである。また、ラッチ回路１４３０は単位回路の一例であり、このほかに、フリップフロップや、容量回路などを用いても良いし、これらを適宜組み合わせて用いてもよい。
【００４３】
次に、ｎ個の論理回路ユニットＵ１〜Ｕｎについて説明する。図２に示すように各論理回路ユニットＵ１〜Ｕｎは、連続する２つのラッチ回路１４３０対応して各々設けられており、前段のラッチ回路１４３０の出力信号と後段のラッチ回路の出力信号とに基づいて、サンプリング信号Ｓ１〜Ｓｎを生成する。
【００４４】
各論理回路ユニットＵ１〜Ｕｎは、いずれもＮＡＮＤ回路１４６４、インバータ１４７６およびＮＯＲ回路１４７４から構成されている。論理回路ユニットＵｉのＮＡＮＤ回路１４６４は、ｉ段目のラッチ回路１４３０の出力信号ＰｉとＩ＋１段目のラッチ回路１４３０の出力信号Ｐｉ＋１との論理積を反転したものを信号Ｑｉとして出力する。換言すれば、信号Ｑｉのアクティブ期間は、ＮＡＮＤ回路１４７４によって、信号Ｐｉと信号Ｐｉ＋１とに基づいて決定されている。ここで、ラッチ回路１４３０等を構成するＴＦＴの特性にバラツキがあるとすれば、信号Ｑ１〜Ｑｎのアクティブ期間は相互にオーバーラップすることがある。
【００４５】
このオーバーラップの発生を無くすため、論理回路ユニットＵｉは、さらにインバータ１４７６およびＮＯＲ回路１４７４を備えている。まず、インバータ１４７６は、論理回路ユニットＵｉに対応するｉ段目とｉ＋１段目のラッチ回路１４３０のうち、後段のラッチ回路の出力信号Ｐｉ＋１を所定時間だけ遅延したものを信号Ｒｉとして出力する遅延回路として機能する。ここで、オーバーラップ期間をｔｂとすれば、インバータ１４７６の遅延時間ｔｄは、ｔｂよりも若干長くなるように設定してある。
【００４６】
次に、ＮＯＲ回路１４７４は、信号Ｑｉとインバータ１４７６の論理和の反転をサンプリング信号Ｓｉとして出力する。ここで、ＮＡＮＤ回路１４６４の伝搬遅延時間を無視すれば、信号Ｑｉのアクティブ期間の開始タイミングは信号Ｐｉ＋１のアクティブ期間の開始タイミングと一致し、信号Ｑｉのアクティブ期間の終了タイミングは信号Ｐｉのアクティブ期間の終了タイミングと一致する。一方、信号Ｒｉは、信号Ｐｉ＋１を遅延時間ｔｄだけ遅延させて反転して得られたものである。したがって、ＮＯＲ回路１４７４の伝搬遅延時間を無視すれば、サンプリング信号Ｓｉのアクティブ期間の開始タイミングは、信号Ｒｉのアクティブ期間の開始タイミングと一致する一方、サンプリング信号Ｓｉのアクティブ期間の終了タイミングは、信号Ｑｉのアクティブ期間の終了タイミングと一致する。すなわち、ＮＯＲ回路１４７４は、信号Ｒｉに基づいて、信号Ｑｉのアクティブ期間を制限する機能を有する。
【００４７】
したがって、各論理回路ユニットＵ１〜Ｕｎから出力されるサンプリング信号Ｓ１〜Ｓｎの各アクティブ期間は、信号Ｑ１〜Ｑｎの各アクティブ期間に対して短くなるように制限される。ここで、信号Ｑｉのアクティブ期間とサンプリング信号Ｓｉのアクティブ期間の時間差は、インバータ１４７６の遅延時間ｔｄによって与えられる。また、上述したように遅延時間ｔｄはオーバーラップ期間ｔｂより若干長くなるように設定されているから、サンプリング信号Ｓ１〜Ｓｎのオーバーラップを無くすことができる。
【００４８】
＜サンプリング回路＞
次に、図１におけるサンプリング回路１５０について説明する。サンプリング回路１５０は、６本のデータ線１１４を１群（ブロック）とし、これらの群に属するデータ線１１４に対し、サンプリング信号Ｓ１〜Ｓｎにしたがって、画像信号ＶＩＤ１〜ＶＩＤ６をそれぞれサンプリングして供給するものである。詳細には、サンプリング回路１５０は、各データ線１１４毎に設けられるスイッチ１５１からなり、各スイッチ１５１は、データ線１１４の一端と、画像信号ＶＩＤ１〜ＶＩＤ６のいずれかが供給される信号線との間に介挿されるとともに、そのゲートにサンプリング信号が供給される構成となっている。スイッチ１５１の具体的構成については、例えば、図４（ａ）に示されるＮチャネル型ＴＦＴによる構成、同図（ｂ）に示されるＰチャネル型ＴＦＴによる構成、あるいは、同図（ｃ）に示される相補型ＴＦＴにより構成してもよい。
【００４９】
＜走査線駆動回路＞
次に、走査線駆動回路１３０について説明する。走査線駆動回路１３０は、データ線駆動回路１４０と比較し、出力信号の引き出し方向および入力される信号が異なっている。すなわち、走査線駆動回路１３０は、データ線駆動回路１４０を９０度左回転して配置したものに相当し、図１に示されるように、転送開始パルスＤＸの替わりに、パルスＤＹを入力し、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの替わりに、水平走査期間毎に、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVを入力する構成になっている。
【００５０】
従って、本実施形態に係る走査線駆動回路１３０についても、上述したデータ線駆動回路１４０と同様、（ｎ＋１）段に縦続接続されたラッチ回路１４３０およびｎ個の論理ユニットＵ１〜Ｕｎにより構成する。この回路構成により、各ラッチ回路１４３０から出力される信号のアクティブ期間には互いにオーバーラップを生じる可能性があるが、各論理ユニットＵ１〜Ｕｎから出力されるｎ個の信号Ｓ１〜Ｓｎのアクティブ期間は互いにオーバーラップを生じさせないようにすることが可能である。よって、この信号を走査線信号として使用すれば、同一画像信号が異なる走査線に供給されてしまうことはない。
【００５１】
＜本実施形態の動作＞
次に、上述した構成に係る液晶装置における動作について説明する。
【００５２】
走査線駆動回路１３０に供給された転送開始パルスＤＹは、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹINVにより順次シフトされ、各走査線１１２に出力される。そして、複数のデータ線１１４が１本ずつ線順次にＹ方向に選択される。
【００５３】
以下、データ線駆動回路１４０内の信号の流れについて、図５および図６に示すタイミングチャートを参照し説明する。図５は、データ線駆動回路１４０の概略動作を示すタイミングチャートである。
【００５４】
この図に示されるように、１系統の画像信号Ｖｉｄｅｏは、画像信号処理３００により、画像信号ＶＩＤ１〜ＶＩＤ６に分配され、時間軸に対して６倍に伸長される。さらに、あるデータ線が選択される期間の最初、すなわち水平走査期間の最初において、データ線駆動回路１４０には、転送開始パルスＤＸが供給される。
【００５５】
初段のラッチ回路１４３０に供給された転送開始パルスＤＸは、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVに応じて、各々のラッチ回路１４３０から信号Ｐ１〜Ｐｎとして順次出力される。そして、連続する２つのラッチ回路１４３０にそれぞれ対応して設けられる各ＮＡＮＤ回路１４６４から信号Ｑ１〜Ｑｎが順次出力される。また、各ラッチ回路１４３０の出力端子に対して設けられたインバータ１４７６により、信号Ｐ１〜Ｐｎを時間ｔｄだけ遅延させた信号Ｒ１〜Ｒｎが順次出力される。また、この信号Ｒ１〜Ｒｎと、信号Ｑ１〜Ｑｎに基づいて、ＮＯＲ回路１４７４は、サンプリング信号Ｓ１〜Ｓｎを順次生成する。
【００５６】
図６は、上述した信号Ｐ１〜Ｐ４、信号Ｑ１〜Ｑ３、信号Ｒ１〜Ｒ３および信号Ｓ１〜Ｓ３の各波形を示すタイミングチャートである。ここでは、ラッチ回路１４３０、ＮＡＮＤ回路１４６４およびインバータ１４７６を構成するＰチャネル型ＴＦＴのＶｔｈにバラツキがあり、他の構成部分のバラツキは無視するものとする。また、同図において、黒く塗りつぶした領域は、立ち上がりエッジまたは立ち下がりエッジの発生タイミングがバラツク範囲を示している。
【００５７】
図に示すように、第１段目から第３段目のラッチ回路１４３０から出力される各信号Ｐ１〜Ｐ４の立ち上がりエッジのタイミングは、それらを構成するＰチャネル型ＴＦＴのＶｔｈにバラツキに応じて、黒く塗りつぶした領域内で発生する。一方、ＮＡＮＤ回路１４６４のＰチャネル型ＴＦＴにもＶｔｈのバラツキがある。このため、ＮＡＮＤ回路１４６４の各出力信号Ｑ１〜Ｑ３は、図に示すようにアクティブ期間（Ｌレベル）がオーバーラップすることがある。例えば、信号Ｑ１のアクティブ期間がタイミングｔ３８で終了し、信号Ｑ２のアクティブ期間がタイミングｔ３７から開始するものとすれば、信号Ｑ１と信号Ｑ２とは、タイミングｔ３７からｔ３８までの期間オーバラップする。
【００５８】
信号Ｒ１〜Ｒ３は、信号Ｐ２〜Ｐ４をインバータ１４７６により時間ｔｄだけ遅延反転させた信号である。上述したようにインバータ１４７６の遅延時間ｔｄは、オーバーラップ期間ｔｂよりも長くなるように設定されている。このため、信号Ｒ２，Ｒ３のアクティブ期間（Ｌレベル）の開始タイミングは、信号Ｑ１，Ｑ２のアクティブ期間（Ｈレベル）の終了タイミングよりも必ず後になる。例えば、信号Ｐ３がタイミングｔ３７においてＬレベルからＨレベルに変化するものとすれば、信号Ｒ２は、タイミングｔ３７から時間ｔｄが経過してタイミングｔ３９に至った時に、ＨレベルからＬレベルに変化する。一方、ＮＡＮＤ回路１４６４を構成するＰチャンネル型ＴＦＴのＶｔｈ値のバラツキによって、信号Ｑ１の立ち上がりエッジが最も遅れて発生するものとすれば、信号Ｑ１のアクティブ期間はタイミングｔ３８で終了する。すなわち、信号Ｒ２のアクティブ期間（Ｌレベル）の開始タイミングは、信号Ｑ１のアクティブ期間（Ｈレベル）の終了タイミングよりも必ず後になる。
【００５９】
次に、信号Ｓ１〜Ｓ３は、信号Ｑ１〜Ｑ３と信号Ｒ１〜Ｒ３に基づいて、ＮＯＲ回路１４７４によって生成される。ＮＯＲ回路１４７４の出力信号は、各入力信号を反転してしたものの論理積として与えられる。したがって、信号Ｓ１〜Ｓ３のアクティブ期間（Ｈレベル）は、信号Ｑ１〜Ｑ３のアクティブ期間（Ｌレベル）と信号Ｒ１〜Ｒ３のアクティブ期間（Ｌレベル）とが重複する期間となる。信号Ｒ１〜Ｒ３は、信号Ｐ２〜信号Ｐ４を時間ｔｄだけ遅延して得られたものであるから、信号Ｓ１〜Ｓ３のアクティブ期間は、信号Ｑ１〜Ｑ３のアクティブ期間を信号Ｒ１〜Ｒ３のアクティブ期間によって制限したものとなる。具体的には、信号Ｑ１〜Ｑ３のアクティブ期間の開始タイミングが、信号Ｒ１〜Ｒ３によって制限される。
【００６０】
例えば、信号Ｓ２に着目すると、制限される前の信号Ｑ２においては、アクティブ期間の開始タイミングはタイミングｔ３７からｔ３８までの範囲内にある。これを、アクティブ期間の開始タイミングがタイミングｔ３９からｔ４０までの範囲内にある信号Ｒ２によって制限するから、信号Ｓ２のアクティブ期間の開始タイミングは最も早いとしてもタイミングｔ３９となる。これに対して、信号Ｓ１の終了タイミングは、最も遅いとしてもタイミングｔ３８である。すなわち、信号Ｓ２の開始タイミングは信号Ｓ１の終了タイミングよりも必ず後になる。よって、信号Ｓ１と信号Ｓ２のアクティブ期間がオーバーラップすることは起こり得ない。このように、インバータ１４７６の遅延時間ｔｄを信号のバラツキ期間ｔｂよりも若干長いものに設定しておくことにより、信号Ｓ１と信号Ｓ２の関係と同様、他の信号Ｓ１〜Ｓｎ間においても互いのアクティブ期間にオーバーラップすることは起こり得ない。
【００６１】
なお、この遅延時間ｔｄは、遅延回路１４７４の構成を、３連のインバータや、ディレイラインに置き換えたり、あるいはインバータのゲートサイズを変更することにより調整可能である。この調整は数ｎｓｅｃ単位で行うことができるため、必要以上に信号Ｓ１〜Ｓｎ間におけるアクティブ（Ｈレベル）期間が狭められることにもならない。
【００６２】
以上の信号Ｓ１〜Ｓｎが、本実施形態に係るデータ駆動回路１４０におけるサンプリング信号として使用される。例えば、サンプリング信号Ｓ１がＨレベルとなると、この群に属する６本のデータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされて、これらの画像信号ＶＩＤ１〜ＶＩＤ６が現時点で選択された走査線と交差する６個の要素に、当該ＴＦＴ１１６によってそれぞれ書き込まれることとなる。この後、サンプリング信号Ｓ２がＨレベルとなると、今度は、次の６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号ＶＩＤ１〜ＶＩＤ６がその時点で選択された走査線１１２と交差する６個の要素に、当該ＴＦＴ１１６によってそれぞれ書き込まれる。上述したように、サンプリング信号Ｓ１とサンプリング信号Ｓ２のアクティブ（Ｈレベル）期間がオーバーラップすることはないので、表示品位を低下させる問題も生じない。
【００６３】
以下同様にして、サンプリング信号Ｓ３、Ｓ４、・・・、Ｓｎが順次Ｈレベルとなると、各サンプリング信号に属する６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号がその時点で選択された走査線１１２と交差する６個の画素にそれぞれ書き込まれることとなる。そして、この後、次の走査線１１２が選択され、再び、サンプリング信号Ｓ１〜Ｓｎが順次出力されて、同様な書き込みが繰り返し実行されることとなる。
【００６４】
なお、このような駆動方式では、データ線１１４を１本毎に駆動する方式と比較すると、各スイッチ１５１による画像信号のサンプリング時間が６倍となるので、各画素における充放電時間が十分に確保される。このため、高コントラスト化が図られることになる。さらに、データ線駆動回路１４０におけるラッチ回路１４３０の段数、および、クロック信号ＣＬＸおよびその反転クロックＣＬＸINVの周波数が、それぞれ１／６に低減され、段数の低減化および低消費電力化も図られる。
【００６５】
＜液晶パネルの構成例＞
次に、上述した各実施形態に係るデータ線駆動回路１４０を有する液晶パネル１００の全体構成について図７および図８を参照して説明する。ここで、図７は、液晶パネル１００の構成を示す斜視図であり、図８は、図７におけるＡ−Ａ’線の断面図である。
【００６６】
液晶パネル１００は、画素電極１１８等が形成されたガラスや、半導体、石英などの素子基板１０１と、共通電極１０８等が形成されたガラスなどの透明な対向基板１０２とが、スペーサ１０３の混入されたシール材１０４によって一定の間隔を保って、互いに電極形成面が対向するように貼り合わせされるとともに、この間隔に電気光学材料としての液晶１０５が封入された構造をとっている。シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００６７】
ここで、素子基板１０１の対向面であって、シール材１０４の外面一辺においては、上述したデータ線駆動回路１４０およびサンプリング回路１５０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。さらに、この一辺には複数の外部回路接続端子１０７が形成されて、タイミングジェネレータ２００および画像信号処理回路３００からの各種信号を入力する構成となっている。
【００６８】
対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライブ状や、モバイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどの遮光膜が設けられ、第３に、液晶パネル１００に光を照射するバックライトが設けられる。なお、色光変調の用途の場合には、カラーフィルタは形成されずに遮光膜が対向基板１０２に設けられる。
【００６９】
また、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微少粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏向板などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００７０】
なお、駆動回路１２０等の周辺回路の一部または全部を、素子基板１０１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導通フィルムを介して電気的および機械的に接続する構成としてもよい。また、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導通フィルムを介して電気的および機械的に接続する構成としてもよい。
【００７１】
＜変換数と１群を構成するデータ線数との関係＞
上述の説明において、サンプリング回路１５０は、１群とする６本のデータ線１１４に対して、６系統に変換された画像信号ＶＩＤ１〜ＶＩＤ６を同時にサンプリングして供給し、画像信号ＶＩＤ１〜ＶＩＤ６の印加をデータ線群毎に順次行うように構成しているが、この変換数および同時に印加するデータ線数（すなわち、１群を構成するデータ線数）は、「６」に限られるものではない。例えば、サンプリング回路１５０におけるスイッチ１５１の応答速度が十分に高いのであれば、画像信号をパラレルに変換することなく１本の信号線にシリアル伝送して、各データ線１１４毎に順次サンプリングするように構成しても良い。また、変換数および同時に印加するデータ線の数を「３」や、「１２」、「２４」等として、３本や、１２本、２４本等のデータ線に対して、３系統変換や、１２系統変換、２４系統変換等して並列供給させた画像信号を同時に供給する構成としてもよい。なお、変換数および同時に印加するデータ線数としては、カラーの画像信号が３つの原色に係る信号からなることとの関係から、３の倍数であることが制御や回路などを簡易化する上で望ましい。
【００７２】
＜素子基板の構成など＞
また、上述した実施形態においては、液晶パネル１００の素子基板１０１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、型が形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ１１６）や駆動回路１２０の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【００７３】
例えば、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、型が形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路１２０の素子を構成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の電気光学装置として用いることができないため、画素電極１１８をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透過基板として、画素電極１１８を反射型としても良い。
【００７４】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線１１２を一方の基板に形成し、データ線１１４を他方の基板に形成するとともに、２端子素子を、走査線１１２またはデータ線１１４のいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、２端子素子が接続される画素電極と、対向基板に形成される信号線（データ線１１４または走査線１１２の一方）と、これらの間に挟持される液晶とから構成されることとなる。
【００７５】
さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００７６】
＜画素の構成＞
また、上述した実施形態においては、複数の走査線１１２と複数のデータ線１１４の各交点に対応する画素において、１個のＴＦＴ１１６とこれに接続される画素電極１１８とを設けたが、本発明は、これに限定されるものではなく、１画素に複数のＴＦＴをスイッチング素子として設け、各画素にメモリ機能を持たせるようにしてもよい。要は、走査線とデータ線の交差に対応してスイッチング素子と画素電極を設けたものであれば足り、１画素当たりのスイッチング素子の個数は問わない。
【００７７】
＜電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図９に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、電源回路１００４、液晶パネル１００、駆動回路１２０、および、タイミングジェネレータ２００により構成される。尚、駆動回路１２０は液晶パネル１００に内蔵されている。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）や、ＲＡＭ（Random Access Memory）などのメモリ、各種ディスクなどのストレージユニット、画像信号を同調出力する同調回路等を備え、タイミングジェネレータ２００により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に供給するものである。次に、表示情報処理回路１００２は、上述したＳ／Ｐ変換回路３０２や、増幅・反転回路３０４のほか、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＸとともに、駆動回路１２０に供給するものである。なお、図１３において、クロック信号ＣＬＸは、表示情報処理回路１００２を介して供給されているが、図１に示されるように、タイミングジェネレータ２００から駆動回路１２０に直接供給されて、画像処理回路３００の上位構成である表示情報処理回路１００２が、タイミングジェネレータ２００によるクロック信号に同期して動作する構成としてもよい。
【００７８】
次に、上述した液晶パネル１００を具体的な電子回路に用いた例のいくつかについて説明する。
【００７９】
＜その１：プロジェクタ＞
はじめに、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図１０は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、内部に配置された３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブとしての液晶パネル１００Ｒ、１００Ｂ、および１００Ｇにそれぞれ導かれる。ここで、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
【００８０】
液晶パネル１００Ｒ、１００Ｂおよび１００Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン１１２０にカラー画像が投射されることとなる。
【００８１】
ここで、各液晶パネル１００Ｒ、１００Ｂおよび１００Ｇによる表示像について着目すると、液晶パネル１００Ｇによる表示像は、各液晶パネル１００Ｒ、１００Ｂによる表示像に対して左右反転していることが必要となる。このため、水平走査方向は、液晶パネル１００Ｇと、液晶パネル１００Ｒ、１００Ｂとでは互いに逆方向の関係となる。なお、液晶パネル１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が投射されるので、カラーフィルタを設ける必要はない。
【００８２】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１１は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【００８３】
＜その３：携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１２は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、液晶パネル１００を備えるものである。その液晶パネル１００にも、必要に応じてその背面にバックライトが設けられる。
【００８４】
なお、電子機器としては、図１０〜図１２を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等等が挙げられる。そして、それらの各種電子機器に対して、各実施形態の液晶パネル、さらには電気光学装置が適用可能である。
【００８５】
【発明の効果】
以上説明したように本発明によれば、データ線駆動回路から出力されるサンプリング信号や走査線駆動回路から出力される信号のオーバーラップ期間の発生が未然に防止されるため、表示品位の低下を抑えることが可能となる。このために外部信号を供給する必要もない。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る駆動回路を適用した液晶装置の全体構成を示すブロック図である。
【図２】 同液晶装置におけるデータ線駆動回路の構成を示すブロック図である。
【図３】 同データ線駆動回路のラッチ回路の構成例を示す回路図である。
【図４】 （ａ）〜（ｃ）は、それぞれ同液晶装置におけるサンプリング回路のスイッチ構成を示す回路図である。
【図５】 同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図６】 同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図７】 同液晶パネルの構造を示す斜視図である。
【図８】 同液晶パネルの構造を説明するための一部断面図である。
【図９】 同液晶装置が適用される電子機器の概略構成を示すブロック図である。
【図１０】 同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す斜視図である。
【図１１】 同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１２】 同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１３】 従来技術におけるデータ線駆動回路の構成を示すブロック図である。
【図１４】 同データ線駆動回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１００……液晶パネル
１０１……素子基板
１０２……対向基板
１１６……ＴＦＴ
１２０……駆動回路
１３０……走査線駆動回路
１４０……データ線駆動回路
１５０……サンプリング回路
１５１……スイッチ
１４３０……ラッチ回路
１４６４……ＮＡＮＤ回路
１４７４……ＮＯＲ回路
１４７６……ＮＯＴ回路
１４８６……アナログスイッチ
Claims (5)
- 複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置の駆動回路であって、
クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、
連続する２つの単位回路に対応して各々設けられ、前期各走査線または前記データ線を選択する信号を生成する複数の単位駆動回路を有し、
前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、
前記遅延回路は、インバータで構成され、
前記アクティブ期間生成回路は、NAND回路で構成され、
前記制限回路は、NOR回路で構成され、
前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とする電気光学装置の駆動回路。 - 複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線とに接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有する電気光学装置のデータ線駆動回路であって、クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、連続する２つの単位回路に対応して各々設けられ、前期各データ線を選択するサンプリング信号を生成する複数の単位駆動回路と、前記サンプリング信号に基づいて画像信号をサンプリングして前記データ線に供給する複数のスイッチを有し、前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、
前記遅延回路は、インバータで構成され、
前記アクティブ期間生成回路は、NAND回路で構成され、
前記制限回路は、NOR回路で構成され、
前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とする電気光学装置の駆動回路。 - 複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差に対応して設けられたスイッチング素子と画素電極とを有する電気光学装置の走査線駆動回路であって、
クロック信号に応じて入力信号を順次シフトして出力する複数の単位回路と、
連続する２つの単位回路に対応して各々設けられ、前記各走査線を選択する信号を生成する複数の単位駆動回路とを有し、
前記単位駆動回路は、薄膜トランジスタで形成されており、対応する２つの単位回路のうち後段の出力信号を遅延させる遅延回路と、該単位駆動回路に入力される該２つの単位回路の出力信号により決定されるアクティブ期間を生成するアクティブ期間生成回路と、前記アクティブ期間を前記遅延回路の出力信号に基づいて制限する制限回路を具備し、
前記遅延回路は、インバータで構成され、
前記アクティブ期間生成回路は、NAND回路で構成され、
前記制限回路は、NOR回路で構成され、
前記制限回路は、前記遅延回路の出力信号に基づいて、前記アクティブ期間の開始タイミングを制限することを特徴とする電気光学装置の駆動回路。 - 請求項１に記載の電気光学装置の駆動回路と画像表示領域とを備える電気光学装置であって、
前記画像表示領域は、相対する一対の基板から構成され、一方の基板には、マトリクス状に配置された画素電極と、前記画素電極及びデータ線の間に介挿されると共に、前記走査線に供給される走査信号にしたがって開閉するトランジスタと
を備えることを特徴とする電気光学装置。 - 請求項４に記載の電気光学装置を表示部に用いることを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34765799A JP3893819B2 (ja) | 1999-12-07 | 1999-12-07 | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34765799A JP3893819B2 (ja) | 1999-12-07 | 1999-12-07 | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006154855A Division JP2006243759A (ja) | 2006-06-02 | 2006-06-02 | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001166744A JP2001166744A (ja) | 2001-06-22 |
| JP3893819B2 true JP3893819B2 (ja) | 2007-03-14 |
Family
ID=18391713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34765799A Expired - Lifetime JP3893819B2 (ja) | 1999-12-07 | 1999-12-07 | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3893819B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004334115A (ja) | 2003-05-12 | 2004-11-25 | Seiko Epson Corp | 電気光学パネルの駆動回路並びにこれを備えた電気光学装置及び電子機器 |
| JP4534743B2 (ja) | 2004-12-14 | 2010-09-01 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP5074916B2 (ja) * | 2007-12-25 | 2012-11-14 | ルネサスエレクトロニクス株式会社 | 複数の出力を備えた信号線駆動装置 |
| JP2009204702A (ja) * | 2008-02-26 | 2009-09-10 | Seiko Epson Corp | 電気光学装置、電気光学装置の駆動方法および電子機器 |
| CN104575424B (zh) * | 2015-01-09 | 2017-03-15 | 深圳市华星光电技术有限公司 | 扫描驱动电路及其或非门逻辑运算电路 |
| CN110070827B (zh) * | 2019-05-22 | 2023-05-23 | 富满微电子集团股份有限公司 | Led显示屏驱动芯片、锁存信号生成方法及系统 |
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| Publication number | Publication date |
|---|---|
| JP2001166744A (ja) | 2001-06-22 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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