JP3659079B2 - 電気光学パネルの駆動回路、電気光学パネル及び電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の走査線及び複数のデータ線と、それらの交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルを駆動するのに好適な駆動回路、この駆動回路を用いた電気光学パネルおよび電子機器に関する。
【0002】
【従来の技術】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路などから構成されている。
【0003】
走査線駆動回路は、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力するものである。一方、データ線駆動回路は、供給される画像信号がデジタル信号かアナログ信号かによって回路構成が異なる。
【0004】
例えば、画像信号が4ビットパラレル形式の画像データとして供給されるものとすれば、データ線駆動回路は、図14に示すものとなる。図に示すように従来のデータ線駆動回路は、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリングパルスSR1、SR2、…SRn、として順次出力するXシフトレジスタ10と、パラレル形式の画像データを構成する各ビットデータが供給される4本の画像データ供給線L0〜L3と、各サンプリングパルスSR1、SR2、…SRn、に基づいて画像データをラッチする第1ラッチ20と、水平走査周期のラッチパルスを用いて第1ラッチ20の各出力データをラッチする第2ラッチ30と、第2ラッチ20の各出力データをデジタル信号からアナログ信号に変換し、各データ線信号を出力するD/Aコンバータ40から構成される。
【0005】
さらに、図15に示すような液晶装置が考えられる。この液晶装置にあっては、並列化回路1において入力画像データDを並列化して第1画像データDaと第2画像データDbとを生成している。ここで、第1画像データDaは画像表示領域Aの奇数列の画素に対応し、第2画像データDbは偶数列の画素に対応している。第1画像データDaは画像表示領域のA上側に設けられた画像データ供給線L1〜L3に供給され、第1ラッチ21、第2ラッチ31、およびD/Aコンバータ41を介して奇数列の画素に供給される。一方、第2画像データDbは画像表示領域Aの下側に設けられた画像データ供給線L0'〜L3'に供給され、第1ラッチ22、第2ラッチ32、およびD/Aコンバータ43を介して偶数列の画素に供給される。この構成では、画像表示領域Aの奇数番目のデータ線をD/Aコンバータ41で駆動する一方、偶数番目のデータ線をD/Aコンバータ42で駆動する。したがって、画像データ供給線L0〜L3と第1ラッチ22とを接続する配線数、またはL0'〜L3'と第1ラッチ22とを接続する配線数を各々1/2にすることができる。
【0006】
【発明が解決しようとする課題】
ところで、図14に示すデータ線駆動回路では、各画像データ供給線L0〜L3とサンプリングパルスをXシフトレジスタ10から第1ラッチ20に供給する配線とが交差しており、また、各画像データ供給線L0〜L3から第1ラッチ20に画像データを供給する配線と各画像データ供給線L0〜L3とが交差している。各交差領域では浮遊容量が発生するので、各画像データ供給線L0〜L3は梯子型のローパスフィルタを等価的に構成している。このため、画像データ供給線L0〜L3の右端から取り出される画像データは、左端から取り出される画像データと比較して遅延時間が大きくなる。したがって、画像データ供給線L0〜L3の左端から取り出される画像データとサンプリングパルスとの間でタイミングがずれていまい、正常に画像データをラッチできないという問題があった。
【0007】
また、浮遊容量によって高域周波数領域での負荷が重くなるため、そのような重負荷であっても画像データ供給線L0〜L3を駆動できる回路を用いる必要がある。このことは、当該回路の消費電流を増大させることにもなる。
【0008】
特に、高精細な画像を表示する液晶装置では、ドットクロック周波数が高くなるため、画像データの遅延および消費電力の増大は大きな問題となる。
【0009】
次に、図15に示す液晶装置にあっては、画像データ供給線L0〜L3またはL0'〜L3'と第1ラッチ11、12とを接続する配線数を1/2にすることができるので、浮遊容量を減少させることができる。しかしながら、この場合には、並列化回路1が必要となるため、回路規模が大きくなり、これに伴って消費電力が増大するといった問題がある。くわえて、画像表示領域Aの上側に設けた駆動回路と下側に設けた駆動回路とを時分割で動作させる必要があるため、タイミング関係が複雑になるといった問題がある。また、上側のD/Aコンバータ41と下側のD/Aコンバータ42に別々に電源を供給する必要があるため、液晶パネルの入力端子数が増大するといった問題がある。特に、液晶を交流化駆動するための機能をD/Aコンバータに持たせようとすると、電源ライン数が2倍に増えるため、大きな問題となる。
【0010】
本発明は上述した事情に鑑みてなされたものであり、その目的は簡易な構成で画像データ供給線の浮遊容量を減少させることにある。
【0011】
【課題を解決するための手段】
上記目的を達成するため、本発明の駆動回路は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されるスイッチング素子と、前記スイッチング素子に接続されマトリックス状に配置された画素電極とを有する電気光学パネルに用いられ、パラレル形式の画像データのうち上位ビットの上位画像データが供給され、当該上位ビット数と一致する本数を有する上位ビット用画像データ供給線と、前記上位ビット用画像データ供給線に供給される上位画像データを前記各データ線に対応する線順次データに変換する上位ビット用変換部と、前記上位ビット用変換部の出力データをアナログ信号に変換して前記各データ線に供給する上位ビット用D/A変換部と、前記画像データのうち下位ビットの下位画像データが供給され、当該下位ビット数と一致する本数を有する下位ビット用画像データ供給線と、前記下位ビット用画像データ供給線に供給される下位画像データを前記各データ線に対応する線順次データに変換する下位ビット用変換部と、前記下位ビット用変換部の出力データをアナログ信号に変換して前記各データ線に供給する下位ビット用D/A変換部とを備えたことを特徴とする。
【0012】
この構成によれば、画像データを上位ビットと下位ビットに分割し、分割されたデータを上位ビット用画像データ供給線と下位ビット用画像データ供給線とに各々供給することが可能となる。このため、上位ビット用画像データ供給線と下位ビット用変換部とを接続する配線数、および上位ビット用画像データ供給線と下位ビット用変換部とを接続する配線数が減るから各画像データ供給線の浮遊容量を減少させることができる。この結果、画像データ供給線の一端から取り出される画像データと他端から取り出される画像データの時間差を減らすことができる。さらに、画像データ供給線を駆動する回路の出力から画像データ供給線を見たときの負荷を軽くすることができ、当該回路の消費電流を削減することが可能となる。くわえて、画像データは単に上位ビットか下位ビットかによって分割すればよいので、従来で説明したような並列化回路を用い、時分割でデータ線を駆動する必要がなく、構成を簡易なものにすることができる。
【0013】
また、本発明の駆動回路において、前記上位ビット用変換部は、前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各第1制御パルスを順次生成し、各出力端子から各々出力する第1制御パルス生成部と、前記上位ビット用画像データ供給線と接続され、前記第1制御パルスに基づいて、前記上位画像データをラッチし、さらにラッチされたデータを水平走査周期に同期したラッチパルスに基づいて再度ラッチする上位ビット用ラッチ部とを備え、前記下位ビット用変換部は、前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各第2制御パルスを順次生成し、各出力端子から各々出力する第2制御パルス生成部と、前記下位ビット用画像データ供給線と接続され、前記第2制御パルスに基づいて、前記下位画像データをラッチし、さらにラッチされたデータを水平走査周期に同期したラッチパルスに基づいて再度ラッチする下位ビット用ラッチ部とを備えるものであってもよい。
【0014】
上述したように、画像データ供給線の一端から取り出される画像データと他端から取り出される画像データの時間差を減らすことができるから、この駆動回路によれば、第1制御パルスまたは第2制御パルスに基づいて、下位画像データまたは上位画像データを確実にラッチすることができる。
【0015】
また、本発明の駆動回路は、前記各データ線の一端と上位ビット用D/A変換部とが接続され、前記各データ線の他端と下位ビット用D/A変換部とが接続されるものであってもよい。この場合には、画像表示領域の一辺に上位ビット用D/A変換部を設け、当該一辺対向する辺に下位ビット用D/A変換部を設けることが可能となる。
【0016】
また、本発明の駆動回路において、前記上位ビット用D/A変換部は、複数の直流電圧が入力される選択回路を用いて、前記上位ビットの値に応じた電圧を選択して前記各データ線の一端に出力するものであってもよい。この場合には、上位ビット用D/A変換部を選択回路を用いて簡易に構成することができる。
【0017】
また、本発明の駆動回路において、前記下位ビット用D/A変換部は、前記下位ビットを構成する各ビットの重みに応じた容量値を各々有する各キャパシタと、当該各キャパシタと前記データ線の他端との間に設けた各スイッチ部とを備え、前記各スイッチ部のオン・オフを少なくとも前記下位画像データに応じて制御するものであってもよい。この構成によればスイッチ部を介して各キャパシタに電荷を充電したり、あるいは各キャパシタから電荷を放電することが可能となる。
【0018】
また、本発明の駆動回路において、前記上位ビット用D/A変換部は、前記キャパシタに充電すべき第1電圧と前記データ線に充電すべき第2電圧との組を、前記上位ビットに応じて選択するものであってもよい。なお、交流駆動を行う場合には、第1電圧として正極性第1電圧と負極性第1電圧を、第2電圧として正極性第2電圧と負極性第2電圧を用意し、交流駆動周期に応じて負極性と正極性とを切り換えるようにすればよい。
【0019】
また、本発明の駆動回路にあっては、前記下位ビット用D/A変換部と前記上位ビット用D/A変換部にガンマ補正機能を持たせるようにしてもよい。より具体的には、1水平走査期間中の第1期間において、前記上位ビット用D/A変換部は前記第1電圧を前記データ線を介して前記下位ビット用D/A変換部に給電し、前記下位ビット用A/D変換部は当該期間において前記下位画像データに応じて前記各スイッチ部をオン・オフするよう制御し、前記第1期間の後の第2期間において、前記上位ビット用D/A変換部は前記第2電圧を前記データ線に給電し、前記下位ビット用A/D変換部は当該期間において前記各スイッチ部をオフするよう制御し、前記第2期間に続く第3期間において、前記上位ビット用D/A変換部は出力端子をハイインピーダンス状態にし、前記下位ビット用A/D変換部は当該期間において前記下位画像データに応じて前記各スイッチ部をオン・オフするよう制御することが望ましい。この場合には、第1期間においてキャパシタに充電された電荷が第3期間においてデータ線に流れ込むことになる。第3期間におけるデータ線の電圧は、第1電圧、第2電圧、キャパシタの容量、データ線の寄生容量および下位画像データに応じて定まる。
【0020】
また、本発明の電気光学パネルは、複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されるスイッチング素子と、前記スイッチング素子に接続されマトリックス状に配置された画素電極とを有する画像表示領域と、上述した駆動回路とを備えたことを特徴とする。この構成によれば、電気光学パネル上に駆動回路が作り込まれるものとなる。この場合、画像表示領域に構成されるスイッチング素子は薄膜トランジスタであり、駆動回路も薄膜トランジスタで構成することが望ましい。
【0021】
また、本発明の電子機器は、上述した電気光学パネルを備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【0022】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【0023】
<液晶装置の全体構成>
まず、本発明に係る電気光学装置として、電気光学材料として液晶を用いた液晶装置を一例にとって説明する。液晶装置の主要部は、後述するように、スイッチング素子として薄膜トランジスタ(Thin Film Transistor:以下、「TFT」と称する)を形成した素子基板と対向基板とが互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付されて、この間隙に液晶が挟持された液晶パネルから構成されている。
【0024】
図1は本実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネル素子基板上に画像表示領域A、走査線駆動回路100、上位ビット用データ線駆動回路200、および下位ビット用データ線駆動回路300を備えており、また、外部処理回路としてタイミング発生回路400および電源回路500を備えて、大略構成されている。
【0025】
この液晶装置に供給される入力画像データDは4ビットパラレルの形式である。ここで、入力画像データDの上位1ビットを上位画像データD3と、その下位3ビットを下位画像データD0〜D2と称することにする。この例では、上位画像データD3が上位ビット用データ線駆動回路200に供給され、下位画像データD0〜D2が下位ビット用データ線駆動回路300に入力されるようになっている。すなわち、この液晶装置においては、入力画像データDを上位ビットと下位ビットに分割し、これらのデータに対して各々処理を施し、処理結果に基づいて、画像表示領域Aの上側と下側からデータ線6aを駆動するようになっている。なお、この例では、以下の説明を簡略化するため、入力画像データDは1色に対応するものとして説明するが、本発明はこれに限定する趣旨ではなく、RGBの3原色に対応するものであっても良いことは勿論である。
【0026】
ここで、タイミング発生回路400は、入力画像データDに同期してYクロックYCK、XクロックXCK、Y転送開始パルスDY、X転送開始パルスDX、ラッチパルスLAT、信号WR、信号NRGC等を生成し、これらの信号を液晶パネル素子基板上に形成される走査線駆動回路100、上位ビット用データ線駆動回路200、および下位ビット用データ線駆動回路300に各々供給するように構成されている。また、電源回路500は、定電圧回路から構成されており、液晶パネル素子基板上に形成される各回路の電源電圧を生成する他、後述する上位ビット用D/Aコンバータ240に用いられる電圧Vdaw1,Vcgw1,Vdaw2,Vcgw2,Vdak1,Vcgk1,Vdak2,Vcgk2を生成するように構成されている。
【0027】
<画像表示領域>
画像表示領域Aは、図1に示されるように、m本の走査線3aが、X方向に沿って平行に配列して形成される一方、n本のデータ線6aが、Y方向に沿って平行に配列して形成されている。そして、走査線3aとデータ線6aとの交点付近においては、TFT50のゲートが走査線3aに接続される一方、TFT50のソースがデータ線6aに接続されるとともに、TFT50のドレインが画素電極9aに接続されている。そして、各画素は、画素電極9aと、対向基板に形成される対向電極(後述する)と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線3aとデータ線6aとの各交点に対応して、マトリクス状に配列することとなる。
【0028】
また、TFT50のゲートが接続される各走査線3aには、走査信号Y1、Y2、…、Ymが、パルス的に線順次で印加される構成となっている。このため、ある走査線3aに走査信号が供給されると、当該走査線に接続されるTFT50がオンするので、データ線6aから所定のタイミングで供給される画像信号X1、X2、…、Xnは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【0029】
ここで、各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となっているのである。なお、この例の画像表示領域Aはノーマリーホワイトモードで動作するよう構成されている。
【0030】
また、保持された画像信号がリークするのを防ぐために、蓄積容量51が、画素電極9aと対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極9aの電圧は、ソース電圧が印加された時間よりも3桁も長い時間だけ蓄積容量51により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【0031】
<走査線駆動回路の構成>
次に、走査線駆動回路100は、Yシフトレジスタおよびレベルシフタ等を備えている。Yシフトレジスタは、垂直走査期間の開始を示す信号DYを水平走査期間毎に反転するYクロックYCKを用いてY方向にシフトし、順次シフトされた信号をレベルシフタを用いてレベルシフトして、走査信号Y1、Y2、…、Ymを生成している。各走査信号Y1、Y2、…、Ymは走査線3aに対しパルス的に線順次で供給されるようになっている。なお、走査信号Y1、Y2、…、Ymは、1水平走査期間の中の所定期間においてアクティブとなる信号である。
【0032】
<上位ビット用データ線駆動回路>
次に、上位ビット用データ線駆動回路200は、図1に示すようにXシフトレジスタ210、上位画像データD3が供給される画像データ供給線L3、スイッチSW21〜SW2n、第1ラッチ220、第2ラッチ230、上位ビット用D/Aコンバータ240を備えている。
【0033】
まず、Xシフトレジスタ210は、XクロックXCKにしたがって、X転送開始パルスDXを順次シフトしてサンプリングパルスSR1、SR2、…、SRnを順次生成するように構成されている。
【0034】
次に、画像データ供給線L3は、スイッチSW21〜SW2nを介して第1ラッチ220に接続されており、スイッチSW21〜SW2nの各制御入力端子には、サンプリングパルスSR1、SR2、…、SRnが供給されるようになっている。したがって、サンプリングパルスSR1、SR2、…、SRnに同期して、上位画像データD3が第1ラッチ220に供給される。
【0035】
次に、第1ラッチ220は、スイッチSW21〜SW2nから供給される上位画像データD3をラッチするように構成されており、これにより、点順次で走査されるデータが得られる。また、第2ラッチ230は、第1ラッチ220の各出力データをラッチパルスLATを用いてラッチするように構成されている。ここで、ラッチパルスLATは1水平走査期間毎にアクティブとなる信号である。したがって、この第2ラッチ230によって、点順次で出力される第1ラッチ220の各データは、線順次の各データに変換される。換言すれば、スイッチSW21〜SW2n、第1ラッチ220および第3ラッチ230を用いることによって、画像データ供給線L3に供給される上位画像データD3を前記各データ線6aに対応する線順次データに変換している。
【0036】
次に、上位ビット用D/Aコンバータ240は、複数の選択回路を備えており、電源回路500から供給される直流電圧Vdaw1,Vcgw1,Vdaw2,Vcgw2,Vdak1,Vcgk1,Vdak2,Vcgk2を選択するようになっている。なお、詳細な構成については後述する。
【0037】
<下位ビット用データ線駆動回路の構成>
次に、下位ビット用データ線駆動回路300は、図1に示すようにXシフトレジスタ310、下位画像データD0〜D2が供給される画像データ供給線L0〜L2、スイッチSW1〜SW3n、第1ラッチ320、第2ラッチ330、下位ビット用D/Aコンバータ340、およびディスチャージ回路350を備えている。
【0038】
ここで、Xシフトレジスタ310は、上述したXシフトレジスタ210と同様に構成されており、また、第1ラッチ320および第2ラッチ330は、3ビットの下位画像データD0〜D2をラッチする点を除いて、上述した第1ラッチ220および第2ラッチ230と同様に構成されている。くわえて、スイッチSW1〜SW3nは、下位画像データD0〜D2に対応して3個で1組の構成となっており、サンプリングパルスSRj(jは1からnまでの整数)がスイッチSW3j-2、SW3j−1、およびSW3jに供給されるようになっている。すなわち、Xシフトレジスタ310から第2ラッチ330までの構成は、1ビットの上位画像データD3に対応する下位データ線駆動回路200の構成部分を3ビットに拡大したものである。
【0039】
以上の構成において、3ビットの下位画像データD0〜D2が画像データ供給線L0〜L2に供給され、各スイッチSW1〜SW3nにサンプリングパルスSR1、SR2、…、SRnが順次供給されると、下位画像データD0〜D2が順次サンプリングされる。そして、これを第1ラッチ320でラッチして、点順次の画像データが生成される。さらに、これをラッチパルスLATを用いて第2ラッチ330でラッチすることによって線順次の画像データが生成されるのである。
【0040】
ここで、画像データ供給線L0〜L2の浮遊容量と、画像データ供給線L3の浮遊容量について検討する。なお、画像データ供給線L0〜L3とこれらに交差する配線との各交差領域で発生する浮遊容量値をCbとする。
【0041】
図14に示す従来例の場合、各画像データ供給線の交差領域の数は4nとなるので、画像データ供給線1本当たりの総浮遊容量値は4n・Cbとなる。なお、従来は上下で別々のソース線を駆動しているため、データ線1本あたりの交差部の数は(4n/2)になる。ただし、同じ重み付けされたデータ線単位で考えると、上下にそれぞれ2本あるため(4n/2)・2=4nとなる。データが4bitの場合、全データ線の交差部は4n・4=16nとなる。
【0042】
これに対して、本例では上側はn、下側は1本あたり3nとなっている。従って、合計ではn+3n・3(本)=10nとなる。
【0043】
また、画像データ供給線L3の交差領域の数はnとなるので、その総浮遊容量値はn・Cbとなる。このため、図14に示すものと比較して画像データ供給線1本当たりの総浮遊容量値を減少させることができる。したがって、本実施形態によれば、各画像データ供給線L0〜L3の右端から取り出される画像データと左端から取り出される画像データの遅延時間を短くすることができ、正常なタイミングで画像データを確実にサンプリングすることが可能となる。くわえて、各画像データ供給線L0〜L3の負荷が軽くなるから、これらを駆動する回路の消費電力を減少させることができる。
【0044】
次に、下位ビット用D/Aコンバータ340は、スイッチドキャパシタを備えている。なお、詳細な構成については、後述する。
【0045】
次に、信号NRGCが供給されるディスチャージ回路350は、各データ線6aに接続されている。信号NRGCは水平走査期間の開始から一定期間中Hレベルとなる信号である。ディスチャージ回路350は信号NRGCがHレベルであるとき、各データ線6aを接続するように構成されている。したがって、ディスチャージ回路350によって、各データ線6aに平均的な電圧を印加することができる。
【0046】
<D/Aコンバータ>
次に、上位ビット用D/Aコンバータ240および下位ビット用D/Aコンバータ340について説明する。これらの上位ビット用D/Aコンバータ240の機能は、各データ線6aに対して入力画像データDに応じた電圧を印加することにある。ところで、データ線6aには寄生容量が存在する。本実施形態のD/Aコンバータは、この寄生容量を積極的に活用しており、上位ビットに対応する電圧を寄生容量に充電した後、下位ビットに対する電荷を寄生容量に流し込むことによって、データ線6aに対して入力画像データDに対応する電圧を印加するように構成されている。
【0047】
図2は、1本のデータ線に対応する下位ビット用D/Aコンバータ340の動作原理を示す概念図である。下位ビット用D/Aコンバータ340の内部には、下位画像データD0〜D2の各ビットの重み付けに応じた容量値を持つキャパシタ341〜343が設けられている。ここで、キャパシタ341の値をCdacとすれば、キャパシタ342、343の値は、2・Cdac、4・Cdacとなるように設定されている。また、データ線6aの寄生容量はCslnであり、そこに充電すべき電圧(上位画像データD3に対応)はVslnである。
【0048】
まず、下位画像データD0〜D2のうち“1”に対応するキャパシタに充電電圧Vdacを充電する。図に示す例では、D0=1、D1=0、D2=1であるため、キャパシタ341および343に充電電圧Vdacが充電される。次に、データ線6aに電圧Vslnを充電し、この後、データ線6aとキャパシタ341および343を接続する。ここで、下位画像データD0〜D2のデータ値がNであるとすれば、データ線6aの電圧Vは、以下に示す式(1)で与えられる。
【0049】
V=(N・Cdac・Vdac+Csln・Vsln)/(N・Cdac+Csln)……式(1)
式(1)において、CdacとCslnとは定数であり、VdacとVslnとは変数である。したがって、VdacとVslnとを適宜設定することによって、データ線6aの電圧を可変することができる。換言すれば、VdacとVslnとを適宜設定することによって、下位ビット用D/Aコンバータ340のビット数を拡大することが可能となる。上位ビット用D/Aコンバータ240は、このために設けられたものであり、上位画像データD3の値に応じて、予め定められた複数の直流電圧の中から必要とされる電圧を選択するようになっている。
【0050】
例えば、上位画像データD3が“0”のときのVdacをVdaw1=7V,VslnをVcgw1=4.5V、上位画像データD3が“1”のときのVdacをVdak1=4.5V, VslnをVcgk1=7Vとし、Cdac=1.5E-12FかつCsln=1.1E-11Fとすると、0から15までの階調値とデータ線6aの電圧Vとは、図3に黒丸で示す関係がある。この図に示すように階調値に対する電圧Vの変化曲線は、S字上に変化するので、たとえば液晶の駆動に適したガンマ補正を施すことが可能となる。
【0051】
ところで、液晶には、直流電圧が印加されると、その組成が変化し表示特性が劣化する性質がある。このため、液晶に印加する電圧極性を、一定周期で反転させることが望ましい。極性反転には各種の方式があるが、この例では、1フィ−ルド周期毎にデータ線単位で極性反転を行っている。
【0052】
したがって、奇数フィールドと偶数フィールドで液晶に印加する電圧極性を反転する必要がある。このため、あるフィールドでは、上位画像データが“0”のときにVdaw1およびVcgw1、上位画像データが“1”のときにVdak1およびVcgk1を各々選択し、次のフィールドでは上位画像データが“0”のときにVdacとしてVdaw2=1V,VslnとしてVcgw2=3.5V、上位画像データが“1”のときにVdacとしてVdak2=3.5V, VslnとしてVcgk2=1Vを各々選択するようにしている。図3に示す白丸印の曲線は、次のフィールドにおける特性を示したものである。また、図4に図3にプロットした各点に対応する下位画像データD0〜D2、上位画像データD3、階調値、電圧Vの関係を示す。
【0053】
さてここで、上位ビット用D/Aコンバータ240および下位ビット用D/Aコンバータ340の構成をより具体的に説明する。図5は、1本のデータ線6aに対応する上位ビット用D/Aコンバータ240および下位ビット用D/Aコンバータ340の構成部分を示す回路図である。
【0054】
まず、上位ビット用D/Aコンバータ240は、選択回路241〜247から構成されている。選択回路241〜244は、上位画像データD3が“1”のときVdaw1,Vcgw1,Vdaw2,Vcgw2を各々選択し、一方、上位画像データD3が“0”のときVdak1,Vcgk1,Vdak2,Vcgk2を各々選択するようになっている。また、選択回路245および246は、現在のフィールドが偶数フィールドであるか奇数フィールドであるかを指示するフィールド信号FEに基づいて入力データの一方を選択するようになっている。さらに、選択回路247は、DACの充電期間においてHアクティブとなる信号CSETとデータ線の充電期間においてHアクティブとなる信号SSETに基づいて、選択を行うようになっている。なお、選択回路247は、信号CSETと信号SSETのいずれもがLレベルの期間中は、出力端子をハイインピーダンス状態にするようになっている。ここで、選択回路247の出力データの真理値表を図6に示す。この図に示すように偶数フィールドではVdaw1,Vcgw1,Vdaw1,Vcgw1の組が選択され、奇数フィ−ルドではVdaw2,Vcgw2,Vdaw2,Vcgw2の組が選択されることになる。
【0055】
次に、下位ビット用D/Aコンバータ340は、図5に示すように、キャパシタ341〜343、一端がキャパシタ341〜343に接続されるとともに他端がデータ線6aに接続されるスイッチSWa〜SWc、ナンド回路345〜347から構成されている。なお、スイッチSWa〜SWcは、制御入力端子の論理レベルがLレベルのときオン状態となり、Hレベルのときオフ状態となるようになっている。
【0056】
図7は、上位ビット用D/Aコンバータ240および下位ビット用D/Aコンバータ340の動作を説明するためのタイミングチャートであり、図8はD/A変換における電荷の移動を示す概念図である。なお、この例にあっては、偶数フィールドで信号FEがHレベルとなり、奇数フィールドで信号FEがLレベルになるものとする。また、時刻t1は偶数フィールドにおけるj番目の水平走査期間の開始タイミングである。さらに、上位画像データD3の値は“1”、下位画像データD2〜D0の値は“1,1,1”であるものとする。
【0057】
時刻t1から当該水平走査期間が開始すると、まず、信号NRGCがHレベルとなる。すると、ディスチャージ回路350が各データ線6aを接続し、各データ線6aに平均的な電圧を印加する。
【0058】
この後、信号CSETがHレベルになる第1期間T1において、上位ビット用D/Aコンバータ240から電圧Vdak1が出力される。このとき、信号WRはHレベルとなっており、また、D0=D1=D2=1であるから、下位ビット用D/Aコンバータ340のスイッチSWa〜SWcは総てオン状態となる。このため、データ線6aの寄生容量Cslnに電圧Vdak1が充電されるとともに、データ線6aを介して各キャパシタ341〜343に電圧Vdak1が充電される。すなわち、図8(A)に示すように、下位ビット用D/Aコンバータ340の容量7・Cdacとデータ線6aの寄生容量Cslnに充電電圧VdacとしてVdak1が充電される。
【0059】
次に、信号SSETがHレベルになる第2期間T2においては、信号WRがLレベルとなるので、スイッチSWa〜SWcはオフ状態となる。このとき、上位ビット用D/Aコンバータ240から電圧Vcgk1が出力され、これにより、データ線6aの寄生容量Cslnが電圧Vcgk1に充電される。すなわち、図8(B)に示すように、下位ビット用D/Aコンバータ340の容量7・Cdacに電圧Vdak1が充電された状態で、データ線6aの寄生容量Cslnに充電電圧VslnとしてVcgk1が充電される。
【0060】
次に、走査信号YjがHレベルとなる第3期間T3において、信号CSET、SSETはLレベルとなるので、上位ビット用D/Aコンバータ240中の選択回路247は出力端子をハイインピーダンス状態にする。一方、当該期間において信号WRはHレベルとなるので、スイッチSWa〜SWcはオンとなり、キャパシタ341〜343とデータ線6aが接続される。すると、キャパシタ341〜343とデータ線6aの寄生容量Cslnとの間で電荷が移動し、図8(C)に示すように両者の電圧が等しくなる。この場合、データ線6aの電圧Vaは以下に示す式(2)で与えられる。
【0061】
Va=(7Cdac・Vdak1+Csln・Vcgk1)/(7Cdac+Csln)……式(2)
なお、本来は、Va=(7Cdac・Vdak1+Csln・Vcgk1+Cgso)/(7Cdac+Csln+Cgso)という式に基づいてVaを求めるが、通常Cgos《CdacとなるためCgsoは無視している。
【0062】
また、当該期間において、走査信号YjがHレベルとなるから、TFT50がオン状態となり、TFT50を介して電圧Vaが蓄積容量51に印加される。そして、走査信号YjがLレベルになると、TFT50がオフ状態となり、次のフィールドまで、電圧Vaが保持される。
【0063】
次に、時刻t1から1フィールド期間が経過し、奇数フィールドにおけるj番目の水平走査期間が時刻t2から開始する。この場合も上述した偶数フィールドと同様に、第1期間T1'においてキャパシタ341〜343とデータ線6aの寄生容量に電圧が充電される。また、第2期間T2'においてデータ線6aとキャパシタ341〜343が分離されるとともに寄生容量に電圧が充電される。さらに、第3期間T3'においてデータ線6aとキャパシタ341〜343が接続されるとともにデータ線6aの電圧VbがTFT50を介して蓄積容量51に取り込まれる。ただし、奇数フィールドでは、第1期間T1'に上位ビット用D/Aコンバータ240から出力される電圧はVdak2となり、第2期間T2'に上位ビット用D/Aコンバータ240から出力される電圧はVcgk2となるから、奇数フィールドにおけるデータ線6aの電圧波形は、基準電圧Vrefを中心に奇数フィールドにおけるそれを上下反転したものとなる。したがって、液晶には直流電圧が印加されず、特性劣化を防止することができる。
【0064】
<液晶パネルの構成例>
次に、上述した電気的構成に係る液晶パネルの全体構成について図9および図10を参照して説明する。ここで、図9は、液晶パネルの構成を示す斜視図であり、図10は、図9におけるZ−Z'線断面図である。
【0065】
これらの図に示されるように、液晶パネルは、画素電極9a等が形成されたガラスや半導体等の素子基板101と、共通電極108等が形成されたガラス等の透明な対向基板102とを、スペーサ103が混入されたシール材104によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶105を封入した構造となっている。なお、シール材104は、対向基板102の基板周辺に沿って形成されるが、液晶105を封入するために一部が開口している。このため、液晶105の封入後に、その開口部分が封止材106によって封止されている。
【0066】
ここで、素子基板101の対向面であって、シール材104の外側一辺とこれに対向する他辺においては、上述した上位ビット用データ線駆動回路200と下位ビット用データ線駆動回路300が形成されて、Y方向に延在するデータ線6aを駆動する構成となっている。さらに、この一辺には複数の接続電極107が形成されて、タイミング発生回路400からの各種信号や上位画像データD3、下位画像データD0〜D2を入力する構成となっている。また、この一辺に隣接する一辺には、走査線駆動回路100が形成されて、X方向に延在する走査線3aをそれぞれたとえば両側から駆動する構成となっている。また、シール材104の下側には電源ライン109が形成されており、走査線駆動回路100、上位ビット用データ線駆動回路200および下位ビット用データ線駆動回路300に電源が給電される構成となっている。この時、データ線駆動回路200、300、走査線駆動回路100はシール材104の直下や液晶105に接する部分にあっても良い。
【0067】
一方、対向基板102の共通電極108は、素子基板101との貼合部分における4隅のうち、少なくとも1箇所において設けられた導通材によって、素子基板101との電気的導通が図られている。ほかに、対向基板102には、液晶パネル100の用途に応じて、例えば、第1に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第2に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第3に、液晶パネルに光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板102に設けられる。
【0068】
くわえて、素子基板101および対向基板102の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板(図示省略)がそれぞれ設けられる。ただし、液晶105として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【0069】
なお、走査線駆動回路100、上位ビット用データ線駆動回路200、下位ビット用データ線駆動回路300等の周辺回路の一部または全部を、素子基板101に形成する替わりに、例えば、TAB(Tape Automated Bonding)技術を用いてフィルムに実装された駆動用ICチップを、素子基板101の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ICチップ自体を、COG(Chip On Grass)技術を用いて、素子基板101の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【0070】
<素子基板の構成など>
また、実施の形態においては、液晶パネルの素子基板101をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたTFTによって、画素のスイッチング素子(TFT50)や走査線駆動回路100、上位ビット用データ線駆動回路200および下位ビット用データ線駆動回路300の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【0071】
例えば、素子基板101を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や各種の駆動回路100、200、300の素子を構成しても良い。このように素子基板101を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極9aをアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板101を透明基板として、画素電極9aを反射型にしても良い。
【0072】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、TFTで代表される3端子素子として説明したが、ダイオード等の2端子素子で構成しても良い。ただし、画素のスイッチング素子として2端子素子を用いる場合には、走査線3aを一方の基板に形成し、データ線6aを他方の基板に形成するとともに、2端子素子を、走査線3aまたはデータ線6aのいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線3aとデータ線6aとの間に直列接続された二端子素子と、液晶とから構成されることとなる。
【0073】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、STN(Super Twisted Nematic)液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【0074】
<電子機器>
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。
【0075】
<その1:プロジェクタ>
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図11は、プロジェクタの構成例を示す平面図である。
【0076】
この図に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110Bおよび1110Gに入射される。
【0077】
液晶パネル1110R、1110Bおよび1110Gの構成は、上述した液晶パネルと同等であり、画像信号処理回路(図示省略)から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、RおよびBの光が90度に屈折する一方、Gの光が直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。
【0078】
ここで、各液晶パネル1110R、1110Bおよび1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。
【0079】
なお、液晶パネル1110R、1110Bおよび1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【0080】
<その2:モバイル型コンピュータ>
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図12は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶パネル1005の背面にバックライトを付加することにより構成されている。
【0081】
<その3:携帯電話>
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図13は、この携帯電話の構成を示す斜視図である。図において、携帯電話1300は、複数の操作ボタン1302とともに、反射型の液晶パネル1005を備えるものである。この反射型の液晶パネル100にあっては、必要に応じてその前面にフロントライトが設けられる。
【0082】
なお、図11〜図13を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【0083】
【発明の効果】
以上説明したように本発明よれば、画像データ供給線に発生する浮遊容量を減少させることができる。このため、データの高速化、低消費電力化が容易となる。更には、配線を少なくすることができるとともに、狭額縁のパネルを実現することができる。
【図面の簡単な説明】
【図1】 本発明の一実施形態に係る液晶装置の全体構成を示すブロック図である。
【図2】 1本のデータ線に対応する下位ビット用D/Aコンバータ340の動作原理を示す概念図である。
【図3】 D/Aコンバータの特性を示すグラフである。
【図4】 図3にプロットした各点に対応する下位画像データD0〜D2、上位画像データD3、階調値、電圧Vの関係を示す図である。
【図5】 1本のデータ線6aに対応する上位ビット用D/Aコンバータ240および下位ビット用D/Aコンバータ340の構成部分を示す回路図である。
【図6】 選択回路247の出力データの真理値表である。
【図7】 上位ビット用D/Aコンバータ240および下位ビット用D/Aコンバータ340の動作を説明するためのタイミングチャートである。
【図8】 D/A変換における電荷の移動を示す概念図である。
【図9】 同液晶パネルの構造を説明するための斜視図である。
【図10】 同液晶パネルの構造を説明するための一部断面図である。
【図11】 同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図12】 同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図13】 同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図14】 従来のデータ線駆動回路の構成を示すブロック図である。
【図15】 従来の液晶装置の構成を示すブロック図である。
【符号の説明】
3a……走査線
6a……データ線
9a……画素電極
50……TFT(スイッチング素子)
SR1〜SRn……サンプリングパルス(第1,第2制御パルス)
D3……上位画像データ
D0〜D2……下位画像データ
L0〜L3……画像データ供給線(下位ビット用画像データ供給線、上位ビット用画像データ供給線)
200……上位ビット用データ線駆動回路
210、310……Xシフトレジスタ
220、320……第1ラッチ(上位,下位ビット用ラッチ部)
230、330……第2ラッチ(上位,下位ビット用ラッチ部)
240……上位ビット用D/Aコンバータ(上位ビット用D/A変換部)
241〜247……選択回路
300……下位ビット用データ線駆動回路
340……下位ビット用D/Aコンバータ(下位ビット用D/A変換部)
341〜343……キャパシタ
SWa〜SWc……スイッチ(スイッチ部)
Claims (7)
- 複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されるスイッチング素子と、前記スイッチング素子に接続されマトリックス状に配置された画素電極とを有する電気光学パネルの駆動回路であって、
パラレル形式の画像データのうち上位ビットの上位画像データが供給され、当該上位ビット数と一致する本数を有する上位ビット用画像データ供給線と、
前記上位ビット用画像データ供給線に供給される上位画像データを前記各データ線に対応する線順次データに変換する上位ビット用変換部と、
前記上位ビット用変換部の出力データをアナログ信号に変換して前記各データ線に供給する上位ビット用D/A変換部と、
前記画像データのうち下位ビットの下位画像データが供給され、当該下位ビット数と一致する本数を有する下位ビット用画像データ供給線と、
前記下位ビット用画像データ供給線に供給される下位画像データを前記各データ線に対応する線順次データに変換する下位ビット用変換部と、
前記下位ビット用変換部の出力データをアナログ信号に変換して前記各データ線に供給する下位ビット用D/A変換部と、を備え、
前記各データ線に対して上位ビット用D/A変換部と下位ビット用D/A変換部とが各々接続され、
前記上位ビット用D/A変換部は、複数の直流電圧が入力される選択回路によって前記上位ビットの値に応じた直流電圧を選択して前記各データ線に出力し、
前記下位ビット用D/A変換部は、前記下位ビットを構成する各ビットの重みに応じた容量値を各々有する各キャパシタと、当該各キャパシタと前記データ線との間に設けた各スイッチ部とを備え、前記各スイッチ部のオン・オフを少なくとも前記下位画像データに応じて制御する
ことを特徴とする電気光学パネルの駆動回路。 - 前記上位ビット用変換部は、
前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各第1制御パルスを順次生成し、各出力端子から各々出力する第1制御パルス生成部と、
前記上位ビット用画像データ供給線と接続され、前記第1制御パルスに基づいて、前記上位画像データをラッチし、さらにラッチされたデータを水平走査周期に同期したラッチパルスに基づいて再度ラッチする上位ビット用ラッチ部とを備え、
前記下位ビット用変換部は、
前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各第2制御パルスを順次生成し、各出力端子から各々出力する第2制御パルス生成部と、
前記下位ビット用画像データ供給線と接続され、前記第2制御パルスに基づいて、前記下位画像データをラッチし、さらにラッチされたデータを水平走査周期に同期したラッチパルスに基づいて再度ラッチする下位ビット用ラッチ部と
を備えたことを特徴とする請求項1に記載の電気光学パネルの駆動回路。 - 前記上位ビット用D/A変換部は、前記キャパシタに充電すべき第1電圧と前記データ線に充電すべき第2電圧との組を、前記上位ビットに応じて選択することを特徴とする請求項1に記載の電気光学パネルの駆動回路。
- 前記下位ビット用D/A変換部と前記上位ビット用D/A変換部にガンマ補正機能を持たせたことを特徴とする請求項3に記載の電気光学パネルの駆動回路。
- 1水平走査期間中の第1期間において、前記上位ビット用D/A変換部は前記第1電圧を前記データ線を介して前記下位ビット用D/A変換部に給電し、前記下位ビット用D/A変換部は当該期間において前記下位画像データに応じて前記各スイッチ部をオン・オフするよう制御し、
前記第1期間の後の第2期間において、前記上位ビット用D/A変換部は前記第2電圧を前記データ線に給電し、前記下位ビット用D/A変換部は当該期間において前記各スイッチ部をオフするよう制御し、
前記第2期間に続く第3期間において、前記上位ビット用D/A変換部は出力端子をハイインピーダンス状態にし、前記下位ビット用D/A変換部は当該期間において前記下位画像データに応じて前記各スイッチ部をオン・オフするよう制御する
ことを特徴とする請求項4に記載の電気光学パネルの駆動回路。 - 複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されるスイッチング素子と、前記スイッチング素子に接続されマトリックス状に配置された画素電極とを有する画像表示領域と、請求項1乃至5のうちいずれか1項に記載の駆動回路とを備えたことを特徴とする電気光学パネル。
- 請求項6に記載した電気光学パネルを備えたことを特徴とする電子機器。
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