JP4693009B2 - アクティブマトリクス型ディスプレイ装置及びこれを備える携帯機器 - Google Patents
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Description
本発明は、行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える携帯機器に関する。
液晶ディスプレイ（ＬＣＤ）は、電圧による液晶分子の配向の変化を利用して、外光又はバックライト等の光を透過又は遮断することで画像を表示させることができる。現在一般的なＬＣＤの方式として、画面背面のバックライトを光源として表示を行う透過型と、バックライトを設けずに外光の反射によって表示を行う反射型と、外光の反射及びバックライトを利用する半透過型がある。
中でも反射型は、バックライトを用いないために消費電力が小さく、バッテリー駆動の持ち運び可能な機器で最も良く利用される。このような機器には、携帯電話又はＰＤＡ（パーソナルデジタルアシスタント）等の携帯機器がある。携帯電話を例とすると、使用時のほとんどの時間は待ち受け状態であり、その間は、ディスプレイ部の大部分又は全体は静止画を表示するのが一般的である。あるいは、時計表示のような低ビット色表示も一般的である。
従来の反射型ディスプレイ装置では、動画又は静止画のいずれの表示モードでも同じようにドライバによって画素へデータが書き込まれていた。この場合に、静止画が表示されている間は常に、同じデータが画素に書き込まれる。そこで、各画素にメモリを設け、静止画表示時には、メモリに記憶されたデータを画素に書き込むことで、ドライバの駆動を停止し、消費電力を削減することが提案されている（例えば、特許文献１参照。）。この技術は、一般にＭＩＰ（Memory in Pixel）技術として知られている。
また、１つの画素を複数のサブ画素に分割して、各サブ画素にメモリを設け、サブ画素の数に応じたビット数のデジタルデータを画素に入力して、静止画表示時の多階調表示を実現するマルチビットＭＩＰ技術も知られている（例えば、特許文献２参照。）。
特開２００７−３２８３５１号公報
特開２００５−１４８４２５号公報
しかし、従来のマルチビットＭＩＰ技術では、専らデジタルデータによる静止画表示しかできなかった。理論上は表示クロック数を上げることでデジタルデータによっても動画表示は可能であるが、ビット数が多くなるほどデータ伝送に遅延が生じ、滑らかな動画表示は困難になるという問題がある。
本発明は、このような問題を鑑み、動画及び静止画のいずれも表示可能な、マルチビットＭＩＰ技術を用いたアクティブマトリクス型ディスプレイ装置及びこれを備える携帯機器を提供することを目的とする。
上記目的を達成するために、本発明のアクティブマトリクス型ディスプレイ装置は、行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置であって、
該複数の画素へアナログ又はデジタルのいずれか一方のデータ形式で画像データを供給するソースドライバを有し、
前記複数の画素の夫々は、複数のサブ画素に分割され、該複数のサブ画素の夫々に
表示素子と、
前記ソースドライバから供給されるデジタル画像データに含まれる当該表示素子のための階調表示データを記憶する記憶手段と、
前記記憶手段に記憶される前記階調表示データ又は前記ソースドライバから供給されるアナログ画像データのいずれか一方が当該表示素子へ供給されるよう切り替わるデータ切替手段とを設けられる。
該複数の画素へアナログ又はデジタルのいずれか一方のデータ形式で画像データを供給するソースドライバを有し、
前記複数の画素の夫々は、複数のサブ画素に分割され、該複数のサブ画素の夫々に
表示素子と、
前記ソースドライバから供給されるデジタル画像データに含まれる当該表示素子のための階調表示データを記憶する記憶手段と、
前記記憶手段に記憶される前記階調表示データ又は前記ソースドライバから供給されるアナログ画像データのいずれか一方が当該表示素子へ供給されるよう切り替わるデータ切替手段とを設けられる。
これにより、マルチビットＭＩＰ技術を用いたアクティブマトリクス型ディスプレイ装置において動画及び静止画のいずれも表示可能となる。具体的には、画素内に表示モードに応じて表示素子へ供給されるデータを切り替える手段を設けることで、マルチビットＭＩＰ技術を用いたアクティブマトリクス型ディスプレイ装置において、ＭＩＰ技術の利点である低電力消費を実現しながら動画表示も可能となる。
望ましくは、本発明のアクティブマトリクス型ディスプレイ装置において、前記ソースドライバは、前記複数の画素へ供給する前記画像データのデータ形式に応じて前記データ切替手段の切替を制御する。
これにより、画素内でデータ供給源を切り替えるデータ切替手段は、ソースドライバからの画像データ供給と同期をとることができる。
望ましくは、本発明のアクティブマトリクス型ディスプレイ装置において、前記記憶手段が２ビット以上のデジタルデータである前記階調表示データを記憶するマルチビットメモリである場合に、前記複数の画素の夫々は、前記複数のサブ画素の夫々に、前記記憶手段に記憶される前記階調表示データをデジタル形式からアナログ形式に変換するデジタル−アナログ変換手段を更に設けられる。
これにより、階調表示データに応じた様々な階調表示が各サブ画素で可能となり、１つの画素において分割されるサブ画素の数を減らすことができる。すなわち、画素の高い開口率を保ちながら中間色を滑らかに実現することができる。
望ましくは、本発明のアクティブマトリクス型ディスプレイ装置において、前記複数の画素の夫々は、前記ソースドライバから供給されるデジタル画像データから前記表示素子の夫々のための階調表示データを取り出すデマルチプレクサを更に設けられる。
これにより、デジタル画像データをビット分割して、各位ビットによって表される階調表示データを取り出すことができる。
望ましくは、本発明のアクティブマトリクス型ディスプレイ装置において、前記ソースドライバは、前記複数の画素の夫々に含まれる前記複数のサブ画素の夫々に設けられた前記記憶手段を新たな階調表示データによって更新する場合に、前記デジタル画像データが該デジタル画像データの最下位ビットから順に前記複数の画素へ供給されるよう当該ソースドライバによるデータ出力を制御するビット出力順序制御手段を有する。
マルチビットＭＩＰ技術では各画素へ供給されるデジタルデータのうち最下位ビット（ＬＳＢ）によって画像の輪郭が表されるので、これにより、人間の視覚認知の原理を利用して、静止画像更新時における観察者の画像認識速度を向上させることができる。
また、前記ビット出力順序制御手段は、前記複数の画素の夫々について順次に当該画素に関するデジタル画像データが最下位ビットから順に出力されるよう前記ソースドライバのデータ出力を制御する。
このような制御によれば、ソースドライバは受け取った画像データを順次出力すれば良く、その記憶容量は比較的小さくても良い。
代替的に、前記ビット出力順序制御手段は、前記複数の画素の夫々に関する複数のデジタル画像データの夫々について最下位ビットから順に所定ビット単位で前記複数の画素の夫々に出力されるよう前記ソースドライバのデータ出力を制御する。
このような制御によれば、ディスプレイ装置全体として最初に画像の輪郭が更新されることとなるので、人間の視覚認知の原理に基づき、観察者による画像更新の認識速度は更に改善される。
一実施形態において、本発明のアクティブマトリクス型ディスプレイ装置は、画素に含まれる発光表示素子として液晶セル又は有機ＥＬを用いた液晶ディスプレイ装置又はＯＬＥＤディスプレイ装置であっても良い。
本発明のアクティブマトリクス型ディスプレイ装置は、特に、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、携帯オーディオプレーヤ及び携帯ゲーム機のような携帯機器で組み込まれて使用される。携帯機器は、一般にバッテリーによって駆動される。従って、本発明のアクティブマトリクス型ディスプレイ装置を用いることで電力消費が抑制される結果、従来に比べてバッテリー容量の減少は遅くなる。
本発明により、動画及び静止画のいずれも表示可能な、マルチビットＭＩＰ技術を用いたアクティブマトリクス型ディスプレイ装置及びこれを備える携帯機器を提供することが可能となる。
以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。
図１は、本発明の一実施形態によるアクティブマトリクス型ディスプレイ装置の構成を表す。
図１のディスプレイ装置１は、行及び列で配置された複数の画素を有するディスプレイ部１０と、ソースライン１２を介して各画素へ接続され、画素へアナログ又はデジタルで画像データを供給するソースドライバ２０と、ゲートライン１４を介して各画素のオン／オフを制御するゲートドライバ３０とを有する。
各画素（図示せず。）は、ディスプレイ部１０において、ソースライン１２及びゲートライン１４の交差領域に位置し、表示素子（例えば、液晶セル又は有機ＥＬ等。）及び対応する画素内メモリを少なくとも各１つずつ有する。静止画像表示モードでは、各画素は、ソースライン１２を介して伝送されるデータに代えて、内蔵されるメモリに記憶されたデータに基づき動作する。従って、静止画像表示モードではソースドライバ２０を停止させることが可能であり、一方、ディスプレイ部１０は連続的に静止画を表示することができる。かかる動作の詳細は後述する。
図２は、本発明の一実施形態によるソースドライバの構成を表す。
ソースドライバ２０は、制御部２１、レジスタ部２２、デジタル−アナログ変換部（Ｄ／Ａ）２３、バッファリング／増幅部２４及びデータ経路切替部２５を有する。制御部２１は、外部の又は内蔵する記憶装置に記憶されたプログラム２６に従って、ソースドライバ２０の各部の動作を制御することができる。レジスタ部２２は、ディスプレイ装置本体のコントローラ（図示せず。）から供給されるデジタル画像データを一時的に格納することができる。Ｄ／Ａ２３は、レジスタ部２２から出力されるデジタルデータ信号をアナログデータ信号に変換することができる。バッファリング／増幅部２４は、Ｄ／Ａ２３から出力されるアナログデータ信号又はレジスタ部２２から直接出力されるデジタルデータ信号に対してバッファリング及び増幅を行い、ソースライン１２を介してディスプレイ部の各画素（図１参照）へ供給することができる。データ経路切替部２５は、制御部２１からの制御信号に従って、レジスタ部２２から出力されるデジタルデータ信号がＤ／Ａ２３又はバッファリング／増幅部２４のいずれか一方に供給されるようデータ経路を切り替えることができる。
制御部２１は、ディスプレイ装置本体のコントローラから供給される制御信号に従って、データ経路切替部２５にデータ経路を切り替えるよう指示することができる。具体的には、制御信号２１は、動画表示モードではレジスタ部２２から出力されるデジタルデータ信号がＤ／Ａ２３に供給されるように、一方、静止画表示モードではレジスタ部２２から出力されるデジタルデータ信号がバッファリング／増幅部２４のいずれか一方に供給されるように、データ経路切替部２５にデータ経路を切り替えさせる。
また、静止画表示モードでは、バッファリング／増幅部２４によって供給されたデジタルデータ信号が各画素へ供給され、画素内メモリに記憶された場合に、その後、各画素はメモリに記憶されたデータに基づき動作することができる。従って、制御部２１はレジスタ部２２、Ｄ／Ａ２３、バッファリング／増幅部２４及びデータ経路切替部２５の作動を停止させることが可能であり、このような場合でも、ディスプレイ部１０は引き続き静止画を表示することができる。
図３は、本発明の一実施形態によるマルチビットＭＩＰ技術を用いた画素の形状及び構成の一例を表す。
画素は、例えば図３（ａ）に表されるように、複数のサブ画素に分割される。図３（ａ）の画素Ｐ１は、４つのサブ画素ＳＰ１１、ＳＰ１２、ＳＰ１３及びＳＰ１４を有する。各サブ画素は黒又は白の表示が可能であり、本例では、画素Ｐ１は１６階調のグレースケール表示が可能である。
この画素Ｐ１は、例えば、図３（ｂ）に表されるような回路構成を有する。画素Ｐ１は、例えば液晶セル又は有機ＥＬ等の４つの表示素子Ｃ１１、Ｃ１２、Ｃ１３及びＣ１４と、各表示素子に対応して設けられた４つの１ビットメモリ領域を有するメモリ４０と、ソースドライバ２０からソースライン１２を介して伝送されるデジタル画像データをビット分割するデマルチプレクサ４２と、各表示素子へメモリ４０に記憶されるデータ又はソースライン１２を介して伝送されるデータのいずれか一方を供給するよう切り替わるデータ切替部４４とを有する。
デマルチプレクサ４２は、ゲートドライバ３０からゲートライン１４を介して伝送されるゲート信号に従って、ソースドライバ２０から供給されるデジタル画像データを単位ビットごとにビット分割する。本例では、ソースドライバ２０から供給されるデジタル画像データは、画素Ｐ１の表示階調を表す００００〜１１１１の４ビットのデジタルデータである。デジタル画像データの各位ビットは、各サブ画素の黒／白表示を表す階調表示データである。デマルチプレクサ４２は、デジタル画像データに含まれる階調表示データを取り出して、メモリ４０の各表示素子に対応するメモリ領域へ格納することができる。
データ切替部４４は、動画表示モードではソースバス１２を介して伝送されるアナログ画像データを各表示素子へ供給し、一方、静止画表示モードではメモリ４０に記憶される階調表示データを各画素表示へ供給するよう、ソースドライバ２０の制御部２１からの制御信号に従って切り替わることができる。
各表示素子は、動画表示モードではソースバス１２を介して伝送されるアナログ画像データに基づき、一方、静止画表示モードではメモリ４０の対応するメモリ領域に記憶されている階調表示データに基づき該光学特性を変化させるか若しくは発光する。静止画表示モードでのメモリ４０からのデータの出し入れは、ソースドライバ２０の制御部２１によって制御される。メモリ４０としては、例えば、ＳＲＡＭ又はＤＲＡＭが用いられる。ＳＲＡＭを用いた場合は、メモリの消費電力を低くすることが可能であり、また、ＤＲＡＭを用いた場合は、メモリの回路サイズを小さくすることが可能である。
また、動画表示モードでは、ソースライン１２を介して伝送されるアナログ画像データがメモリ４０に入力されることを防ぐよう、デマルチプレクサ４２の出力はいずれのメモリ領域にも接続されないよう構成される。
このように、画素内に表示モードに応じて表示素子へ供給されるデータを切り替える手段を設けることで、マルチビットＭＩＰ技術を用いたアクティブマトリクス型ディスプレイ装置において、ＭＩＰ技術の利点である低電力消費を実現しながら動画表示も可能となる。
図４は、本発明の一実施形態によるマルチビットＭＩＰ技術を用いた画素の形状及び構成の別の例を表す。
画素は、例えば図４（ａ）に表されるように、複数のサブ画素に分割される。図４（ａ）の画素Ｐ２は、２つのサブ画素ＳＰ２１及びＳＰ２２を有する。各サブ画素は黒、暗灰色、明灰色又は白の表示が可能であり、本例でも、図３に表された画素Ｐ１と同様に、１６階調のグレースケール表示が可能である。
画素を複数のサブ画素に分割した場合、各サブ画素の間には夫々構造的なバウンダリ領域（図示せず。）が存在することとなる。このバウンダリ領域は、光学的なデッドエリアである。分割されるサブ画素の数が多くなるほど、このようなデッドエリアが増えることとなるため、逆に開口率は低下する。そのため、分割されるサブ画素の数は少ない方が望ましい。しかし、サブ画素の数が減少すると、画素が表現可能な階調の数も減少し、中間色を滑らかに表現することが困難になる
高い開口率を保ちながら中間色を滑らかに実現するために、本例の画素Ｐ２は、例えば、図４（ｂ）に表されるような回路構成を有する。画素Ｐ２は、例えば液晶セル又は有機ＥＬ等の２つの表示素子Ｃ２１及びＣ２２と、各表示素子に対応して設けられた２つの２ビットメモリ領域を有するメモリ５０と、ソースドライバ２０からソースライン１２を介して伝送されるデジタル画像データをビット分割するデマルチプレクサ５２と、各表示素子へメモリ５０に記憶されるデータ又はソースライン１２を介して伝送されるデータのいずれか一方を供給するよう切り替わるデータ切替部５４と、メモリ５０に記憶されるデータをデジタルからアナログに変換して各表示素子へ出力するデジタル−アナログ変換部（Ｄ／Ａ）５６とを有する。
高い開口率を保ちながら中間色を滑らかに実現するために、本例の画素Ｐ２は、例えば、図４（ｂ）に表されるような回路構成を有する。画素Ｐ２は、例えば液晶セル又は有機ＥＬ等の２つの表示素子Ｃ２１及びＣ２２と、各表示素子に対応して設けられた２つの２ビットメモリ領域を有するメモリ５０と、ソースドライバ２０からソースライン１２を介して伝送されるデジタル画像データをビット分割するデマルチプレクサ５２と、各表示素子へメモリ５０に記憶されるデータ又はソースライン１２を介して伝送されるデータのいずれか一方を供給するよう切り替わるデータ切替部５４と、メモリ５０に記憶されるデータをデジタルからアナログに変換して各表示素子へ出力するデジタル−アナログ変換部（Ｄ／Ａ）５６とを有する。
デマルチプレクサ５２は、ゲートドライバ３０からゲートライン１４を介して伝送されるゲート信号に従って、ソースドライバ２０から供給されるデジタル画像データを２ビット単位でビット分割する。本例では、ソースドライバ２０から供給されるデジタル画像データは、画素Ｐ１の表示階調を表す００００〜１１１１の４ビットのデジタルデータである。デジタル画像データの上位２ビット及び下位２ビット（「００」、「０１」、「１０」、「１１」）は夫々、各サブ画素の黒／暗灰色／明灰色／白表示を表す階調表示データである。デマルチプレクサ５２は、デジタル画像データに含まれる階調表示データを取り出して、メモリ５０の各表示素子に対応するメモリ領域へ格納することができる。
データ切替部５４は、動画表示モードではソースバス１２を介して伝送されるアナログ画像データを各表示素子へ供給し、一方、静止画表示モードではメモリ５０に記憶される階調表示データを各画素表示へ供給するよう、ソースドライバ２０の制御部２１からの制御信号に従って切り替わることができる。ここで、メモリ５０の各メモリ領域に記憶されている階調表示データは２ビットのデジタルデータであるため、そのままのデータ形式で表示素子に供給することはできない。そこで、画素Ｐ２は、メモリ５０の各メモリ領域に記憶される２ビットデジタルデータをアナログデータに変換するＤ／Ａ５６を設けられている。具体的には、Ｄ／Ａ５６は、メモリ５０の各メモリ領域に記憶される２ビットデジタルデータを、各表示素子に印加する４つのアナログ電圧値Ｖ１、Ｖ２、Ｖ３及びＶ４のいずれか１つに変換することができる。
各表示素子は、動画表示モードではソースバス１２を介して伝送されるアナログ画像データに基づき、一方、静止画表示モードではメモリ５０の対応するメモリ領域に記憶されている階調表示データに基づき該光学特性を変化させるか若しくは発光する。
このように、本発明は、様々な形状及び構成の画素を有するディスプレイ装置に適用され得る。なお、４ビットＭＩＰ技術を例として画素の形状及び構成について説明したが、複数ビットであれば４ビット以上又は以下であっても良いことは明らかである。
また、マルチビットＭＩＰ技術では、各画素へ供給されるデジタルデータのうち最下位ビット（ＬＳＢ）によって画像の輪郭が表される。一方、輪郭内の細かい部分（例えば、人間の画像であれば、髪の毛、目、鼻及び口等。）は最上位ビット（ＭＳＢ）によって表される。人間の視覚認知によれば、画像が観察される場合に、先ずは画像の輪郭が認識され、その後に輪郭内の細かい部分が認識されることが分かっている。そこで、本発明は、静止画表示モードで画像を更新する場合に、各画素へデジタルデータのＬＳＢから入力することを提案する。
図５は、本発明の一実施形態によるソースドライバ内の制御部の画像更新のための機能構成を表す。制御部２１は、ディスプレイ装置本体のコントローラから制御信号として画像更新要求を受け取る更新要求受取部６０と、画像更新要求に応答して、レジスタ部２２からデジタルデータがＬＳＢから順に出力されるよう制御するビット出力順序制御部６２とを有する。このような制御部２１の機能構成は、プログラム２６（図２参照）によって実現される。
図５の制御部２１を備えたソースドライバ２０による１つの画素に対する画像更新動作の一例を図６に示す。ここで、例えば、ディスプレイ装置は、画素がＸ個のサブ画素に分割されたＸビットＭＩＰ技術（Ｘは２以上の正の整数。）を採用するとする。
最初にステップＳ１０１で、制御部２１は、更新要求受取部６０によって、ディスプレイ装置本体のコントローラから制御信号として画像更新要求を受け取る。次にステップＳ１０２で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、画素へ供給されるべきデジタルデータに含まれるＬＳＢデータを出力するよう指示する。この指示を受けて、レジスタ部２２は、ステップＳ１０３でＬＳＢデータを出力する。その後ステップＳ１０４で、制御部２１は、レジスタ部２２がＬＳＢデータの出力を完了したかどうかを確認する。ＬＳＢデータの出力が完了した場合には、ステップＳ１０５で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、ＬＳＢの次に高位のビットデータを出力するよう指示する。この指示を受けて、レジスタ部２２は、対応するビットデータを出力する。ソースドライバ２０は、ステップＳ１０３乃至Ｓ１０５の一連の動作を、ステップＳ１０６でＭＳＢデータの出力の完了を確認するまで繰り返す。以上の動作によって、画素へ新たなデジタルデータが入力され、メモリ内画素に記憶されるデータが更新される。
以上、ソースドライバによる１つの画素に対する画像更新動作について説明してきたが、ディスプレイ部全体の画像を更新する方法には、図６を参照して説明されたような画像更新動作が画素単位で行われる第１の方法及び所定ビット単位で行われる第２の方法がある。第１の方法をプログレッシブデータ伝送方式と呼び、第２の方法をページデータ伝送方式と呼ぶこととする。以下、夫々の伝送方式について説明する。
図７は、図５の制御部２１を備えたソースドライバ２０によるディスプレイ部全体に対するプログレッシブデータ方式の画像更新動作の一例である。ここで、例えば、ディスプレイ部にはＬ行Ｍ列のマトリクス状に画素が配置されているとする。
最初にステップＳ２０１で、制御部２１は、更新要求受取部６０によって、ディスプレイ装置本体のコントローラから制御信号として画像更新要求を受け取る。次にステップＳ２０２で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、ディスプレイ部上の画素のマトリクス状配置において１行目の１列目に位置する画素へ供給されるべきデジタルデータを出力するよう指示する。更に、ステップＳ２０３で、制御部２１は、ビット出力順序制御部６２によって、先に指示した所定の画素に供給されるべきデジタルデータのうちＬＳＢデータを出力するよう指示する。これらの指示を受けて、レジスタ部２２は、ステップＳ２０４で、指示された所定の画素に関するＬＳＢデータを出力する。その後ステップＳ２０５で、制御部２１は、レジスタ部２２がＬＳＢデータの出力を完了したかどうかを確認する。ＬＳＢデータの出力が完了した場合には、ステップＳ２０６で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、目下の画素へ供給されるべきデジタルデータにおいてＬＳＢの次に高位のビットデータを出力するよう指示する。この指示を受けて、レジスタ部２２は、対応するビットデータを出力する。ソースドライバ２０は、ステップＳ２０４乃至Ｓ２０６の一連の動作を、ステップＳ２０７で目下の画素に関する全てのビットデータの出力の完了を確認するまで繰り返す。
次にステップＳ２０８で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、同じ行の隣の画素へ供給されるべきデジタルデータのうちＬＳＢデータを出力するよう指示する。そして、ソースドライバ２０は、ステップＳ２０３乃至Ｓ２０８の一連の動作を、ステップＳ２０９で同じ行の全ての画素に関するデジタルデータの出力の完了を確認するまで繰り返す。
続いてステップＳ２１０で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、次の行の１列目に位置する画素へ供給されるべきデジタルデータのうちＬＳＢデータを出力するよう指示する。そして、ソースドライバ２０は、ステップＳ２０３乃至Ｓ２１０の一連の動作を、ステップＳ２１１でディスプレイ部の全ての画素に関するデジタルデータの出力の完了を確認するまで繰り返す。以上の動作によって、ディスプレイ部の全ての画素へ夫々の新たなデジタルデータが入力され、ディスプレイ部全体の画像更新が完了する。
ここで、ディスプレイ装置本体のコントローラからは、ディスプレイ部上の画素のマトリクス状配置の各行に対応するラインデータを１単位として、デジタル画像データがソースドライバ２０のレジスタ部２２に入力される。よって、プログレッシブデータ方式では、レジスタ部２２は、受け取ったデータを順次出力すれば良く、その記憶容量は比較的小さくても良い。
図８は、図５の制御部２１を備えたソースドライバ２０によるディスプレイ部全体に対するページデータ方式の画像更新動作の一例である。ここでも、例えば、ディスプレイ部にはＬ行Ｍ列のマトリクス状に画素が配置されているとする。
最初にステップＳ３０１で、制御部２１は、更新要求受取部６０によって、ディスプレイ装置本体のコントローラから制御信号として画像更新要求を受け取る。次にステップＳ３０２で、制御部２１は、ビット出力順序制御部６２によって、ビット出力順序制御部６２によって、レジスタ部２２に、各画素へ供給されるべきデジタルデータをＬＳＢから順に出力するよう指示する。更にステップＳ３０３で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、ディスプレイ部上の画素のマトリクス状配置において１行目の１列目に位置する画素から順に各画素へ夫々の対応するＬＳＢデータを出力するよう指示する。これらの指示を受けて、レジスタ部２２は、ステップＳ３０４で、指示された所定の画素に関するＬＳＢデータを出力する。次にステップＳ３０５で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、同じ行の隣の画素に関するＬＳＢデータを出力するよう指示する。そして、ソースドライバ２０は、ステップＳ３０４及び３０５の一連の動作を、ステップＳ３０６で同じ行の全ての画素に関するＬＳＢデータの出力の完了を確認するまで繰り返す。
次にステップＳ３０７で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、次の行の１列目に位置する画素に関するＬＳＢデータを出力するよう指示する。そして、ソースドライバ２０は、ステップＳ３０４乃至Ｓ３０７の一連の動作を、ステップＳ３０８でディスプレイ部の全ての画素に関するＬＳＢデータの出力の完了を確認するまで繰り返す。
続いてステップＳ３０９で、制御部２１は、ビット出力順序制御部６２によって、レジスタ部２２に、各画素へ供給されるべきデジタルデータにおいてＬＳＢの次に高位のビットデータを出力するよう指示する。そして、ソースドライバ２０は、ステップＳ３０３乃至Ｓ３０９の一連の動作を、ステップＳ３１０でディスプレイ部の全ての画素に関するＭＳＢデータの出力の完了を確認するまで繰り返す。以上の動作によって、ディスプレイ部の全ての画素へ夫々の新たなデジタルデータが入力され、ディスプレイ部全体の画像更新が完了する。
ここで、上述したように、ディスプレイ装置本体のコントローラからは、ディスプレイ部上の画素のマトリクス状配置の各行に対応するラインデータを１単位として、デジタル画像データがソースドライバ２０のレジスタ部２２に入力される。よって、ページデータ方式では、レジスタ部２２は、画像全体を表す全てのラインデータ、すなわちフレームデータを受け取った後でなければデータを出力することができないため、その記憶容量はプログレッシブデータ方式に比べて大きくなる。しかし、ディスプレイ全体として最初に画像の輪郭が更新されることとなるので、人間の視覚認知の原理に基づき、観察者による画像更新の認識速度はプログレッシブデータ方式に比べて速い。
なお、静止画表示モードでは、この画像更新動作の間を除いて、ソースドライバ内のレジスタ部２２、Ｄ／Ａ２３、バッファリング／増幅部２４及びデータ経路切替部２５の作動は制御部２１によって停止されている。
ここでは、説明を簡単にするために、画素がＸ個のサブ画素に分割されたＸビットＭＩＰ技術（Ｘは２以上の正の整数。）を採用するディスプレイ装置を例として画像更新動作を説明してきた。すなわち、Ｘビットのデジタル画像データの各位ビットはＸ個のサブ画素の夫々の階調（黒／白）を表しており、ディスプレイ装置の各画素は、図３に表されるような構成を有する。しかし、当然、図４に表されるような構成を有する画素でも同様の画像更新動作が行われる。この場合には、ソースドライバからは最下位ビットから２又はそれ以上のビット単位で順にデータが出力される。
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
１ アクティブマトリクス型ディスプレイ装置
１０ ディスプレイ部
１２ ソースライン
１４ ゲートライン
２０ ソースドライバ
２１ 制御部
２２ レジスタ部
２３ デジタル−アナログ変換部
２４ バッファリング／増幅部
２５ データ経路切替部
２６ プログラム
３０ ゲートドライバ
４０，５０ 画素内メモリ
４２，５２ デマルチプレクサ
４４，５４ データ切替部
５６ デジタル−アナログ変換部
６０ 更新要求受取部
６２ ビット出力順序制御部
Ｃ１１〜Ｃ１４，Ｃ１１，Ｃ１２ 表示素子
Ｐ１，Ｐ２ 画素
ＳＰ１１〜ＳＰ１４，ＳＰ２１，ＳＰ２２ サブ画素
１０ ディスプレイ部
１２ ソースライン
１４ ゲートライン
２０ ソースドライバ
２１ 制御部
２２ レジスタ部
２３ デジタル−アナログ変換部
２４ バッファリング／増幅部
２５ データ経路切替部
２６ プログラム
３０ ゲートドライバ
４０，５０ 画素内メモリ
４２，５２ デマルチプレクサ
４４，５４ データ切替部
５６ デジタル−アナログ変換部
６０ 更新要求受取部
６２ ビット出力順序制御部
Ｃ１１〜Ｃ１４，Ｃ１１，Ｃ１２ 表示素子
Ｐ１，Ｐ２ 画素
ＳＰ１１〜ＳＰ１４，ＳＰ２１，ＳＰ２２ サブ画素
Claims (9)
- 行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置であって、
該複数の画素へアナログ又はデジタルのいずれか一方のデータ形式で画像データを供給するソースドライバを有し、
前記複数の画素の夫々は、前記ソースドライバから供給されるデジタル画像データをビット分割して階調表示データを取り出すデマルチプレクサを有し、
前記複数の画素の夫々は、複数のサブ画素に分割され、該複数のサブ画素の夫々に
表示素子と、
前記デマルチプレクサから供給される当該表示素子のための階調表示データを記憶する記憶手段と、
前記記憶手段に記憶される前記階調表示データ又は前記ソースドライバから供給されるアナログ画像データのいずれか一方が当該表示素子へ供給されるよう切り替わるデータ切替手段とを設けられる、アクティブマトリクス型ディスプレイ装置。 - 前記ソースドライバは、前記複数の画素へ供給する前記画像データのデータ形式に応じて前記データ切替手段の切替を制御する、請求項１記載のアクティブマトリクス型ディスプレイ装置。
- 前記記憶手段が２ビット以上のデジタルデータである前記階調表示データを記憶するマルチビットメモリである場合に、
前記複数の画素の夫々は、前記複数のサブ画素の夫々に、
前記記憶手段に記憶される前記階調表示データをデジタル形式からアナログ形式に変換するデジタル−アナログ変換手段を更に設けられる、請求項１又は２記載のアクティブマトリクス型ディスプレイ装置。 - 前記ソースドライバは、
前記複数の画素の夫々に含まれる前記複数のサブ画素の夫々に設けられた前記記憶手段を新たな階調表示データによって更新する場合に、前記デジタル画像データが該デジタル画像データの最下位ビットから順に前記複数の画素へ供給されるよう当該ソースドライバによるデータ出力を制御するビット出力順序制御手段を有する、請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。 - 前記ビット出力順序制御手段は、前記複数の画素の夫々について順次に当該画素に関するデジタル画像データが最下位ビットから順に出力されるよう前記ソースドライバのデータ出力を制御する、請求項４記載のアクティブマトリクス型ディスプレイ装置。
- 前記ビット出力順序制御手段は、前記複数の画素の夫々に関する複数のデジタル画像データの夫々について最下位ビットから順に所定ビット単位で前記複数の画素の夫々に出力されるよう前記ソースドライバのデータ出力を制御する、請求項４記載のアクティブマトリクス型ディスプレイ装置。
- 液晶ディスプレイ装置である請求項１乃至６のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
- ＯＬＥＤディスプレイ装置である請求項１乃至６のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
- 請求項１乃至８のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置を備える携帯機器。
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