JP2003108031A - 表示装置 - Google Patents
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- JP2003108031A JP2003108031A JP2001296213A JP2001296213A JP2003108031A JP 2003108031 A JP2003108031 A JP 2003108031A JP 2001296213 A JP2001296213 A JP 2001296213A JP 2001296213 A JP2001296213 A JP 2001296213A JP 2003108031 A JP2003108031 A JP 2003108031A
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Abstract
(57)【要約】
【課題】 消費電力を低減でき、かつ小型化が可能な液
晶表示装置を提供する。 【解決手段】 液晶表示装置は、画素アレイ部１と、ア
ドレスデコーダ２，３と、表示メモリ（VRAM）４と、VR
AMコントローラ５とを備えており、システムバスＬ１を
介してＣＰＵ６および周辺回路７と信号の送受を行う。
画素アレイ部１は、複数の１ビットメモリで各画素を構
成した面積階調画素構造になっている。画素アレイ部１
全体を複数の画素からなる画素ブロックに区分けし、ブ
ロック単位で１ビットメモリの書き換えを行う。１ビッ
トメモリは二重ゲート線構造になっている。
晶表示装置を提供する。 【解決手段】 液晶表示装置は、画素アレイ部１と、ア
ドレスデコーダ２，３と、表示メモリ（VRAM）４と、VR
AMコントローラ５とを備えており、システムバスＬ１を
介してＣＰＵ６および周辺回路７と信号の送受を行う。
画素アレイ部１は、複数の１ビットメモリで各画素を構
成した面積階調画素構造になっている。画素アレイ部１
全体を複数の画素からなる画素ブロックに区分けし、ブ
ロック単位で１ビットメモリの書き換えを行う。１ビッ
トメモリは二重ゲート線構造になっている。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置に関わ
り、特に多階調のメモリを画素に配置した液晶や有機Ｅ
Ｌ等の表示装置に関する。
り、特に多階調のメモリを画素に配置した液晶や有機Ｅ
Ｌ等の表示装置に関する。
【０００２】
【従来の技術】近年、表示装置の低消費電力化を達成す
るために、例えば各画素ごとにメモリを配置し、各メモ
リで画素データを保持し、これに基づいて表示を維持す
ることにより周辺回路動作を停止させ、装置の低消費電
力化を達成する表示装置が提案されている。例えば、特
開平9-258168には、コンデンサにより画素電圧を保持す
る構成が開示されている。
るために、例えば各画素ごとにメモリを配置し、各メモ
リで画素データを保持し、これに基づいて表示を維持す
ることにより周辺回路動作を停止させ、装置の低消費電
力化を達成する表示装置が提案されている。例えば、特
開平9-258168には、コンデンサにより画素電圧を保持す
る構成が開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、多階調
の表示を実現するには、微細な容量のコンデンサを精度
良く製造する技術が必要になり、加えて、画素駆動用の
トランジスタのばらつきによる画面内のムラがおきるお
それもある。
の表示を実現するには、微細な容量のコンデンサを精度
良く製造する技術が必要になり、加えて、画素駆動用の
トランジスタのばらつきによる画面内のムラがおきるお
それもある。
【０００４】一方、特開平10-68931には、一画素を副画
素に分割して多階調を表示する液晶表示装置が開示され
ている。この装置を用いて例えば６ビットのデータの画
素を表示するためには、６個に分割した副画素それぞれ
にデータを伝送するための信号線が合計６本必要にな
り、配線の占める割合が増大することにより有効画素面
積が低減し、表示品位を低下させるおそれがある。
素に分割して多階調を表示する液晶表示装置が開示され
ている。この装置を用いて例えば６ビットのデータの画
素を表示するためには、６個に分割した副画素それぞれ
にデータを伝送するための信号線が合計６本必要にな
り、配線の占める割合が増大することにより有効画素面
積が低減し、表示品位を低下させるおそれがある。
【０００５】本発明は、このような点に鑑みてなされた
ものであり、その目的は、各画素にメモリを内蔵させる
と共に有効画素面積を拡大できる表示装置を提供するこ
とにある。
ものであり、その目的は、各画素にメモリを内蔵させる
と共に有効画素面積を拡大できる表示装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、マトリクス状に配置された複数の表
示画素と、この表示画素の行方向に沿って配置される複
数本の走査線と、この表示画素の列方向に沿って配置さ
れるデータ線と、前記データ線にデータ信号を供給する
データ線駆動回路と、前記走査線に走査信号を供給する
走査線駆動回路と、前記データ線駆動回路及び前記走査
線駆動回路を制御する制御部と、を備えた表示装置にお
いて、前記表示画素は、前記走査信号に応答して対応す
る前記データ信号をサンプリングするサンプリング部
と、このサンプリング部によってサンプリングされた対
応データを保持するメモリ部と、前記対応データに基づ
いて所定の表示を行なう表示部と、からなる複数の副画
素を含み、前記表示画素を構成する第1副画素は第1デー
タ線及び第1走査線に接続され、前記第2副画素は前記第
1データ線及び第2走査線に接続され、前記第3副画素は
第2データ線及び前記第1走査線に接続され、前記第4副
画素は前記第2データ線及び前記第2走査線に接続され
る。
ために、本発明は、マトリクス状に配置された複数の表
示画素と、この表示画素の行方向に沿って配置される複
数本の走査線と、この表示画素の列方向に沿って配置さ
れるデータ線と、前記データ線にデータ信号を供給する
データ線駆動回路と、前記走査線に走査信号を供給する
走査線駆動回路と、前記データ線駆動回路及び前記走査
線駆動回路を制御する制御部と、を備えた表示装置にお
いて、前記表示画素は、前記走査信号に応答して対応す
る前記データ信号をサンプリングするサンプリング部
と、このサンプリング部によってサンプリングされた対
応データを保持するメモリ部と、前記対応データに基づ
いて所定の表示を行なう表示部と、からなる複数の副画
素を含み、前記表示画素を構成する第1副画素は第1デー
タ線及び第1走査線に接続され、前記第2副画素は前記第
1データ線及び第2走査線に接続され、前記第3副画素は
第2データ線及び前記第1走査線に接続され、前記第4副
画素は前記第2データ線及び前記第2走査線に接続され
る。
【０００７】本発明では、同一の走査線および信号線に
それぞれ複数個ずつ副画素を接続するため、走査線およ
び信号線の数を削減できる。
それぞれ複数個ずつ副画素を接続するため、走査線およ
び信号線の数を削減できる。
【０００８】
【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。
いて、図面を参照しながら具体的に説明する。
【０００９】（第１の実施形態）図１は本発明に係る表
示装置の第１の実施形態における画素アレイ部のレイア
ウト図である。図１の画素アレイ部は、面積階調表示が
可能な画素構造になっている。
示装置の第１の実施形態における画素アレイ部のレイア
ウト図である。図１の画素アレイ部は、面積階調表示が
可能な画素構造になっている。
【００１０】図２は図１の画素アレイ部を有する表示装
置の一実施形態のブロック図である。
置の一実施形態のブロック図である。
【００１１】本実施形態の表示装置は、対角3インチサ
イズの有効表示領域を有する反射型の液晶表示装置であ
って、図３に示すように、複数のメモリセルからなる画
素アレイ部１と、信号線駆動回路２と、ゲート線駆動回
路３とを備えており、信号線駆動回路２には不図示のホ
ストコンピュータからデータバスＢ１を介して画素デー
タが供給される。
イズの有効表示領域を有する反射型の液晶表示装置であ
って、図３に示すように、複数のメモリセルからなる画
素アレイ部１と、信号線駆動回路２と、ゲート線駆動回
路３とを備えており、信号線駆動回路２には不図示のホ
ストコンピュータからデータバスＢ１を介して画素デー
タが供給される。
【００１２】信号線駆動回路２は列ブロックセレクタ４
を有し、ゲート線駆動回路３は行ブロックセレクタ５と
シフトレジスタ６とを有する。
を有し、ゲート線駆動回路３は行ブロックセレクタ５と
シフトレジスタ６とを有する。
【００１３】画素アレイ部１は、面積階調表示が可能な
画素構造になっている。一画素は、例えば６つの副画素
からなり、各副画素はメモリとして例えばSRAM構造の１
ビットメモリを有する。
画素構造になっている。一画素は、例えば６つの副画素
からなり、各副画素はメモリとして例えばSRAM構造の１
ビットメモリを有する。
【００１４】図３は副画素の回路構成を示す図である。
図示のように、副画素は、ゲート線の電位によりオン・
オフする画素駆動用ＴＦＴＱ１と、画素駆動用ＴＦＴＱ
１のドレイン端子に接続される信号線Ｓ（Ｄ１〜Ｄ3の
一つ）と、画素駆動用ＴＦＴＱ１のソース端子に接続さ
れる補助容量Ｃ１、画素電極１１および１ビットのSRAM
回路１２とを有する。
図示のように、副画素は、ゲート線の電位によりオン・
オフする画素駆動用ＴＦＴＱ１と、画素駆動用ＴＦＴＱ
１のドレイン端子に接続される信号線Ｓ（Ｄ１〜Ｄ3の
一つ）と、画素駆動用ＴＦＴＱ１のソース端子に接続さ
れる補助容量Ｃ１、画素電極１１および１ビットのSRAM
回路１２とを有する。
【００１５】画素電極１１は、不図示の対向電極と対向
配置され、両電極間には液晶材料が配置される。
配置され、両電極間には液晶材料が配置される。
【００１６】SRAM回路１２は、縦続接続された２段のイ
ンバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の
出力端子と前段のインバータＩＶ１の入力端子との接続
経路を遮断するか否かを切替制御するトランジスタＱ２
と、画素駆動用ＴＦＴＱ１のソース端子とインバータＩ
Ｖ１の入力端子との接続経路を遮断するか否かを切替制
御する制御用ＴＦＴＱ３と、画素駆動用ＴＦＴＱ１のソ
ース端子とインバータＩＶ２の入力端子との接続経路を
遮断するか否かを切替制御する制御用ＴＦＴＱ４とを有
する。
ンバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の
出力端子と前段のインバータＩＶ１の入力端子との接続
経路を遮断するか否かを切替制御するトランジスタＱ２
と、画素駆動用ＴＦＴＱ１のソース端子とインバータＩ
Ｖ１の入力端子との接続経路を遮断するか否かを切替制
御する制御用ＴＦＴＱ３と、画素駆動用ＴＦＴＱ１のソ
ース端子とインバータＩＶ２の入力端子との接続経路を
遮断するか否かを切替制御する制御用ＴＦＴＱ４とを有
する。
【００１７】一画素を構成する６つの副画素１ａ〜１ｆ
のサイズは、例えば1:2:4:8:16:32に設定されており、
そのうちの３つの副画素１ａ〜１ｃはゲート線Ｇ１に接
続され、他の３つの副画素１ｄ〜１ｆはゲート線Ｇ２に
接続されている。また、副画素１ａ，１ｄは信号線Ｄ１
に接続され、副画素１ｂ，１ｅは信号線Ｄ２に接続さ
れ、副画素１ｃ，１ｆは信号線Ｄ３に接続されている。
のサイズは、例えば1:2:4:8:16:32に設定されており、
そのうちの３つの副画素１ａ〜１ｃはゲート線Ｇ１に接
続され、他の３つの副画素１ｄ〜１ｆはゲート線Ｇ２に
接続されている。また、副画素１ａ，１ｄは信号線Ｄ１
に接続され、副画素１ｂ，１ｅは信号線Ｄ２に接続さ
れ、副画素１ｃ，１ｆは信号線Ｄ３に接続されている。
【００１８】図４は第１の実施形態におけるゲート線お
よび信号線の駆動タイミングを示す図である。１水平表
示期間の前半でゲート線Ｇ１が駆動され、後半でゲート
線Ｇ２が駆動される。すなわち、一画素を構成する６つ
の副画素のうち３つの副画素１ａ〜１ｃは１水平表示期
間の前半で駆動され、残りの３つの副画素１ｄ〜１ｆは
後半で駆動される。
よび信号線の駆動タイミングを示す図である。１水平表
示期間の前半でゲート線Ｇ１が駆動され、後半でゲート
線Ｇ２が駆動される。すなわち、一画素を構成する６つ
の副画素のうち３つの副画素１ａ〜１ｃは１水平表示期
間の前半で駆動され、残りの３つの副画素１ｄ〜１ｆは
後半で駆動される。
【００１９】ゲート線Ｇ１に接続される３つの副画素１
ａ〜１ｃは、６ビットの画素データのうち下位３ビット
のデータに基づいて表示を行う。また、ゲート線Ｇ２に
接続される３つの副画素１ｄ〜１ｆは、６ビットの画素
データのうち上位３ビットのデータに基づいて表示を行
う。ゲート線Ｇ１に接続される３つの副画素１ａ〜１ｃ
の画素サイズとゲート線Ｇ２に接続される３つの副画素
１ｄ〜１ｆの画素サイズは、1:2:4:8:16:32である。こ
のように、画素データの最下位ビット側の副画素ほど、
画素サイズを小さくしている。
ａ〜１ｃは、６ビットの画素データのうち下位３ビット
のデータに基づいて表示を行う。また、ゲート線Ｇ２に
接続される３つの副画素１ｄ〜１ｆは、６ビットの画素
データのうち上位３ビットのデータに基づいて表示を行
う。ゲート線Ｇ１に接続される３つの副画素１ａ〜１ｃ
の画素サイズとゲート線Ｇ２に接続される３つの副画素
１ｄ〜１ｆの画素サイズは、1:2:4:8:16:32である。こ
のように、画素データの最下位ビット側の副画素ほど、
画素サイズを小さくしている。
【００２０】ゲート線Ｇ１を駆動する期間とゲート線Ｇ
２を駆動する期間は必ずしも同じでなくてもよい。画素
部分の負荷を考えると、上位ビットに対応する副画素１
ｄ，１ｅ，１ｆの方が画素サイズが大きくて負荷も大き
いため，ゲート線Ｇ２の駆動時間を長くしてもよい。ま
た、仮に両期間が同じ長さであっても、６つの副画素は
それぞれ画素サイズが異なるため、２6＝６４通りの階
調表示が可能になる。
２を駆動する期間は必ずしも同じでなくてもよい。画素
部分の負荷を考えると、上位ビットに対応する副画素１
ｄ，１ｅ，１ｆの方が画素サイズが大きくて負荷も大き
いため，ゲート線Ｇ２の駆動時間を長くしてもよい。ま
た、仮に両期間が同じ長さであっても、６つの副画素は
それぞれ画素サイズが異なるため、２6＝６４通りの階
調表示が可能になる。
【００２１】制御信号線Ｌ１，Ｌ２の論理を切り替える
ことにより、画素電極１１の電位を反転することがで
き、これにより極性反転駆動が実現される。制御信号線
Ｌ１，Ｌ２の論理を切り替えるタイミングは、例えば１
水平周期ごとや１フレームごとであり、１フレームごと
とすることにより制御信号Ｌ１、Ｌ２を全画素共通に制
御できるため好ましく、また１水平周期ごととすること
によりフリッカを低減する上で有効である。
ことにより、画素電極１１の電位を反転することがで
き、これにより極性反転駆動が実現される。制御信号線
Ｌ１，Ｌ２の論理を切り替えるタイミングは、例えば１
水平周期ごとや１フレームごとであり、１フレームごと
とすることにより制御信号Ｌ１、Ｌ２を全画素共通に制
御できるため好ましく、また１水平周期ごととすること
によりフリッカを低減する上で有効である。
【００２２】また、ゲート線Ｇ１，Ｇ２のどちらを先に
駆動してもよい。上位ビットに対応する副画素を先に表
示すると、上位ビットが強調して表示されるため、静止
画表示の場合には画質がより向上する。一方、動画表示
の場合には、下位ビットに対応する副画素を先に表示し
た方が画面の変化が滑らかになるため、画質がより向上
する。
駆動してもよい。上位ビットに対応する副画素を先に表
示すると、上位ビットが強調して表示されるため、静止
画表示の場合には画質がより向上する。一方、動画表示
の場合には、下位ビットに対応する副画素を先に表示し
た方が画面の変化が滑らかになるため、画質がより向上
する。
【００２３】このように、本実施形態では、一画素を画
素サイズがそれぞれ異なる６つの副画素で構成し、その
うちの３つの副画素を１水平表示期間の前半で表示し、
残りの３つの副画素を１水平表示期間の後半で表示する
ため、走査線および信号線の数を少なくしつつ、６４階
調表示を実現できる。
素サイズがそれぞれ異なる６つの副画素で構成し、その
うちの３つの副画素を１水平表示期間の前半で表示し、
残りの３つの副画素を１水平表示期間の後半で表示する
ため、走査線および信号線の数を少なくしつつ、６４階
調表示を実現できる。
【００２４】また、一つの信号線や走査線にそれぞれ複
数の副画素を接続するため、信号線および走査線の数を
削減でき、各画素を近接配置できることから、表示品質
が向上する。
数の副画素を接続するため、信号線および走査線の数を
削減でき、各画素を近接配置できることから、表示品質
が向上する。
【００２５】（第２の実施形態）第２の実施形態は信号
線とゲート線の配置が第１の実施形態と異なっている。
線とゲート線の配置が第１の実施形態と異なっている。
【００２６】第２の実施形態は、画素アレイ部のレイア
ウト構成が異なる他は第１の実施形態と共通である。
ウト構成が異なる他は第１の実施形態と共通である。
【００２７】図５は第２の実施形態の画素アレイ部のレ
イアウト図である。図示のように、一画素は６つの副画
素で構成され、そのうちの２つの副画素１ａ，１ｂはゲ
ート線Ｇ１に接続され、他の２つの副画素１ｃ，１ｆは
ゲート線Ｇ２に接続され、残りの２つの副画素１ｄ，１
ｅはゲート線Ｇ３に接続されている。また、６つの副画
素のうち３つの副画素１ａ，１ｃ，１ｅは信号線Ｄ１に
接続され、残りの３つの副画素１ｂ，１ｄ，１ｆは信号
線Ｄ２に接続されている。
イアウト図である。図示のように、一画素は６つの副画
素で構成され、そのうちの２つの副画素１ａ，１ｂはゲ
ート線Ｇ１に接続され、他の２つの副画素１ｃ，１ｆは
ゲート線Ｇ２に接続され、残りの２つの副画素１ｄ，１
ｅはゲート線Ｇ３に接続されている。また、６つの副画
素のうち３つの副画素１ａ，１ｃ，１ｅは信号線Ｄ１に
接続され、残りの３つの副画素１ｂ，１ｄ，１ｆは信号
線Ｄ２に接続されている。
【００２８】図６は第２の実施形態におけるゲート線お
よび信号線の駆動タイミングを示す図である。１水平表
示期間を３分割した最初の第１表示期間にはゲート線Ｇ
１が駆動されて２つの副画素１ａ，１ｂが表示され、次
の第２表示期間にはゲート線Ｇ２が駆動されて２つの副
画素１ｃ，１ｆが表示され、次の第３表示期間にはゲー
ト線Ｇ３が駆動されて２つの副画素１ｄ，１ｅが表示さ
れる。
よび信号線の駆動タイミングを示す図である。１水平表
示期間を３分割した最初の第１表示期間にはゲート線Ｇ
１が駆動されて２つの副画素１ａ，１ｂが表示され、次
の第２表示期間にはゲート線Ｇ２が駆動されて２つの副
画素１ｃ，１ｆが表示され、次の第３表示期間にはゲー
ト線Ｇ３が駆動されて２つの副画素１ｄ，１ｅが表示さ
れる。
【００２９】このように、本実施形態では、１水平表示
期間を３つの表示期間に分割し、各表示期間でゲート線
Ｇ１〜Ｇ３をそれぞれ駆動するため、一画素を構成する
すべての副画素を１水平表示期間内に駆動することがで
きる。
期間を３つの表示期間に分割し、各表示期間でゲート線
Ｇ１〜Ｇ３をそれぞれ駆動するため、一画素を構成する
すべての副画素を１水平表示期間内に駆動することがで
きる。
【００３０】（その他の実施形態）一画素を構成する副
画素の数や、信号線とゲート線の数は上述した実施形態
に限定されない。例えば、図７は一画素を４つの副画素
１ａ〜１ｄで構成した画素アレイ部のレイアウト図であ
る。図７の場合、４つの副画素１ａ〜１ｄのうち２つの
副画素１ａ，１ｂにはゲート線Ｇ１が接続され、残りの
２つの副画素１ｃ，１ｄにはゲート線Ｇ２が接続されて
いる。また、４つの副画素のうち２つの副画素１ａ，１
ｃには信号線Ｄ１が接続され、残りの２つの副画素１
ｂ，１ｄには信号線Ｄ２が接続されている。
画素の数や、信号線とゲート線の数は上述した実施形態
に限定されない。例えば、図７は一画素を４つの副画素
１ａ〜１ｄで構成した画素アレイ部のレイアウト図であ
る。図７の場合、４つの副画素１ａ〜１ｄのうち２つの
副画素１ａ，１ｂにはゲート線Ｇ１が接続され、残りの
２つの副画素１ｃ，１ｄにはゲート線Ｇ２が接続されて
いる。また、４つの副画素のうち２つの副画素１ａ，１
ｃには信号線Ｄ１が接続され、残りの２つの副画素１
ｂ，１ｄには信号線Ｄ２が接続されている。
【００３１】また、図１、図５および図７では、複数の
信号線が近接配置されているが、図８のように、横方向
に隣接する副画素の間に一部の信号線を配置してもよ
い。
信号線が近接配置されているが、図８のように、横方向
に隣接する副画素の間に一部の信号線を配置してもよ
い。
【００３２】上記では、１フレームの前半に画素データ
の下位３ビットに対応する副画素を駆動する例を説明し
たが、上位３ビットに対応する副画素を先に駆動しても
よい。上位３ビット側の副画素を先に駆動すると、上位
３ビットが強調表示されるが、上述した実施形態のよう
なSRAMを用いて静止画表示を行う場合には、画質がより
向上する。
の下位３ビットに対応する副画素を駆動する例を説明し
たが、上位３ビットに対応する副画素を先に駆動しても
よい。上位３ビット側の副画素を先に駆動すると、上位
３ビットが強調表示されるが、上述した実施形態のよう
なSRAMを用いて静止画表示を行う場合には、画質がより
向上する。
【００３３】一方、動画を表示する場合には、下位３ビ
ット側の副画素を先に駆動した方が画面の変化が滑らか
になるため、画質がより向上する。
ット側の副画素を先に駆動した方が画面の変化が滑らか
になるため、画質がより向上する。
【００３４】上述した実施形態では、本発明に係る表示
装置を液晶表示装置に適用した例を説明したが、本発明
はＥＬ(ElectroLuminescence)表示装置にも同様に適用
可能である。ＥＬ表示装置の場合、極性反転駆動を行う
必要はないので、図３の制御用ＴＦＴＱ３，Ｑ４は省略
することができる。
装置を液晶表示装置に適用した例を説明したが、本発明
はＥＬ(ElectroLuminescence)表示装置にも同様に適用
可能である。ＥＬ表示装置の場合、極性反転駆動を行う
必要はないので、図３の制御用ＴＦＴＱ３，Ｑ４は省略
することができる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、一画素を複数の副画素で構成し、それぞれにメモ
リを配置することにより低消費電力化が達成されると共
に、これら副画素を複数個ずつ同一の走査線および信号
線に接続するため、走査線および信号線の数を減らすこ
とができ、有効画素面積を増大させることができる。
れば、一画素を複数の副画素で構成し、それぞれにメモ
リを配置することにより低消費電力化が達成されると共
に、これら副画素を複数個ずつ同一の走査線および信号
線に接続するため、走査線および信号線の数を減らすこ
とができ、有効画素面積を増大させることができる。
【図１】本発明に係る表示装置の第１の実施形態におけ
る画素アレイ部のレイアウト図。
る画素アレイ部のレイアウト図。
【図２】本実施形態の表示装置の概略構成を示すブロッ
ク図。
ク図。
【図３】副画素の回路構成を示す図。
【図４】第１の実施形態におけるゲート線および信号線
の駆動タイミングを示す図。
の駆動タイミングを示す図。
【図５】第２の実施形態の画素アレイ部のレイアウト
図。
図。
【図６】第２の実施形態におけるゲート線および信号線
の駆動タイミングを示す図。
の駆動タイミングを示す図。
【図７】一画素を４つの副画素１ａ〜１ｄで構成した画
素アレイ部のレイアウト図。
素アレイ部のレイアウト図。
【図８】横方向に隣接する副画素の間に一部の信号線を
配置したレイアウト図。
配置したレイアウト図。
１ 画素アレイ部
２ 信号線駆動回路
３ ゲート線駆動回路
４ 列ブロックセレクタ
５ 行ブロックセレクタ
６ シフトレジスタ
１１ 画素電極
１２ SRAM回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２４ Ｇ０９Ｇ 3/20 ６２４Ｂ
６３１ ６３１Ｈ
６４１ ６４１Ｇ
６４２ ６４２Ｄ
６８０ ６８０Ｈ
3/36 3/36
Ｆターム(参考） 2H092 GA13 NA07 NA26 NA29 PA06
2H093 NC10 NC12 NC16 NC23 NC28
NC50 ND01 ND06 ND10 ND39
ND54
5C006 AA01 AA12 BB16 BC03 BC06
BC12 BC20 BF09 BF11 EB05
FA21 FA56
5C080 AA06 AA10 BB05 DD03 EE29
FF11 JJ03 JJ04 JJ06
5C094 AA15 AA22 BA03 BA29 BA43
CA19 CA24 DB01 DB04 EA04
EA07
Claims (14)
- 【請求項１】マトリクス状に配置された複数の表示画素
と、 この表示画素の行方向に沿って配置される複数本の走査
線と、 この表示画素の列方向に沿って配置されるデータ線と、 前記データ線にデータ信号を供給するデータ線駆動回路
と、 前記走査線に走査信号を供給する走査線駆動回路と、 前記データ線駆動回路及び前記走査線駆動回路を制御す
る制御部と、を備えた表示装置において、 前記表示画素は、 前記走査信号に応答して対応する前記データ信号をサン
プリングするサンプリング部と、このサンプリング部に
よってサンプリングされた対応データを保持するメモリ
部と、前記対応データに基づいて所定の表示を行なう表
示部と、からなる複数の副画素を含み、 前記表示画素を構成する第1副画素は第1データ線及び第
1走査線に接続され、 前記第2副画素は前記第1データ線及び第2走査線に接続
され、 前記第3副画素は第2データ線及び前記第1走査線に接続
され、 前記第4副画素は前記第2データ線及び前記第2走査線に
接続されることを特徴とする表示装置。 - 【請求項２】前記第1及び第２のデータ線は互いに隣接
して配置されることを特徴とする請求項1に記載の表示
装置。 - 【請求項３】前記第1及び第２副画素は、前記第1走査線
に沿って隣接して配置され、前記第3及び第４副画素は、
前記第2走査線に沿って隣接して配置されることを特徴
とする請求項１又は2に記載の表示装置。 - 【請求項４】前記第1及び第2副画素と、前記第3及び第4
副画素とは、前記第1又は第2走査線のいずれか一方を隔
てて配置されることを特徴とする請求項1又は2に記載の
表示装置。 - 【請求項５】マトリクス状に配置された複数の表示画素
と、 この表示画素の行方向に沿って配置される複数本の走査
線と、 この表示画素の列方向に沿って配置されるデータ線と、 前記データ線にデータ信号を供給するデータ線駆動回路
と、 前記走査線に走査信号を供給する走査線駆動回路と、 前記データ線駆動回路及び前記走査線駆動回路を制御す
る制御部と、を備えた表示装置において、 前記表示画素は、 前記走査信号に応答して対応する前記データ信号をサン
プリングするサンプリング部と、このサンプリング部に
よってサンプリングされた対応データを保持するメモリ
部と、前記対応データに基づいて所定の表示を行なう表
示部と、からなる複数の副画素を含み、 前記表示画素を構成する第1副画素は第1データ線及び第
1走査線に接続され、 前記第2副画素は前記第1データ線及び第2走査線に接続
され、 前記第3副画素は第2データ線及び前記第1走査線に接続
され、 前記第4副画素は前記第2データ線及び前記第2走査線に
接続され、 前記第5副画素は第３データ線及び前記第１走査線に接
続され、 前記第６副画素は前記第３データ線及び前記第２走査線
に接続されることを特徴とする表示装置。 - 【請求項６】前記データ信号の下位側ビットに対応する
前記副画素は前記第１走査線に接続され、前記データ信
号の上位側ビットに対応する前記副画素は前記第２走査
線に接続されることを特徴とする請求項１〜５のいずれ
かに記載の表示装置。 - 【請求項７】前記第１走査線は１水平表示期間の前半に
駆動され、前記第２走査線は１水平表示期間の後半に駆
動されることを特徴とする請求項１〜５のいずれかに記
載の表示装置。 - 【請求項８】前記第２走査線は１水平表示期間の前半に
駆動され、前記第１走査線は１水平表示期間の後半に駆
動されることを特徴とする請求項１〜5のいずれかに記
載の表示装置。 - 【請求項９】前記第１および第２走査線は、１水平表示
期間に同時に駆動されることを特徴とする請求項１〜5
のいずれかに記載の表示装置。 - 【請求項１０】マトリクス状に配置された複数の表示画
素と、 この表示画素の行方向に沿って配置される複数本の走査
線と、 この表示画素の列方向に沿って配置されるデータ線と、 前記データ線にデータ信号を供給するデータ線駆動回路
と、 前記走査線に走査信号を供給する走査線駆動回路と、 前記データ線駆動回路及び前記走査線駆動回路を制御す
る制御部と、を備えた表示装置において、 前記表示画素は、 前記走査信号に応答して対応する前記データ信号をサン
プリングするサンプリング部と、このサンプリング部に
よってサンプリングされた対応データを保持するメモリ
部と、前記対応データに基づいて所定の表示を行なう表
示部と、からなる複数の副画素を含み、 前記表示画素を構成する第１副画素は第１データ線及び
第1走査線に接続され、 前記第２副画素は第２データ線及び前記第１走査線に接
続され、 前記第３副画素は前記第１データ線及び第２走査線に接
続され、 前記第４副画素は前記第２データ線及び前記第２走査線
に接続され、 前記第５副画素は前記第１データ線及び第３走査線に接
続され、 前記第６副画素は前記第２データ線及び前記第３走査線
に接続されることを特徴とする表示装置。 - 【請求項１１】前記データ信号の下位側ビットに対応す
る前記副画素は前記第１走査線に接続され、前記データ
信号の中間ビットに対応する前記副画素は前記第２走査
線に接続され、前記データ信号の上位側ビットに対応す
る前記副画素は前記第３走査線に接続されることを特徴
とする請求項１０に記載の表示装置。 - 【請求項１２】前記第１走査線は１水平表示期間内の第
１表示期間に駆動され、前記第２走査線は１水平表示期
間内の前記第１表示期間後の第2表示期間に駆動され、
前記第３走査線は１水平表示期間内の前記第2表示期間
後の第３表示期間に駆動されることを特徴とする請求項
１０または１１に記載の表示装置。 - 【請求項１３】前記第３走査線は１水平表示期間内の第
１表示期間に駆動され、前記第２走査線は１水平表示期
間内の前記第１表示期間後の第2表示期間に駆動され、
前記第１走査線は１水平表示期間内の前記第2表示期間
後の第３表示期間に駆動されることを特徴とする請求項
１０または１１に記載の表示装置。 - 【請求項１４】前記第１〜第３走査線は、１水平表示期
間内に同時に駆動されることを特徴とする請求項１０ま
たは１１に記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296213A JP2003108031A (ja) | 2001-09-27 | 2001-09-27 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296213A JP2003108031A (ja) | 2001-09-27 | 2001-09-27 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108031A true JP2003108031A (ja) | 2003-04-11 |
Family
ID=19117499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001296213A Pending JP2003108031A (ja) | 2001-09-27 | 2001-09-27 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003108031A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-09-27 JP JP2001296213A patent/JP2003108031A/ja active Pending
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