JPH11202290A - 液晶表示装置および計算機システム - Google Patents
液晶表示装置および計算機システムInfo
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- JPH11202290A JPH11202290A JP370098A JP370098A JPH11202290A JP H11202290 A JPH11202290 A JP H11202290A JP 370098 A JP370098 A JP 370098A JP 370098 A JP370098 A JP 370098A JP H11202290 A JPH11202290 A JP H11202290A
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Abstract
化、小型化及び高精細度化を図る。 【解決手段】アクティブマトリクス方式の液晶表示パネ
ルを備える液晶表示装置3は、TFT基板上に液晶を駆
動するための信号側周辺回路32及び走査側周辺回路3
3と、信号配線に表示データを転送するための中継バス
をもつ接続部5を形成している。接続部5を介して、C
PU30から書き込まれた表示データを少なくとも水平
1ライン分記憶する画像メモリ13や読み出し制御回路
18などを形成した画像メモリチップ12を、液晶表示
装置3に実装している。メモリチップ12からの表示デ
ータは、ラインメモリパラレルインターフェース4から
パラレル入力インターフェース6へ、1ライン分毎に低
速のクロックで転送される。
Description
り、画像メモリチップを液晶表示パネルのTFT基板上
に実装した液晶表示装置に関する。
路として、薄膜トランジスタを用いてガラス基板上にマ
トリクス周辺回路を形成する方式が知られている。例え
ば、「エクステンデッド アブストラクト オブ 1997 イ
ンターナショナル コンファレンス オン ソリッドステ
ートデバイス アンド マテリアルス」の348〜345
頁に報告されている。また、アクティブマトリクス駆動
方式ならびに液晶表示モジュールの詳細については、松
本正一編著の「液晶ディスプレイ技術(産業図書)」に
詳しく述べられている。
の構成を示す。パーソナルコンピュータなどの情報機器
においては、表示デーをCPU30または表示制御回路
がドットマトリクス表示部の各ドットの座標と、階調デ
ータの組み合わせからなる表示データを発生させる。表
示データを格納する画像メモリ13はCPUや表示制御
回路と共に、TFTアクティブマトリクス方式の表示部
29や周辺回路部を一体形成した液晶表示装置3とは別
配置されている。
へのデータは、配線本数を減らすためにシリアル転送さ
れる。表示制御回路は画像メモリ13から数ドット単位
に読み出し、直列に並び替え処理をした後にシリアル転
送データ8として液晶表示モジュールに送る。シリアル
データはシリアルパラレル変換回路9で、再度1ライン
分のデータの並列信号に並び替えられ、ラインラッチ及
び液晶階調駆動回路10によりアクティブマトリクスの
信号配線駆動信号に変換され、表示部29を駆動する。
間および表示制御回路と液晶表示モジュールとの間で
は、通常60〜75Hz周期の繰り返しで全画素分のデ
ータを高速転送している。
は、液晶表示モジュールに対して1フレーム時間毎にす
べての画素の表示データを転送しなければならない。こ
の時の転送レートは画素数が多くなるほど増大し、例え
ば、1024×768画素の構成では約50MHz程度
の高速の転送が必要になる。この高速転送のためには、
モジュール内のLSIがこの速度で動作しなければなら
ない。LSIに内蔵される基本回路はCMOS回路が用いら
れるので、動作速度とともに消費電力が増大する。この
ため、本方式の液晶モジュールは、精細度が大きくなる
に伴い消費電力が増大すると言う問題があった。
FT周辺回路技術は、小型の表示装置で実用されてい
る。しかし、Siチップ上に形成するLSIの回路に比
べ、多結晶薄膜Siおよび蒸着膜SiO2をゲート絶縁
膜として用いているため移動度が低く、回路動作速度も
遅い。このため、従来のTFT周辺回路による高精細化
は困難であった。
み、画像メモリから液晶モジュールへのデータの転送周
波数が大幅に低下し、動作周波数と消費電力を低減で
き、また、コンパクト化できる液晶表示装置を提供する
ことにある。
を接続し、消費電力の低減やCPUの処理性を向上でき
る計算機システムを提供することにある。
データを記憶し、出力信号線数に対応した分割読み出し
の可能な画像メモリを提供することにある。
の本発明は、少なくとも一方が透明な一対の基板と、こ
の基板間に配置された液晶層を有し、前記基板の一方に
は複数の走査配線と、複数の信号配線と、それらの配線
の交点に対応して形成された複数の薄膜半導体素子と、
これらの複数の半導体素子に接続された表示電極を有
し、前記基板の他方には対向電極有する液晶表示装置に
おいて、前記一方の基板上に、前記信号配線に表示デー
タを転送するための中継バスをもつ接続部を形成し、前
記接続部を介して少なくとも水平1ライン分の表示デー
タを記憶する画像メモリチップを実装してなることを特
徴とする。
板上に、前記液晶を駆動するための信号側周辺回路及び
走査側周辺回路を形成し、前記信号側周辺回路の入力と
前記中継バスを接続してなることを特徴とする。
データを順次読み込み水平方向にアドレス付けして記憶
すると共に、同一アドレスの水平1ライン分の表示デー
タを同時に読み出しできる記憶回路と、1ライン分の表
示データーを保持するメモリ出力ラッチと、前記出力ラ
ッチの出力を選択して前記中継バスに接続するラッチ選
択回路と、前記記憶回路からの表示データを読み出して
順次水平1ライン毎に前記メモリ出力ラッチにラッチす
るように制御すると共に、前記ラッチ選択回路の選択接
続を制御する読み出し制御回路とを、シリコンチップ等
の半導体上に構成してなることを特徴とする。
定本数の信号線をもつ任意の信号中継バスに、選択的に
出力して1ライン分の表示データーを転送できるので、
汎用の画像メモリとしても有効である。
スと選択接続する入力回路を切替て水平1ライン分の表
示データを順次取り込む信号選択手段(例えば、ブロッ
ク切替回路)と、2値データで表わされる前記表示デー
タの論理電圧を前記信号側周辺回路の論理電圧に変換す
るレベルシフタと、水平1ライン分の表示データを保持
するラインラッチと、表示データをアナログの液晶駆動
電圧に変換する液晶駆動電圧発生回路を備え、前記信号
側周辺回路の前記信号選択手段と前記画像メモリの前記
ラッチ選択回路の双方の選択動作を同期させるように制
御する転送制御回路を、前記メモリチップまたは前記液
晶パネルに備えてなる。
路と前記信号側周辺回路の前記信号選択手段の選択動作
は、水平1ライン分の表示データを複数ブロックに分割
して転送する場合に、ブロック単位の接続と切替を行な
うことを特徴とする。
選択手段は、前記水平1ライン分の信号配線を前記中継
バスと同じ本数からなる複数の信号配線ブロックに分轄
し、該ブロックと前記中継バスを半導体アナログスイッ
チを用いて選択接続するように構成したことを特徴とす
る。
と前記信号選択手段の間または前記信号選択手段の後に
接続されることを特徴とする。
クス方式の表示部とTFT周辺回路を形成した液晶パネ
ル上に画像メモリを実装し、画像メモリと周辺回路の並
列接続を基板上で実現している。このため、表示データ
は常に表示装置側に保持されるので、表示データの書き
換えは変更部分のみで済み、CPUから表示装置への転
送頻度が大幅に低減できる。また、画像メモリから周辺
回路へのデータの転送は、最大で水平1ラインの並列転
送となるので転送周波数が低下し、表示装置全体の動作
周波数と消費電力を大幅に低減できる。
とメモリと入出力I/O及び表示装置をシステムバスで
接続した計算機システムにおいて、前記表示装置は、ア
クティブマトリクス方式の液晶表示パネルと、該パネル
に実装され前記CPUから新規または変更部分の表示デ
ータを書き込まれ、少なくとも水平1ライン分を記憶す
る画像メモリを備えていることを特徴とする。
電力を供給するシステム電源と、前記表示装置以外の構
成要素の稼働状態に応じて駆動電力の供給を断/続する
電源制御部を設けたことを特徴とする。
構成を示す。CPU30からの表示データと制御信号は
データアドレスバス1と制御信号線2を介して表示装置
3に転送される。表示装置3はTFT基板上にTFTア
クティブマトリクス方式の表示部29、多結晶TFTを
用いたTFT周辺回路40を形成し、TFT基板上に形
成された接続部5に画像メモリチップ12を実装してい
る。
画像メモリチップ12に内蔵された画像メモリ13に書
き込まれる。表示内容の変更は、CPU30から変更画
素に対応する部分のデータを書き換えて行なわれる。
の表示データをマトリクスの1ライン分毎にまとめて読
み出し、ラインメモリパラレルインタフェース4に転送
し、適宜並び替えの処理を行い、複数画素分の中継バス
を含む接続部19を介して制御信号とともにTFT周辺
回路40に転送する。並び替えの処理は、1回の並列転
送数が1ライン分を複数回に分けて行なう場合に必要と
なる。
の動作を制御する。まず、画像メモリチップ12側から
送られた表示データを、パラレル入力インターフェース
6により並び替え、液晶階調駆動回路7によりアクティ
ブマトリクスの信号配線駆動電圧に変換する。このパラ
レル入力インターフェース6と液晶階調駆動回路7が信
号側周辺回路32に相当する。走査側周辺回路33から
の走査信号と同期して、信号配線駆動電圧を表示部29
に印加して画素部の液晶を駆動する。
板上に画像メモリチップを搭載し、チップと基板との間
に高密度の多点数の接続を実現して、画像メモリとTF
T周辺回路の間で全画素のデータを周期的にパラレル転
送する。従って、表示装置の動作周波数が大幅に低減で
き低消費電力化が達成できる。
ータのみを表示装置に転送すればよいので、CPUの書
き込み処理が大幅に低減でき、CPUの処理性の拡大と
電力消費の低減が可能になる。この特徴はノートパソコ
ン等の小型機でメリットが大きい。
減により、Siチップより動作の遅いTFT基板上の周
辺回路によっても高精細な表示が可能となり、モジュー
ルの実装部品点数を減らしてコンパクト化できる。
数の実施例について、図面を参照しながら詳細に説明す
る。なお、各図を通し同等の要素には同一の符号を付し
ている。
装置システムの構成を示す。本実施例の液晶表示装置
は、TFT基板上に形成されたアクティブマトリクス方
式の画素を持つ表示部29とそのTFT周辺回路からな
る液晶表示パネル11と、同一のTFT基板上に形成さ
れる接続部5に実装された画像メモリチップ12から構
成される。
における構成を基本としていて、互いに直交する複数の
走査配線と信号配線との交差部にトランジスタ素子を形
成し、該素子のゲート電極及びドレイン電極に接続され
た表示電極と対向電極によって液晶を狭持して画素を形
成し、該画素を上記の交差部にマトリクス状に配置して
なる表示部29と、アクティブマトリクス方式の画素を
駆動するため、表示信号を供給する信号側周辺回路32
及び走査信号を供給する走査側周辺回路33からなる。
後述するように、信号側周辺回路32は従来の構成と相
違する。
TFT形成プロセスによりTFT基板上に形成され、画
像メモリチップ12の出力端と信号側周辺回路32の入
力端を接続し、表示信号のパラレル伝送を可能にしてい
る。
成され、少なくとも水平1ライン分、本例では1フレー
ム分の表示データを順次読み込み、水平方向にアドレス
付けして記憶すると共に、同一アドレスの1ライン分の
表示データを同時読み出し可能に記憶する画像メモリ1
3と、1ライン分の表示データーを保持するメモリ出力
ラッチ16と、画像メモリ13の表示データを順次読み
出し、読み出した表示データを順次水平1ラインごとに
メモリ出力ラッチ16にラッチするように制御する読み
出し制御回路18と、ラッチ16の出力を中継バス19
に選択接続するラッチ選択回路17を具備している。
ル11の信号側周辺回路32との双方で、選択動作を同
期させるように制御する転送制御回路26を設けてい
る。なお、転送制御回路26は画像メモリチップ12で
なく、液晶表示パネル11側に設けてもよい。
示す。液晶表示パネル11はTFTを形成するTFT基
板41と、表面にカラーフィルター48及び酸化錫を含
む透明導電膜49を形成した対向基板(ガラス基板)4
2と、これらの間に液晶シール44により液晶43を密
封し、それらの外側から2枚の偏光板45で挟み込み、
バックライト46を組み合せてなる。一部のみ図示して
いる表示部29は液晶43の下側の基板41に、駆動回
路となるトランジスタ素子がマトリクス状に形成され
る。表示部29の周辺回路40は、液晶43を挾持して
いる面の外側の基板41に形成されている。
41上に、画像メモリチップ12が実装され、チップ1
2と周辺回路40を接続する中継バス19が形成され
る。画像メモリチップ12はTFT基板41上の配線な
どを介してチップ入力端子37に接続され、フレキシブ
ルプリント基板などを用いたバス配線38と接続されて
いる。
板に無アルカリガラスを用い、Si結晶膜形成方法として
レーザーアニール成長法による低温ポリシリコンを用い
る。または、石英ガラス基板を用い、固相成長法による
高温ポリシリコンなどの多結晶Si膜を用いる。これにド
ーピング法を組み合わせ、pch、nchのTFTを同一基板上
に同時に形成する。
リチップ12は、従来のLSIプロセスにより構成でき
る。また、バス配線38および画像メモリチップ12と
TFT基板41との接続は、例えば日立化成工業(株)の
異方性導電膜の商品であるアニソルムを用いることによ
り、100μm以下の狭ピッチ配線による接続が可能であ
る。
作を図3にしたがって詳細に説明する。CPU30によ
り、画素アドレス及び画素毎の階調データに変換された
表示データは、アドレスバス配線34、データバス配線
35を介し、制御信号線36によるデータ転送タイミン
グ制御のための制御信号と共に表示装置3のメモリチッ
プ12に入力され、データ線デコーダー14、ワード線
デコーダー15及びデータインターフェース回路50を
介して画像メモリ13に書き込まれる。
表示部の1ドットあるいは複数ドット毎に個別のメモリ
領域を割り付ける、ビットマップアドレッシング形式で
表示データとアドレスを発生する機能を有する表示コン
トローラーなどの論理デバイスによってもよい。
タは、読み出し制御回路18からワード線デコータ15
を制御し、画像メモリ13の水平1ライン分の表示デー
タビット数分だけ、順次サンプリングしてメモリ出力ラ
ッチ16に読み出す。メモリ出力ラッチ16にラッチさ
れた1ライン分の表示データは複数ブロックに分割さ
れ、ラッチ選択回路17によって所定順序で1ブロック
ずつ選択され、1ブロック分の個数を持つチップ出力接
続端子31から出力される。
された表示データは、TFT基板上に形成された中継バス
19を介し、同じ基板上の液晶表示パネル11の信号側
周辺回路32に入力される。信号側周辺回路32の動作
は転送制御回路26により制御される。
位のデータを、選択ラッチ回路21より選択されるブロ
ック毎に出力する。このとき、表示データの論理信号レ
ベルが、レベルシフタ22によりTFT周辺回路の論理電
圧に変換される。ブロック毎の転送を順次行うことによ
り、選択ラッチ回路21に1ライン分の表示データが保
持されたとき、ラインラッチ23に一斉に転送される。
液晶階調電圧に変換し、表示部29のドレイン配線10
6を駆動する。一方、表示部29のゲート配線110は
ゲート配線駆動回路27、走査シフトレジスタ28から
なる走査側周辺回路33によって駆動される。走査タイ
ミングとなるシフトクロック113及びフレームスター
ト信号114は、転送制御回路26より供給される。以
上の1ラインの転送動作を、1フレーム時間内に全ライ
ン分実施して、1画面の表示が実現される。
本数が多いほど1ブロックのデータ数が多くなり、デー
タの転送回数を減少できる。バス本数は加工装置の精度
に依存するが、現行装置では5mm角のチップで50μmピッ
チの接続が可能となるので、1辺につき100端子、3
辺を用いることにより300端子程度の取り出しが可能に
なる。端子形状を千鳥パターンとすることにより、更に
3倍程度の端子形成が可能であるから、1ブロックが30
0ビット程度の接続は容易である。
0×480画素のパネルで、1ライン分の640画素、RG
B各色6ビットの階調信号を転送する場合は、640×
3×6=11520ビットを転送する必要がある。従っ
て、300ビット並列転送の場合の転送回数は38.4
回となる。転送時間はフレーム周波数70Hzの場合、1
ラインの期間は1÷70÷480=29.8μsとなる
ので、この場合の転送周波数は1.3MHzとなる。従来
例のドットクロックは20MHz以上になるから、大幅な
周波数低減となることが分かる。また、画像メモリチッ
プを複数に分割し、同期させて駆動することにより一層
の低減が可能である。
る。図5に、画像メモリチップの構成を示す。画像メモ
リチップ12はアドレスバス配線34、データバス配線
35、制御信号線36をまとめたバス配線38とチップ
入力接続端子37を介してシステムバスと接続される。
クス状に配置され、各メモリセルを選択するためのワー
ド線62は行方向に共通に、ワード線デコータ15に接
続されている。データの書き込みをするビット線65は
列方向に共通に、ビット線駆動回路51に接続されてい
る。ビット線駆動回路51は書き込み制御のためのデー
タインターフェース50及びデータ線デコータからな
る。ビット線65の各々はセンスアンプ64に接続さ
れ、ワード線を選択すると該当する1ライン分のセルが
選択され、セルの状態を一斉にセンスアンプ64に出力
する。
態はデータに変換され、メモリラッチ制御信号131に
よりメモリ出力ラッチ16に読み出され、ラッチ選択回
路17に接続される。ラッチ選択回路17の出力は複数
のチップ出力端子31に接続され、中継バス19を介し
て液晶パネル11と接続される。
のビット線駆動回路51、ワード線デコータ15はデュ
アルポートメモリチップの方式と同一でよい。
めの制御信号は、読み出し制御回路18により生成さ
れ、ワード線デコータ15、ビット線駆動回路51に供
給される。また、メモリラッチ制御信号131、メモリ
チップブロック切り替え信号130や、TFT周辺回路の
動作を制御する転送制御回路26の制御信号も生成す
る。転送制御回路26はブロック選択信号84、ブロッ
クラッチ信号88、ラインラッチ信号132、シフトク
ロック113、フレームスタート信号114を出力す
る。なお、TFT周辺回路への制御信号は、中継バス19
に必要な本数を追加して転送している。
モリセル63は6個のトランジスタにより構成され、V
DD端子66、VSS端子67を電源に接続している。
セルを選択するためのワード端子68、データを入出力
するために互いに反転信号を入出力するビット端子69
および反転ビット端子70は、それぞれマトリクスのワ
ード線62、ビット線65に接続している。
センスアンプ64は5つのトランジスタにより構成さ
れ、電源VDDとバイアス電圧VCSを印加すると、互
いに反転するビット信号および反転ビット信号を入力端
子71に印加し、電源電圧の振幅を有するデータ出力7
2を得る。
す。並列に配置された複数のラッチ回路97はその入力
端をセンスアンプ64のデータ出力端子72に接続さ
れ、メモリラッチ制御信号131により一斉にラッチす
る。
回路97はCMOSトランジスタによる2個のインバー
タ90と、2個のトランスファゲート91および制御イ
ンバーター92から構成される。入力端子93に入力さ
れたセンスアンプ64からのデータは、読み出し制御回
路18から制御端子94に入力するメモリラッチ制御信
号131が論理「正」の場合のみ、トランスファゲート
91が開となり、インバータ92を駆動し、ラッチ出力
95の状態を変化させる。メモリラッチ制御信号131
が論理「負」の場合は、出力状態は変化せずデータを保
持する。
ラッチ選択回路17はメモリ出力ラッチ16からの総数
Nビットの1ライン分のデータ線134を、トランスフ
ァゲートを用いたアナログスイッチ135を介してm本
の出力バス82に順次接続する。このため、データ線を
m本ごとに分割してブロック1〜hの出力ブロック81
とし、出力ブロックごとに多重化して選択接続する。N
本のデータ線をm本の出力バスに対応してh個のブロッ
クに分割するので、ブロック数h=N/mの関係にな
る。
81は、アナログスイッチ135の制御により行われ
る。このため、ブロック毎にアナログスイッチ135を
ブロックアナログスイッチ83として選択信号入力端子
をまとめ、そのいずれか1本のみに論理「正」信号を印
加し、他には論理「負」信号を印加することにより特定
の出力ブロックのみが選択的に接続される。メモリチッ
プブロック切替信号130は読み出し制御回路18から
供給され、アナログスイッチの制御には極性の反転した
制御信号が必要なので、切替信号130毎にインバータ
85を接続する。出力バス82はチップ出力接続端子3
1を介して、中継バス19に接続される。
に、信号側周辺回路32と走査側周辺回路33の構成と
動作を詳細に説明する。
0は、画像メモリチップ12から中継バス19を介して
入力された表示データをブロック順に転送し、選択ラッ
チ回路21は1ライン分の表示データを再配列する。
す。ブロック切替回路20の1ライン分(N本)の出力
配線136は1〜hブロックに分けられ、CMOSTFTによ
り構成されるTFTアナログスイッチ161と1ブロッ
ク分(m本)の入力バス86を介して、中継バス19に
接続されている。
て、TFTブロックアナログスイッチ160を構成してい
る。スイッチ160の制御信号はブロック毎に共通し、
インバータ89によりアナログスイッチ制御に必要な両
極性の制御信号を生成する。スイッチの開閉は転送制御
回路26から供給されるブロック選択信号84により、
いずれか1本のみに論理「正」信号を印加し、他には論
理「負」信号を印加することによって、各ブロックが所
定順に選択されて入力バス86と接続される。入力バス
86と接続されたブロック出力87の出力配線136に
より表わされる表示データは、レベルシフタ22により
画像メモリ13の出力信号の論理レベルを薄膜トランジ
スタ回路の論理レベルに適合させて、選択ラッチ回路2
1に送られる。
の回路構成を示す。同図(a)は選択ラッチ回路21
で、複数のラッチ回路97を配列し、m本からなるブロ
ック毎にラッチ制御信号をまとめ、ブロック単位のラッ
チ可能に構成されている。転送制御回路26からのブロ
ックラッチ信号88により、ブロック切替回路20と同
期して同一ブロックのデータをラッチする。選択ラッチ
回路21の出力はラインラッチ回路23に接続されてい
る。同図(b)はラッチ回路97で、CMOSTFTにより構
成されている。ただし、図9のラッチ回路と同じ構成と
なるので、回路要素の符号は便宜的に同一としている。
2(b)と同様のラッチ回路97をNビット分、並列接
続している。全ての回路97のラッチ制御信号端94は
一括接続されており、転送制御回路26からのラインラ
ッチ信号132により、1ライン分の表示データを一斉
にサンプリングする。
す。レベルシフタ22は6つのトランジスタから構成さ
れる。ブロック切替回路20からの入力信号は、インバ
ータ90による反転信号と併せて4つのトランジスタ回
路に入力され、その論理電圧は電源端子99の電圧まで
増幅される。
レベルシフタ22を接続し、画像メモリ13の出力信号
の論理レベルをTFT回路の論理レベルに適合させる。
この結果、以下の理由により消費電力を低減することが
できる。
19とN本の出力配線136がアナログスイッチで接/
断されるマトリクスを構成し、この配線交差部に交差容
量が形成される。マトリクスで高速に信号を切り替える
ためには、画像メモリチップ12から見て交差容量を高
速に充放電する必要がある。このときの消費電力は容量
値に比例し、信号振幅の2乗に比例する。そこで、ブロ
ック切替回路20の駆動電圧を下げることにより消費電
力を低減できる。
2は半導体素子としてシリコン基板上のLSIにより形
成したもので、高集積化のために論理電圧5V以下で使
われる。一方、液晶パネル11のTFT回路の動作電圧
は液晶駆動電圧よりも高くしなければならず、具体的に
は8〜16V程度が必要となる。そこで、ブロック切替
回路20までは、論理電圧が3.3〜5vと画像メモリ
の論理電圧で駆動し、その後のレベルシフタ22により
論理電圧を10〜12Vに昇圧し、液晶駆動を可能にし
ている。この結果、消費電力の低減と高速動作を可能に
している。
イッチ切替方式を用いているので、表示データの論理電
圧に関係なく信号の切り替えが可能である。なお、信号
の切り替えは複数の論理回路の組み合わせによっても可
能である。その場合、ブロック切替回路20の入力部
で、TFTにより構成した高速論理回路用の論理電圧に
レベルシフトする必要がある。
示す。液晶駆動電圧発生回路24は、2進数でaビット
のデジタル階調信号が入力されるa本の入力端子100
が、論理回路を組み合わせたデコータ回路101を介し
て、トランスファゲート103を用いた階調電圧選択ス
イッチ104に接続され、その出力線106が表示部2
9の信号配線であるドレイン線と接続されている。階調
電圧選択スイッチ104は、2のa乗本の配線からなる
階調電圧バス105に接続され、バス105の各配線は
階調に対応した異なる振幅の階調電源47に接続されて
いる。
aビットのデジタル階調信号は、2進数表記の階調番号
に対応した階調データをあらわす。デコータ回路101
により2進数表記の階調番号に対応した1本の階調制御
信号を、2のa乗本数ある階調制御信号102から選択
する。階調制御信号は階調電圧選択スイッチ104の1
つのトランスファゲート103のみを導通させることに
より、特定の階調電源を接続された階調電圧バス105
の1本と出力線106とを接続し、階調電圧を出力す
る。これにより、1画素の階調をあらわすaビットの表
示データに対応して、液晶の透過率を変化させる液晶駆
動電圧に変換され、出力線106から画素部のドレイン
線へ出力される。
り、シフトレジスタ28とゲート配線駆動回路27の構
成を説明する。シフトレジスタ28は多段のシフトレジ
スタ回路112を直列に接続し、入力に転送制御回路2
6からフレームスタート信号114と両極性のシフトク
ロック113が供給される。ゲート駆動回路27は順次
ゲート幅の大きなインバータを直列接続したインバータ
列111により構成され、シフトレジスタ28の各段の
出力を入力し、表示部29のゲート配線を高速に駆動す
る。
す。シフトレジスタ28は、8つのインバータ107と
8つのトランスファゲート108からなるシフトレジス
タ112を多数直列に接続して構成される。2相の互い
に極性が異なるシフトクロック113で駆動することに
より、入力信号109を順次シフトクロックごとに遅延
してゲート配線110に出力する。
生する読み出し制御回路18および転送制御回路26
は、それぞれCMOSを用いた論理回路の組み合わせに
より構成される。基本的には従来技術であり詳細な説明
は省略する。
明する。図17は、CPUから画像メモリへの書き込み
動作を示すタイムチャートである。上述のように、CP
U30からアドレス及びデータが指定され、制御信号に
はメモリセレクト信号、読み出し制御信号が含まれてい
る。
画像メモリが選択され、画像メモリ13への書き込みが
可能になる。その後、書き込み制御信号が論理「0」か
ら論理「1」に変化する時のデータバスの状態が、画像
メモリの指定アドレスのメモリセル63に書き込まれ
る。このように、画像メモリ13への表示データの書き
込みは、CPUに接続された他のメモリと同様の手順で
行なわれ、液晶表示装置を搭載した従来のパーソナルコ
ンピューター等と変わるところがない。
する。図18は、画像メモリからメモリ出力ラッチへの
1フレームの読み出し動作を示すタイムチャートであ
る。読み出し制御回路18の指示によりワード線デコー
タ15が動作し、ワード線62の1〜nを順次1本づつ
選択すると、ワード線62に接続されたメモリセル63
のデータ1ライン分がビット線65を介してセンスアン
プ64に入力され、デジタルデータに変換される。これ
を、順次メモリ出力ラッチ16に入力しメモリラッチ制
御信号131によりラッチすると、出力ラッチ16の出
力が変化する。以上の読み出し動作を、1フレーム時間
に1ライン目から1画面の走査線本数のnライン目まで
繰り返し、さらにフレーム時間毎に一連の動作を繰り返
す。
明図である。ラッチ選択回路17はメモリ出力ラッチ1
6の1ライン分の出力を、m本のチップ出力端子31に
出力する。走査線k本目の水平1ライン分の表示データ
h×mビット分が、メモリ出力ラッチ16に図示の配列
のように保持される。これをmビット、h個のブロック
に分け、読み出し制御回路18から供給されるメモリチ
ップブロック切り替え信号130により、1ブロック目
からhブロックまで順番に選択する。これにより、ブロ
ック1〜hまで順次、出力バス82に接続することがで
き、1ライン分の表示データがブロック単位でチップ出
力端子31、さらに中継バス19へと出力される。
データを取り込む選択ラッチ回路の動作を示す説明図で
ある。中継バス19には、順次ブロック1からブロック
hまでのデータが出力されてくる。これと同期して、転
送制御回路26からブロック切替回路20にブロック選
択信号84、選択ラッチ回路21にブロックラッチ信号
88を供給し、該当ブロックの選択信号およびブロック
ラッチ信号を論理「正」とすると、データは選択ブロッ
クが接続された選択ラッチ回路21に取り込まれ、その
出力が書き換えられる。この際に、各選択ラッチ回路2
1の入力側に接続されたレベルシフタ22により、10
〜12v程度のTFT論理回路のレベルに変換される。
置が図示のように、部分的に順次更新され、1〜hブロ
ックまでの書き換えが終わると、kライン目のデータが
選択ラッチ上に配置される。なお、画像メモリチップ1
2の読み出し動作と、ブロック切替回路20、選択ラッ
チ回路21の動作は同期して行われるので、画像メモリ
13のメモリ出力ラッチ16上の1ラインの表示データ
は、1水平走査期間内に選択ラッチ回路21へと転送さ
れる。
ムチャートである。ラインラッチ23の入力には、選択
ラッチ21から1水平期間ごとに走査線1本分のデータ
が更新、供給される。この入力データを、転送制御回路
26からのラインラッチ制御信号132により取り込
み、ラインラッチ出力データを更新する。ラインラッチ
出力は液晶駆動電圧発生回路24に接続され、瞬時に液
晶駆動電圧に変換されて、出力線106から対応画素の
ドレイン配線に供給される。
示部29のマトリクス構成される各画素部は、そのゲー
ト配線110から1水平ラインの画素を順次シフトした
走査パルスが走査側回路から印加される。また、信号側
回路では、走査パルスに同期して、液晶駆動電圧発生回
路24から1ライン分の液晶駆動電圧を各画素のドレイ
ン配線より印加し、水平1ラインの画素表示が行われ
る。
表示パネル上に実装された画像メモリチップは、CPU
など描画制御回路からの表示データをビットマップイメ
ージで記憶し、1ライン分のデジタルの表示データを同
時に読み出し、転送制御回路により同期を取って、ブロ
ック単位の複数画素分毎に中継バスに順次出力する。こ
の表示データーは中継バスを介して、表示パネル上に表
示部と共に薄膜TFTを用いて形成された周辺駆動回路
に供給される。周辺駆動回路は、転送制御回路により同
期を取り、表示データを1ライン分の選択ラッチに順次
取り込み、ラインラッチに転送して1ライン分のデータ
を保持する。このデータを用いて各ドットのデジタル階
調データを画素の液晶に印加する階調電圧に変換する。
フェースを簡略化することができ、1ラインのデータを
転送する為の転送クロックを低減できるので、表示装置
の消費電力を大幅に低減することができる。また、TF
T基板上での周辺回路の形成により液晶モジュールをコ
ンパクト化でき、かつ高精細の画像を提供できる。
を説明する。図22は、実施例2による液晶表示装置の
構成図である。実施例1と相違する点は、液晶パネル1
1の信号側周辺回路の一部である。具体的には、中継バ
ス19の各端子はレベルシフタ120を介して、シフト
レジスタ列で構成した信号入力選択回路121に接続さ
れている。
の構成図を示す。チップ出力端子31に接続された中継
バス19には、各々の配線毎にレベルシフタ120が接
続され、データ電圧をTFTによる論理回路に適した論理
レベルに変換する。レベルシフタ回路120の出力は、
それぞれシフトレジスタ122の入力端子109に入力
される。シフトレジスタ122は1ライン分のデータを
分割するブロック数に相当する段数分、直列に接続して
シフトレジスタ列を構成している。
からのシフトクロック162により動作する。シフトク
ロック162はメモリチップ12のメモリチップブロッ
ク切り替え信号131と同期している。
説明図である。信号入力選択回路121のシフトレジス
タ列は、シフトクロックが変化する度に、入力端子に入
力された各ブロックのデータを取り込み、順次右にシフ
トする。ブロック1〜hまで繰り返しシフト動作を完了
すると、kライン目のデータがサンプリングされる。こ
のとき、ラインラッチ制御信号132を印加すると、1
ライン分のデータがラインラッチ23に転送される。そ
の後、液晶階調駆動回路24により、実施例1と同様に
して表示動作が行なわれる。
必要であったのに対し、実施例2のレベルシフト回路は
1ブロック分で済み、消費電力を低減できる。具体的に
は、640×480画素のパネルの信号配線は640本
あり、選択ラッチ回路の後にレベルシフタ回路を配置す
ると640回路となるが、信号入力選択回路の後に配置
すると中継バス19の数だけで済み、例えば、中継バス
が40本であれば40回路で良く、この部分の消費電力
を80分の1に減らすことができる。
少できるので、論理電圧が高くなることによる消費電力
の増大を相殺できる。
液晶パネルの断面構造を示す。図4の透過型の液晶パネ
ルに対し、反射型の液晶パネルを示している。本実施例
では、表示に用いる反射型液晶140として、2色性高
分子分散型液晶あるいはゲストホスト型液晶を用い、表
示電極として反射表示電極141を用いている。
部29の画素部はゲート配線110、ドレイン配線10
6のマトリクス状の交差部で、これらと接続した画素T
FT142から構成される。反射型表示電極141は反
射率の高い金属薄膜で形成されており、ドレイン配線1
06に印加される液晶駆動電圧をゲート配線110に選
択パルスが入力された時に、ドレイン電極と表示電極1
41を導通することにより液晶140を駆動する。
トが不要となり、電力消費は画像メモリチップ12及び
TFT周辺回路40のみとなり、消費電力の一層の低減
ができる。
を適用した計算機システムの実施例を説明する。図27
に、本発明による計算機システムの実施例を示す。本シ
ステムは情報を演算処理するCPU150、データを記
憶するメモリ素子151、システム外部とのデータ入出
力を制御するI/O153、システムの制御を行うコン
トローラ152、コマンドなどを入力するためのキーボ
ード154及び液晶表示装置3が、相互にシステムバス
158を介して接続されている。液晶表示装置3は実施
例1ないし実施例3に説明したとおり、液晶パネルに画
像メモリチップが実装される構成で、CPU150から
の表示データは、その変更部分を供給するのみで、表示
部の画像表示が更新できる。
ディスプレイ電源157に接続されている。システム電
源155は表示装置3以外を駆動する電源で、CPU1
50および電源制御部156により、キー入力またはシ
ステムバス158の状況に対応して、各部への電力供給
を制御される。通常はすべての構成要素を稼動させてお
き、入力、情報演算、表示などを実行する。計算中な
ど、一部の動作に限られる場合にはCPU150によ
り、システム電源を制御して不稼働な要素の通電を遮断
し、消費電力を低減することができる。
合などに、システム電源155を遮断してCPU150
を停止し、液晶表示装置3のみを稼働させて、それまで
の画面表示は維持することができる。その状態からキー
入力して、システムを再起動させることもできる。
はコントローラから常に表示データを供給する必要があ
るので、計算機システムのCPUあるいはコントローラを
停止させると表示内容も消えてしまう。しかし、本実施
例の計算機システムによれば、表示装置自身が表示デー
タを保持するための画像メモリを内蔵しているので、シ
ステムの他の装置が稼働の必要のない場合にその電力供
給を遮断しても表示動作を維持でき、システムの消費電
力を大幅に低減できる効果がある。
出し制御回路を形成した画像メモリチップを液晶モジュ
ールと同一基板上に実装し、接続部の多数の配線を基板
上に形成し、画像メモリから液晶モジュールへの表示デ
ータをパラレル伝送するので、従来のシリアル伝送に比
べ転送周波数を大幅に低減でき、消費電力を低減できる
効果がある。
板上に構成する周辺回路の移動度が低くても必要な回路
動作が確保され、画像の精細度を向上できる効果があ
る。
書き込みが無い場合にも、画像メモリに表示データを保
持して表示動作を可能にするので、表示データの書き換
えは表示内容の変更部分のみでよい。このため、静止画
像の表示や変更が無い期間に、CPUが他の業務を処理
したり、表示装置以外の電源供給を中断することもで
き、液晶表示装置を備える小型計算機などでの処理性と
省電力を向上できる。
図。
図。
路の構成図。
ムチャート。
ャート。
択動作の説明図。
動作の説明図。
ト。
図。
図。
成図。
置、4…ラインメモリパラレルインターフェース、5…
接続部、6…パラレル入力インターフェース、7…液晶
階調駆動回路、8…シリアル転送データ、9…シリアル
パラレル変換回路、11…液晶表示パネル、12…画像
メモリチップ、13…画像メモリ、14…データ線デコ
ーダ、15…ワード線デコータ、16…メモリ出力ラッ
チ、17…ラッチ選択回路、18…読み出し制御回路、
19…中継バス、20…ブロック切替回路、21…選択
ラッチ回路、22…レベルシフタ、23…ラインラッ
チ、24…液晶駆動電圧発生回路、26…転送制御回
路、27…ゲート配線駆動回路、28…シフトレジス
タ、29…表示部、30…CPU、31…チップ出力接
続端子、32…信号側周辺回路、33…走査側周辺回
路、34…アドレスバス配線、35…データバス配線、
37…チップ入力接続端子、38…バス配線、40…TF
T周辺回路、41…TFT基板、42…対向基板、43…液
晶、44…液晶シール、45…偏光板、46…バックラ
イト、47…階調電源、49…透明導電膜、48…カラ
ーフィルタ、50…データインターフェース、51…ビ
ット線駆動回路、62…ワード線、63…メモリセル、
64…センスアンプ、65…ビット線、68…ワード端
子、69…ビット端子、70…反転ビット端子、71…
ビット線入力端子、72…データ出力、81…出力ブロ
ック、82…出力バス、83…ブロックアナログスイッ
チ、84…ブロック選択信号、85…インバータ、86
…入力バス、87…ブロック出力、88…ブロックラッ
チ信号、89…インバータ、90…インバータ回路、9
1…トランスファゲート回路、92…制御インバータ、
93…入力端子、97…ラッチ回路、99…電源端子、
100…入力端子、101…デコータ回路、103…ト
ランスファーゲート、104…階調電圧選択スイッチ、
105…階調電圧バス、106…出力線(ドレイン配
線)、107…インバータ、108…トランスファゲー
ト、110…ゲート配線、111…インバータ列、11
2…シフトレジスタ、113…シフトクロック回路、1
14…フレームスタート信号、120…レベルシフタ、
121…信号入力選択回路(シフトレジスタ列)、12
2…シフトレジスタ、130…メモリチップブロック切
替信号、131…メモリラッチ制御信号、132…ライ
ンラッチ信号、135…アナログスイッチ、140…反
射型液晶、141…反射表示電極、142…画素TF
T、150…CPU、151…メモリ、152…コント
ローラ、153…I/O、154…キーボード、155
…システム電源、156…電源制御部、157…ディス
プレイ電源、158…システムバス、160…TFTブ
ロックアナログスイッチ、161…TFTアナログスイ
ッチ。
Claims (11)
- 【請求項1】 少なくとも一方が透明な一対の基板と、
この基板間に配置された液晶層を有し、前記基板の一方
には複数の走査配線と、複数の信号配線と、それらの配
線の交点に対応して形成された複数の薄膜半導体素子
と、これらの複数の半導体素子に接続された表示電極を
有し、前記基板の他方には対向電極有する液晶表示装置
において、 前記一方の基板上に、前記信号配線に表示データを転送
するための中継バスをもつ接続部を形成し、前記接続部
を介して少なくとも水平1ライン分の表示データを記憶
する画像メモリチップを実装してなることを特徴とする
液晶表示装置。 - 【請求項2】 少なくとも一方が透明な一対の基板と、
この基板間に配置された液晶層を有し、前記基板の一方
には複数の走査配線と、複数の信号配線と、それらの配
線の交点に対応して形成された複数の薄膜半導体素子
と、これらの複数の半導体素子に接続された表示電極を
有し、前記基板の他方には対向電極有する液晶表示装置
において、 前記一方の基板上に、前記信号配線に表示データを転送
するための中継バスをもつ接続部を形成し、前記接続部
を介して少なくとも水平1ライン分の表示データを記憶
する画像メモリチップを実装し、前記画像メモリチップ
は、前記表示データを順次読み込み水平方向にアドレス
付けして記憶すると共に、同一アドレスの水平1ライン
分の表示データを同時に読み出しできる記憶回路と、1
ライン分の表示データーを保持するメモリ出力ラッチ
と、前記出力ラッチの出力を選択して前記中継バスに接
続するラッチ選択回路と、前記記憶回路からの表示デー
タを読み出して順次水平1ライン毎に前記メモリ出力ラ
ッチにラッチするよう制御すると共に、前記ラッチ選択
回路の選択接続を制御する読み出し制御回路とを構成し
てなることを特徴とする液晶表示装置。 - 【請求項3】 少なくとも一方が透明な一対の基板と、
この基板間に配置された液晶層を有し、前記基板の一方
には複数の走査配線と、複数の信号配線と、それらの配
線の交点に対応して形成された複数の薄膜半導体素子
と、これらの複数の半導体素子に接続された表示電極を
有し、前記基板の他方には対向電極有する液晶表示装置
において、 前記一方の基板上に、前記液晶を駆動するための信号側
周辺回路、走査側周辺回路及び前記信号配線に表示デー
タを転送するための中継バスをもつ接続部を形成し、前
記接続部を介して少なくとも水平1ライン分の表示デー
タを記憶する画像メモリチップを実装してなることを特
徴とする液晶表示装置。 - 【請求項4】 少なくとも一方が透明な一対の基板と、
この基板間に配置された液晶層を有し、前記基板の一方
には複数の走査配線と、複数の信号配線と、それらの配
線の交点に対応して形成された複数の薄膜半導体素子
と、これらの複数の半導体素子に接続された表示電極を
有し、前記基板の他方には対向電極有する液晶表示装置
において、 前記一方の基板上に、前記液晶を駆動するための信号側
周辺回路、走査側周辺回路及び前記信号配線に表示デー
タを転送するための中継バスをもつ接続部を形成し、前
記接続部を介して少なくとも水平1ライン分の表示デー
タを記憶する画像メモリチップを実装し、 前記画像メモリチップは、前記表示データを順次読み込
み水平方向にアドレス付けして記憶すると共に、同一ア
ドレスの水平1ライン分の表示データを同時に読み出し
できる記憶回路と、1ライン分の表示データーを保持す
るメモリ出力ラッチと、前記出力ラッチの出力を選択し
て前記中継バスに接続するラッチ選択回路と、前記記憶
回路からの表示データを読み出して順次水平1ライン毎
に前記メモリ出力ラッチにラッチするよう制御すると共
に、前記ラッチ選択回路の選択接続を制御する読み出し
制御回路を構成してなることを特徴とする液晶表示装
置。 - 【請求項5】 請求項4において、 前記信号側周辺回路は、前記中継バスと選択接続する入
力回路を切替て水平1ライン分の表示データを順次取り
込む信号選択手段と、2値データで表わされる前記表示
データの論理電圧を前記信号側周辺回路の論理電圧に変
換するレベルシフタと、水平1ライン分の表示データを
保持するラインラッチと、表示データをアナログの液晶
駆動電圧に変換する液晶駆動電圧発生回路を備え、 前記信号側周辺回路の前記信号選択手段と前記画像メモ
リの前記ラッチ選択回路の双方の選択動作を同期させる
ように制御する転送制御回路を、前記メモリチップまた
は前記液晶パネルに備えてなることを特徴とする液晶表
示装置。 - 【請求項6】 請求項5において、 前記画像メモリの前記ラッチ選択回路と前記信号側周辺
回路の前記信号選択手段の選択動作は、水平1ライン分
の表示データを複数ブロックに分割して転送する場合
に、ブロック単位の接続と切替を行なうことを特徴とす
る液晶表示装置。 - 【請求項7】 請求項5において、 前記信号側周辺回路の前記信号選択手段は、前記水平1
ライン分の信号配線を前記中継バスと同じ本数からなる
複数の信号配線ブロックに分轄し、該ブロックと前記中
継バスを半導体アナログスイッチを用いて選択接続する
ように構成したことを特徴とする液晶表示装置。 - 【請求項8】 請求項5、6または7において、 前記レベルシフタは、前記中継バスと前記信号選択手段
の間または前記信号選択手段の後に接続されることを特
徴とする液晶表示装置。 - 【請求項9】 表示データを記憶する画像メモリにおい
て、 少なくとも水平1ライン分の表示データを順次読み込
み、水平方向にアドレス付けして記憶し、同一アドレス
の水平1ライン分の表示データの同時読み出しが可能な
記憶回路と、前期記憶回路に記憶した表示データを順次
読み出し、前記水平1ライン毎にメモリ出力ラッチにラ
ッチするように制御する読み出し制御回路と、所定本数
の信号線をもつ信号中継バスに、前記メモリ出力ラッチ
の出力を前記所定本数毎に選択接続するラッチ選択回路
とを具備してなることを特徴とする画像メモリ。 - 【請求項10】 CPUとメモリと入出力I/O及び表
示装置をシステムバスで接続した計算機システムにおい
て、 前記表示装置は、アクティブマトリクス方式の液晶表示
パネルと、該パネルに実装され前記CPUから新規また
は変更部分の表示データを書き込まれ、少なくとも水平
1ライン分を記憶する画像メモリを備えていることを特
徴とする計算機システム。 - 【請求項11】 請求項10において、 システム内の構成要素の各々に駆動電力を供給するシス
テム電源と、前記表示装置以外の構成要素の稼働状態に
応じて駆動電力の供給を断/続する電源制御部を設けた
ことを特徴とする計算機システム。
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