JP2009058977A

JP2009058977A - 液晶表示装置

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Publication number: JP2009058977A
Application number: JP2008310892A
Authority: JP
Inventors: Naoyasu Ikeda; 直康池田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2008-12-05
Filing date: 2008-12-05
Publication date: 2009-03-19

Abstract

【課題】従来に比して低消費電力で駆動される液晶表示装置を提供する。
【解決手段】液晶表示装置６を駆動する駆動回路１は、画像データを記憶するフレームメモリ２と、フレームメモリ２からのディジタルデータをアナログ信号に変換するＤＡＣ３と、ＤＡＣ３の出力を電流増幅して出力するバッファ回路４と、外部からのロジック信号に応答してフレームメモリ２、ＤＡＣ３、及び外部回路を制御するロジックコントローラ５とを備える。フレームメモリ２に記憶された画像データは、パラレル−シリアル変換されること無くＤＡＣ３に出力され、且つ、液晶表示装置６を駆動する際に使用される駆動回路内のＤＡＣ３及びバッファ回路４の各総数が夫々データバスライン１３の本数よりも少ない。
【選択図】図１

Description

本発明は、液晶表示装置（ＬＣＤ）に関し、特に、マトリクス状に配置された液晶画素により画像表示を行う液晶表示装置に関する。

従来、液晶表示装置を駆動するデータドライバＩＣとして、図９に示す構造を備えるものがある。同図のデータドライバＩＣ５１は、マトリクス状に配置された液晶画素部に能動素子が配置されない単純マトリクス形式のＬＣＤに使用されるもので、ＩＣチップに内蔵された画像データ用フレームメモリ５２から画像データを読み出すことで、低消費電力を図っている。

データドライバＩＣ５１は、フレームメモリ５２からの所定数ビット（例えば１６０×２４０×２ビット）の画像データを、ロジックコントローラ５７からの信号に従ってラッチする各１６０組のデータラッチ５３、５４と、データラッチ５４からの画像データをデコードする１６０組のデコーダ５５と、デコーダ５５からの画像データを１６０本のデータバスラインに供給する１６０個の液晶駆動回路５６とを有する。フレームメモリ５２は、１６０×２４０×２ビット分の記憶容量を有するＲＡＭから成り、ゲートバスライン２４０本、データバスライン１６０本分の領域の表示に対応している。

例えば、フレームメモリがデータドライバＩＣの外部に配設される構造では、
フレームメモリとデータドライバＩＣとを接続する接続ケーブルの本数を減少させるために、画像データを一旦シリアルデータに変換してデータドライバＩＣに転送し、このデータドライバＩＣで再びパラレルデータに展開することになる。この展開部分は、信号線の本数が減少する分だけ高速動作が要求されるため、消費電力が増大するという問題を生ずる。更に、表示に変化の有無に拘わらず液晶に電圧を印加するので、上記高速データ転送を常に行わなくてはならない。

これに対し、上記データドライバＩＣ５１では、外部から回路を見た場合に、
内蔵したフレームメモリ５２に対してアクセスすることと同等であり、また、フレームメモリ５２からパラレルデータのままで転送できるので、消費電力を増大させる上記シリアル転送部が不要になる。特に、静止画の場合には、フレームメモリ５２から画像データを順次に送出するだけなので、外部からのアクセスが不要になる。これらにより、データドライバＩＣ５１では、消費電力が低減できる。ところで、単純マトリクスＬＣＤでは、デコーダ５５により複数の電圧源から所要の電圧を選択する方式を採って、階調表示を行っている。このため、階調数の増加に伴って電圧源の数が増大するという問題がある。

上記問題を解決するために、図１０に示す構造のデータドライバＩＣが知られている。このデータドライバＩＣ６１は、画素部に能動素子が配置されたアクティブマトリクス形式のＬＣＤに使用される。このＬＣＤは、相互に対向する一対の基板の少なくとも一方に配設された、相互に直交する方向に延在する複数のデータバスライン及びゲートバスラインと、データバスライン及びゲートバスラインの各交差部分に配設された複数の画素電極及び各画素電極への信号供給を制御する複数の能動素子（スイッチング素子）とを有する。

データドライバＩＣ６１は、３００本のデータバスラインを駆動するもので、５０ビット用のシフトレジスタ６２と、シフトレジスタ６２の出力と６ビットのディジタルパラレルデータとを受け取るデータレジスタ６３と、データレジスタ６３の出力をラッチする６ビットラッチ回路６４と、ラッチ回路６４の出力を受け３００個の出力を送出するレベルシフタ６５と、レベルシフタ６５の各出力に対応する３００個のディジタルアナログ変換器（ＤＡＣ）６６と、ＤＡＣ６６の各出力に対応する３００個のボルテージホロワ回路（バッファ回路）６７とを備える。各ボルテージホロワ回路６７の出力は、３００本のデータバスラインに夫々供給される。このようなデータドライバＩＣ６１により、画像用のディジタルデータが、多階調化に対応してアナログデータに変換される。

ここで、データドライバＩＣ６１の出力段に用いられるＤＡＣ６６及びボルテージホロワ回路６７を、図９のデータドライバＩＣ５１の出力段に備えることで、多階調表示が可能なデータドライバＩＣの構成を得ることができる。

ところで、ボルテージホロワ回路６７等を出力段に備えることで多階調表示を可能にした上記データドライバＩＣにおいて、ボルテージホロワ回路６７には通常、電流供給能力やダイナミックレンジ等を考慮してオペアンプが使用されることになる。オペアンプは、入力信号の有無に拘わらず、回路内部に定常電流（アイドリング電流）を流して動作させる。ＬＣＤを駆動するのに必要なオペアンプの数は、どのような場合においてもデータバスラインの本数と同じになる。このため、データバスラインの本数が増加すると、これに伴いＤＡＣ６６及びボルテージホロワ回路６７の個数も夫々増えることになり、アイドリング電流の総量が増えて、消費電力の増大を招くという問題が生ずる。

本発明は、上記に鑑み、従来に比して低消費電力で液晶表示装置を駆動できる液晶表示装置を提供することを目的とする。

上記目的を達成するために、本発明の液晶表示装置は、相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルと、前記ゲートバスライン駆動用の第１のシフトレジスタ回路と、前記データバスライン駆動用の第２のシフトレジスタ回路と、前記データバスラインに夫々接続された複数のアナログスイッチとを備え、前記第１のシフトレジスタ回路の出力が前記ゲートバスラインに接続され、前記アナログスイッチの制御端子はｍ本ずつ（ｍは２以上の整数）まとめられて前記第２のシフトレジスタ回路の出力に接続された液晶表示装置において、
前記液晶表示装置の駆動回路は、１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するディジタルアナログ変換器と、該ディジタルアナログ変換器の出力を電流増幅して前記アナログスイッチに出力するバッファ回路と、外部からのロジック信号に応答して、前記第１のシフトレジスタ回路、前記第２のシフトレジスタ回路、前記フレームメモリ、及び前記ディジタルアナログ変換器を制御する制御回路とで構成されており、
前記フレームメモリと、前記ディジタルアナログ変換器と、前記バッファ回路と、前記制御回路とは、単一のＩＣチップ内に集積されているとともに、前記フレームメモリに記憶された前記画像データはパラレル−シリアル変換されること無く前記ディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっていることを特徴とする。

本発明の液晶表示装置では、駆動回路内部に備えたディジタルアナログ変換器及びバッファ回路の各総数がデータバスラインの本数よりも大幅に低減されるので、バッファ回路に流れるアイドリング電流の合計を減らして消費電力を低減することができる。

ここで、本発明の好ましい液晶表示装置では、前記第１のシフトレジスタ回路、前記第２のシフトレジスタ回路、及び前記アナログスイッチが、前記第１の基板上に、ポリシリコン薄膜電界効果型トランジスタにより形成される。

以上説明したように、本発明によると、従来に比して低消費電力で駆動できる液晶表示装置を得ることができる。

以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の一実施形態例に係る液晶表示装置の全体構成を示すブロックダイアグラムである。

波線で囲んだ１で示す部分は駆動回路（データドライバＩＣ）であり、この駆動回路１は、フレームメモリ２、ＤＡＣ３、バッファ回路（ボルテージホロワ回路）４、及びロジックコントローラ５を有している。これらの要素は同一のウェハ内に形成され、駆動回路１が単一のＩＣチップとしてコンパクトに構成されている。

フレームメモリ２は、外部から転送入力されたパラレル画像データを記憶し、
この画像データをパラレル−シリアル変換することなく出力する。ＤＡＣ３は、
フレームメモリ２から出力されるディジタルデータ（画像データ）をアナログ電圧（信号）に変換するもので、本実施形態例ではｍ個（ｍは自然数）が配設される。バッファ回路４は、各ＤＡＣ３に対応してｍ個配設され、ＤＡＣ３からのアナログ電圧を電流増幅（電圧増幅率１倍）し、アナログスイッチ１１を介してデータバスライン１３に供給する。ロジックコントローラ５は、外部から入力される制御信号（ロジック信号）に応答して、駆動回路１内部のフレームメモリ２、ＤＡＣ３、及び、液晶パネル６側の回路（外部回路）を夫々制御する。

上記のように、ＤＡＣ３及びバッファ回路４は夫々ｍ個ずつ設けられるので、
駆動回路１からは、ｍ個のアナログ電圧（Ｖ１〜Ｖｍ）が同時に出力される。また、ロジックコントローラ５からは複数の制御信号（ＧＳＴ，ＧＣＬＫ，ＤＳＴ，ＤＣＬＫ）が出力される。

図１の波線で囲んだ６で示す部分は、基板上に配設された液晶パネル（液晶表示装置）である。この液晶表示装置６は、ゲートバスライン駆動用の第１のシフトレジスタ９と、データバスライン駆動用の第２のシフトレジスタ１０と、アナログスイッチ１１と、表示部２０とを有している。

第１のシフトレジスタ９はｋ段に、第２のシフトレジスタ１０はｎ段に夫々構成されている。表示部２０は、ｋ×ｍ×ｎドットの液晶セルを有する。アナログスイッチ１１は、ｍ個ずつにまとめられたｎ個のブロックに分割されている。各ブロック毎のｍ個のアナログスイッチ１１は、第２のシフトレジスタ１０の対応する段から供給される駆動信号ＤＯＵＴに応答して一斉にオンとなる。ここでｋ及びｎは、ｍと同様自然数である。

表示部２０では、相互に対向する第１及び第２の基板７、８間に液晶が封入され、基板７、８の少なくとも一方に配設された、相互に直交する方向に延在するデータバスライン及びゲートバスラインと、双方のバスラインの各交差部分に接続された複数の画素電極及び各画素電極への信号供給を制御する複数のスイッチング素子とが配設される。各スイッチング素子は、ポリシリコン薄膜電界効果型トランジスタ（以下、ポリシリコンＴＦＴと呼ぶ）等で形成されている。

第１のシフトレジスタ９は、ゲートバスラインを駆動するためにポリシリコンＴＦＴを用いて、また、第２のシフトレジスタ１０は、アナログスイッチ１１を駆動するためにポリシリコンＴＦＴを用いて第１の基板７上に夫々形成されている。アナログスイッチ１１は、バッファ回路４から出力されるアナログ電圧（書込み電圧）をデータバスラインに選択的に供給する。

図２は、図１に示した構成をより詳細に示すブロックダイアグラムである。表示部２０は、基板上の行列方向に夫々延在する複数のゲートバスライン１２及びデータバスライン１３を有する。バスライン１２、１３の各交差部分には、液晶に駆動電圧を印加する、２つの電極を有する画素電極（画素容量）１４と、ゲート電極がゲートバスライン１２に接続されドレイン電極がデータバスライン１３に接続されソース電極が画素電極１４に接続されたＴＦＴ１５とを有する。画素電極１４には更に、共通電極１６が接続されている。ＴＦＴ１５は、対応するゲートバスライン１２が選択された際に、データバスライン１３に印加された電圧を画素電極１４に供給する。

図２におけるＧＳＴ及びＧＣＬＫは夫々、第１のシフトレジスタ９の動作を開始するためのスタートパルス、及び、動作速度を規定するためのクロック信号を示し、ＤＳＴ及びＤＣＬＫは夫々、第２のシフトレジスタ１０の動作を開始するためのスタートパルス、及び、動作速度を規定するためのクロック信号を示す。ＧＯＵＴ１〜ＧＯＵＴｋは、第１のシフトレジスタ９の各段９_１〜９_ｋから夫々出力される選択信号を示し、ＤＯＵＴ１〜ＤＯＵＴｎは、第２のシフトレジスタ１０の各段１０_１〜１０_ｎから夫々出力される駆動信号を示す。

図２では、便宜上ゲートバスライン１２及びデータバスライン１３を１本ずつのみ記載したが、実際には、選択信号ＧＯＵＴ２〜ＧＯＵＴｋにもゲートバスライン１２が夫々接続され、アナログスイッチ１１の各出力にもデータバスライン１３が夫々接続され、各交差部分には画素電極１４及びＴＦＴ１５が夫々設けられている。

次に、本実施形態例に係る駆動回路による液晶表示装置の動作を図２〜図４を参照して説明する。図３は、第１のシフトレジスタ９側の各信号のタイミングチャートを、図４は、主に第２のシフトレジスタ１０側の各信号のタイミングチャートを夫々示す。

図３に示すように、駆動回路１（図１）のロジックコントローラ５からのスタートパルスＧＳＴが第１のシフトレジスタ９に入力されると、クロック信号ＧＣＬＫの供給が開始される。１発目のクロック信号ＧＣＬＫの立上がりに同期して、１段目のシフトレジスタ９_１最初のゲートバスライン１２に選択信号ＧＯＵＴ１が供給され、このゲートバスライン１２に接続されるＴＦＴ１５が全てオンとなる（選択される）。選択信号ＧＯＵＴ１は、２発目のクロック信号ＧＣＬＫの立上がりに同期して立下がる。

更に、２発目のクロック信号ＧＣＬＫの立上がりに同期して、２段目のシフトレジスタ９_２から次のゲートバスライン１２に、同じパルス幅の選択信号ＧＯＵＴ２が供給され、同様に、このゲートバスライン１２に接続されるＴＦＴ１５が全て選択される。この後も同様に、選択信号ＧＯＵＴ３〜ＧＯＵＴｋが、シフトレジスタ９の３段目９_３〜ｋ段目９_ｋから各対応するゲートバスライン１２に夫々供給される。選択信号ＧＯＵＴｋが出力されて、１回目の書込みが終了する。この後、所定のタイミングでスタートパルスＧＳＴが再度立上がり、選択信号ＧＯＵＴ１〜ＧＯＵＴｋの出力が繰り返される。

第１のシフトレジスタ９の各出力期間はＴ１であるとする。ここで、例えば、選択信号ＧＯＵＴ１が出力される期間Ｔ１では、対応するゲートバスライン１２に接続された各ＴＦＴ１５がオンとなる。このとき、図４に示すように、選択信号ＧＯＵＴ１の立上がりの直後に、ロジックコントローラ５（図１）からスタートパルスＤＳＴが供給されるので、図３における最初のスタートパルスＧＳＴに応答して供給されているクロック信号ＤＣＬＫに同期して、出力期間Ｔ２の駆動信号ＤＯＵＴ１が、第２のシフトレジスタ１０の１段目１０_１から出力される。このとき、駆動信号ＤＯＵＴ１は、ｍ個がまとめられた最初のブロックのアナログスイッチ１１に供給されて、このブロックにおけるｍ個のアナログスイッチ１１が一斉にオンとなる（選択される）。この際、バッファ回路４からのアナログ電圧Ｖ１〜Ｖｍは、駆動信号ＤＯＵＴ１に応答した最初のブロックの各アナログスイッチ１１を介してｍ本のデータバスライン１３に供給される。各データバスライン１３に印加されたアナログ電圧Ｖ１〜Ｖｍは、ＴＦＴ１５を介して各画素電極１４に供給されて液晶を駆動する。

同様に、２発目のスタートパルスＤＳＴが立上がるまでの間（出力期間Ｔ１）において、駆動信号ＤＯＵＴ２〜ＤＯＵＴｎが、第２のシフトレジスタ１０の２段目１０_２〜ｎ段目１０_ｎから順次に出力される。その場合、駆動信号ＤＯＵＴ２によって２番目のブロックにおける全アナログスイッチ１１が一斉にオンとなり、アナログ電圧Ｖ１〜Ｖｍは、各アナログスイッチ１１を介してその対応するデータバスライン１３に供給される。同様の処理が引き続き実行されて、３番目のブロック、・・・、ｎ番目のブロックにおけるｍ個ずつのアナログスイッチ１１が順次に一斉にオンとなり、その都度に、アナログ電圧Ｖ１〜Ｖｍがデータバスライン１３のｍ本毎に供給される。これにより、選択信号ＧＯＵＴ１で選択された１行目のゲートバスライン１２に対応する各画素電極１４への書込みが終了する。

以下、ＧＯＵＴ２、……、ＧＯＵＴｋまで同様の処理が行われることにより、表示部２０における全画素電極１４への１回目の書込みが終了する。

本実施形態例では、駆動回路１が、画像データを記憶するフレームメモリ２と、フレームメモリ２からのディジタルデータをアナログ信号に変換するＤＡＣ３と、ＤＡＣ３の出力を電流増幅して出力するバッファ回路４と、外部からのロジック信号に応答してフレームメモリ２、ＤＡＣ３、及び液晶パネル６側の回路（外部回路）を制御するロジックコントローラ（制御回路）５とを備え、フレームメモリ２に記憶された画像データがパラレル−シリアル変換されること無くＤＡＣ３に出力され、且つ、液晶表示装置６を駆動する際に使用される駆動回路１内のＤＡＣ３及びバッファ回路４の各総数が夫々データバスライン１３の本数よりも少ない。

このように、駆動回路１における消費電力のかなりの部分を占める出力段のＤＡＣ３やバッファ回路４の各総数をデータバスライン１３の本数よりも大幅に少なくした上で、時分割で各データバスライン１３に順次接続して電圧の書込みを行う構成としたので、バッファ回路４に流れるアイドリング電流の合計を減らしトータルの消費電力を低減でき、アクティブマトリクス型の液晶表示装置６における消費電力を低減することができる。

本実施形態例では、第１及び第２のシフトレジスタ９、１０と、各ブロック毎にｍ個が配置されたアナログスイッチ１１とを第１の基板７上にポリシリコンＴＦＴを用いて直接に形成した例を挙げたが、本発明はこれに限定されない。つまり、第１の基板７上に単結晶シリコンで同等の動作を行う回路を形成し、或いは、別途同等の動作を行うＩＣをゲートバスライン及びデータバスラインに夫々接続した構成としても、本発明の特徴である低消費電力の特性を失うことなく、同様の動作を行うことができる。

また、本実施形態例では、フレームメモリ２とＤＡＣ３とがダイレクトに接続された例を示したが、本発明はこれに限らず、フレームメモリ２とＤＡＣ３との間にバッファ回路を挿入・接続し、このバッファ回路で画像データを一旦保持した後にＤＡＣ３に出力する構成とすることができる。この場合にも、前述と同様の作用効果を得ることができる。

次に、本実施形態例に係る具体例について詳細に説明する。図５は、本発明を１６０×１２０×３（ＲＧＢ）ドットのアクティブマトリクス型ＬＣＤに使用した場合のブロックダイアグラムであり、波線で囲んだ部分６は、ガラス基板上に配置された液晶パネル（液晶表示装置）である。

液晶表示装置６を駆動する駆動回路１は、画像データを記憶する少なくとも１２０×１６０×３×６ビットの記憶容量を有するフレームメモリ２５と、フレームメモリ２５からのディジタルデータをアナログ電圧に変換する６個のＤＡＣ２７とを備える。駆動回路１は更に、フレームメモリ２５、ＤＡＣ２７及びシフトレジスタ２２、２４を夫々制御するロジックコントローラ２６と、ＤＡＣ２７からのアナログ電圧をアナログスイッチＳＷを介してデータバスライン１９に供給する際の電流アンプとして動作する６個のバッファ回路（ボルテージホロワ回路）２８と、ゲートのオン電圧を発生させるＤＣ−ＤＣコンバータ２９とを有する。

また、液晶表示装置６における表示部４０は、行列方向に延在する複数のゲートバスライン１８及びデータバスライン１９を有する。表示部４０では、ゲートバスライン１８及びデータバスライン１９の各交差部分に、液晶を介して２つの電極が形成された画素電極（画素容量）２０と、ゲートバスライン１８が選択されたときデータバスライン１９に印加されたアナログ電圧を画素容量２０に供給するＴＦＴ２１とが配設される。

ガラス基板上には、１６０本のゲートバスライン１８を順次に選択するための１６０段の第１のシフトレジスタ２２と、６個ずつのブロックが６０組配列された計３６０個（１２０×３）のアナログスイッチＳＷ１〜ＳＷ３６０と、アナログスイッチＳＷの各ブロックに駆動信号を夫々与えるための６０段（３６０／６）の第２のシフトレジスタ２４とが配置される。

次に、本具体例の駆動回路による液晶表示装置の動作を図５〜図７を参照して説明する。図６は、第１のシフトレジスタ２２側の各信号のタイミングチャート、図７は、主に第２のシフトレジスタ２４側の各信号のタイミングチャートを夫々示す。本具体例では、ディスプレイのフレーム周波数を４０Ｈｚとし、ガラス基板上のトランジスタには、ｎ−ｃｈの移動度が４０（ｃｍ２／Ｖ・ｓ）、ｐ−ｃｈの移動度が２０（ｃｍ２／Ｖ・ｓ）であるポリシリコンＴＦＴを用いた。

図６に示すように、スタートパルスＧＳＴが駆動回路１に入力されると、以下、周期１５６μｓのクロック信号ＧＣＬＫに同期して、第１のシフトレジスタ２２の各段から選択信号ＧＯＵＴ１、ＧＯＵＴ２、……、ＧＯＵＴ１６０が順次に出力される。このとき、１番目の選択信号ＧＯＵＴ１のパルスが出力されている１５６μｓの期間では、図７に示すように、第２のシフトレジスタ２４の出力（駆動信号）が、クロック信号ＤＣＬＫに同期してＤＯＵＴ１、ＤＯＵＴ２、……、ＤＯＵＴ５９、ＤＯＵＴ６０の順序で、２．６μｓ周期で順次に出力される。このため、所定のタイミングで順次に出力される各駆動信号ＤＯＵＴによって、各ブロック毎に、６個ずつのアナログスイッチＳＷが一斉にオンとなる。

例えば、駆動信号ＤＯＵＴ１の出力時には、ＤＯＵＴ１に接続されたブロックのアナログスイッチＳＷ１〜ＳＷ６が導通し、バッファ回路２８からの出力（アナログ電圧Ｖ１〜Ｖ６）を、列方向に連続する各データバスライン１９に供給する。次いで、駆動信号ＤＯＵＴ２の出力時には、ＤＯＵＴ２に接続されたブロックのアナログスイッチＳＷ７〜ＳＷ１２が導通し、バッファ回路２８からの出力をデータバスライン１９に供給する。

引き続き、選択信号ＧＯＵＴ１の１５６μｓの出力間に、第２のシフトレジスタ２４の出力ＤＯＵＴ６０まで接続されたアナログスイッチＳＷ８〜ＳＷ３６０が６個の各ブロック毎に順次にオンとなり、アナログ電圧Ｖ１〜Ｖ６が、各ブロックを介してその対応する６本ずつのデータバスライン１９に順次に供給される。これにより、３６０本のデータバスライン１９の全てが駆動されることになる。

以下、選択信号ＧＯＵＴ２〜ＧＯＵＴ１６０で選択された期間においても同様の動作が行われ、これが繰り返されることによって表示部４０への一連の表示が実行される。

図８は、アナログ電圧が印加された画素電極２０におけるＴＦＴ２１側の電極の電圧と時間との関係を示すタイミングチャートである。或るゲートバスライン１８の選択状態においてこのバスライン１８に接続されたＴＦＴ２１に、その対応するデータバスライン１９からのアナログ電圧が印加されたとき、その対応する画素電極２０では、ＴＦＴ２１側の電極の電圧Ｖｐが、アナログスイッチＳＷが非選択（オフ）になる前にデータバスライン１９の電圧とほぼ等しくなる。このため、アナログスイッチＳＷがオフになっても、データバスライン１９の寄生容量と画素容量との間における電荷の再分配は殆ど発生せず、従って、画素容量の電圧は変動しない。

本具体例においても、フレームメモリ２５、ＤＡＣ２７、バッファ回路２８、及びロジックコントローラ２６が、単一のＩＣチップに内蔵されて、コンパクトに構成されていると同時に、更に各回路間の配線の寄生容量が別々のチップに形成され接続された場合に比較して大幅に低減しているので、これに起因する消費電力を削減することができる。

以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の液晶表示装置は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した液晶表示装置も、本発明の範囲に含まれる。

本発明の一実施形態例に係る液晶表示装置の全体構成を示すブロックダイアグラムである。図１の構成をより詳細に示すブロックダイアグラムである。本実施形態例に係る第１のシフトレジスタ側の各信号を示すタイミングチャートである。本実施形態例に係る主に第２のシフトレジスタ側の各信号を示すタイミングチャートである。本発明の具体例における液晶表示装置及びその駆動回路の全体構成を示すブロックダイアグラムである。具体例における第１のシフトレジスタ側の各信号を示すタイミングチャートである。具体例における主に第２のシフトレジスタ側の各信号を示すタイミングチャートである。具体例における駆動時のデータバスラインと画素電極の双方の電圧変化の様子を示す図である。従来の液晶表示装置を駆動するデータドライバＩＣを示すブロックダイアグラムである。従来の別のデータドライバＩＣを示すブロックダイアグラムである。

符号の説明

１：駆動回路
２、２５：フレームメモリ
３、２７：ＤＡＣ
４、２８：バッファ回路
５、２６：ロジックコントローラ
６：液晶表示装置
７：第１の基板
８：第２の基板
９、２２：第１のシフトレジスタ
１０、２４：第２のシフトレジスタ
１１、ＳＷ：アナログスイッチ
１２、１８：ゲートバスライン
１３、１９：データバスライン
１４、２０：画素電極
１５、２１：ＴＦＴ
１６：共通電極
２９：ＤＣ−ＤＣコンバータ

Claims

相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルと、前記ゲートバスライン駆動用の第１のシフトレジスタ回路と、前記データバスライン駆動用の第２のシフトレジスタ回路と、前記データバスラインに夫々接続された複数のアナログスイッチとを備え、前記第１のシフトレジスタ回路の出力が前記ゲートバスラインに接続され、前記アナログスイッチの制御端子はｍ本ずつ（ｍは２以上の整数）まとめられて前記第２のシフトレジスタ回路の出力に接続された液晶表示装置において、
前記液晶表示装置の駆動回路は、１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するディジタルアナログ変換器と、該ディジタルアナログ変換器の出力を電流増幅して前記アナログスイッチに出力するバッファ回路と、外部からのロジック信号に応答して、前記第１のシフトレジスタ回路、前記第２のシフトレジスタ回路、前記フレームメモリ、及び前記ディジタルアナログ変換器を制御する制御回路とで構成されており、
前記フレームメモリと、前記ディジタルアナログ変換器と、前記バッファ回路と、前記制御回路とは、単一のＩＣチップ内に集積されているとともに、前記フレームメモリに記憶された前記画像データはパラレル−シリアル変換されること無く前記ディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっていることを特徴とする液晶表示装置。
請求項１に記載の液晶表示装置において、前記第１のシフトレジスタ回路、前記第２のシフトレジスタ回路、及び前記アナログスイッチが、前記第１の基板上に、ポリシリコン薄膜電界効果型トランジスタにより形成されたことを特徴とする液晶表示装置。