JP4528759B2

JP4528759B2 - 駆動回路

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Publication number: JP4528759B2
Application number: JP2006315294A
Authority: JP
Inventors: 健一宮本
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-11-22
Filing date: 2006-11-22
Publication date: 2010-08-18
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Also published as: JP2008129386A; US8077133B2; US20080117195A1

Description

本発明は、表示装置において、データ線を駆動して画素を多階調表示させるための駆動回路に関する。

液晶表示装置として主流となっているアクティブマトリクス型液晶表示装置では、各画素単位（点順次駆動）または行単位（線順次駆動）で画素を選択的に駆動する。
アクティブマトリクス型液晶表示装置では、液晶セルを含む画素がマトリクス状に配列される。各画素は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と、液晶セルに並列に接続される保持容量とを含む。保持容量は、ＴＦＴのドレインと所定の共通電位間に設けられ、ＴＦＴのソースは、対応するデータ線に接続される。

下記特許文献１、２に開示されるアクティブマトリクス型液晶表示装置では、ゲートドライバによって走査線が順次選択され、選択された走査線（行）に接続されるすべての画素のＴＦＴがオンする。選択された行のＴＦＴがオンしている間に、ソースドライバからデータ線を介して、画素の保持容量の一端に対して、表示データに応じた階調電位が供給される。そして、保持容量は、データ線を介して蓄積された電荷をフレーム期間の間保持する。

特開２０００−１６５２４４号公報特開２００５−０１０２７６号公報

ところで、近年、液晶パネルサイズの拡大（データ線の増加）に伴い、ＴＦＴを駆動するソースドライバとしての駆動回路の回路規模が増大している。これにより、駆動回路内の配線が増加するため、配線に寄生する抵抗（配線抵抗）が増大し、画素内の保持容量に対する階調電圧の充電期間が長くなる。したがって、近年の液晶パネルサイズの拡大により、パネル内の画素に対する書き込み期間を十分に確保できないようになりつつある。
一方、配線抵抗を低下させるために、駆動回路を形成するためのチップサイズの大型化を行うことはコストの観点から好ましくない。

上述した観点から、表示装置の駆動回路として、チップサイズの大型化を回避しつつ、画素に対する書き込み期間を短縮させたものが望まれていた。

本発明の第１の観点は、表示データに応じて、表示データに対応する階調電位を出力端子から出力する駆動回路であって、基準電位に基づいて、それぞれ異なる大きさの複数の階調電位を複数のノードに設定する階調設定部と、複数のノードに入力側がそれぞれ接続されて設けられた複数のアンプと、複数のアンプの出力側と出力端子との間に設けられ、データ書き込み期間において、表示データに対応する目標階調電位を複数の階調電位の中から選択して、アンプから出力端子へ出力させる電位選択部と、制御部とを有する駆動回路である。
この駆動回路の制御部は、複数のノードを、複数のノードにそれぞれ設定される階調電位の大きさの順に分割して複数のノード群とし、データ書き込み期間では、第１期間において、複数のノードのうち目標階調電位に設定される第１ノードと、その第１ノードに隣接する１または複数の第２ノードであって、複数のノード群のうち第１のノードを含むノード群に含まれる第２のノードとを短絡させるとともに、第１ノードと出力端子との間の第１配線に対して、第２ノードと出力端子との間の第２配線が並列接続されるようにし、第１期間に続く第２期間において、第１ノードと第２ノードとの間の短絡を解除するとともに、第１配線に対して第２配線が並列接続されないように制御する。さらに、制御部は、出力端子が、第１ノードおよび第２ノードの内の所定の第３ノードに対応する階調電位に達したタイミングで、第１期間から第２期間へ移行させる。

この駆動回路によれば、第１期間において、第１ノードと出力端子との間の第１配線に対して、第２ノードと出力端子との間の第２配線が並列接続されるため、目標階調電位（第１ノード）と出力端子間の寄生抵抗が、第１配線のみの場合と比較して低下する。これにより、目標階調電位と出力端子間の回路の時定数が短縮される。

本発明の第２の観点は、表示データに応じて、表示データに対応する階調電位を出力端子から出力する駆動回路であって、基準電位に基づいて、それぞれ異なる大きさの複数の階調電位を複数のノードに設定する階調設定部と、複数のノードに入力側がそれぞれ接続されて設けられた複数のアンプと、複数のアンプの出力側と出力端子との間に設けられ、データ書き込み期間において、表示データに対応する目標階調電位を複数の階調電位の中から選択して、アンプから出力端子へ出力させる電位選択部と、制御部とを有する駆動回路である。
この駆動回路の制御部は、複数のノードを、複数のノードにそれぞれ設定される階調電位の大きさの順に分割して複数のノード群とし、データ書き込み期間では、第１期間において、複数のノードのうち目標階調電位に設定される第１ノードと出力端子との間の第１配線に対して、その第１ノードに隣接する１または複数の第２ノードであって、複数のノード群のうち第１のノードを含むノード群に含まれる第２のノードと出力端子との間の第２配線が並列接続されるようにし、第１期間に続く第２期間において、第１配線に対して前記第２配線が並列接続されないように制御する。さらに、制御部は、出力端子が、第１ノードおよび第２ノードに設定された階調電位の内、最低の階調電位に達したタイミングで、第１期間から第２期間へ移行させる。

本発明によれば、従来と比較して、画素に対する書き込み期間が短縮する。また、従来と比較して、追加の構成要素がなく、駆動回路を構成するチップサイズの大型化が回避される。

＜第１の実施形態＞
［液晶表示装置の全体構成］
先ず、図１を参照して、本発明の一実施形態に係る駆動回路が適用される液晶表示装置の全体構成について説明する。図１は、液晶表示装置の構成を示すブロック図である。
なお、本実施形態では、１２８階調（７ビット）の表示データを処理する液晶表示装置を一例として説明するが、階調数が異なる表示データ（７ビット以外のデータ）に対しても容易に拡張可能である。

図１に示すように、この液晶表示装置は、液晶表示パネル（ＬＣＤパネル）１０と、ソースドライバ１５と、ゲートドライバ５０と、制御部６０とを有する。なお、ソースドライバ１５および制御部６０は、本発明の駆動回路の一実施形態を構成する。

ＬＣＤパネル１０には、Ｍ行Ｎ列のマトリクス状に画素（図示しない）が配列されている。このマトリクス状の画素は、Ｍ本の走査線（ＳＬ＿１，ＳＬ＿２，…，ＳＬ＿Ｍ）とＮ本のデータ線（ＤＬ＿１，ＤＬ＿２，…，ＤＬ＿Ｎ）とに接続されて駆動される。
各画素は、薄膜トランジスタ（ＴＦＴ）と、液晶セルに並列に接続される保持容量Ｃｓとを含む。保持容量Ｃｓは、ＴＦＴのドレインと所定の共通電位間に設けられ、フレーム期間の間、蓄積された電荷を保持する。また、ＴＦＴのソースは、対応するデータ線に接続される。

この液晶表示装置では、ゲートドライバ５０によって走査線が順次選択され、選択された走査線（行）に接続されるすべての画素のＴＦＴがオンする。選択された行のＴＦＴがオンしている間に、その行の画素（保持容量）には、ソースドライバ１５の出力端子（ＯＵＴ＿１，ＯＵＴ＿２，…，ＯＵＴ＿Ｎ）からデータ線を介して、表示データに応じた階調電位が供給される。このソースドライバ１５の出力端子は、本発明の駆動回路の出力端子に対応する。

制御部６０は、ソースドライバ１５を制御するための制御部である。制御部６０は、外部から取り込む表示データ（ＤＡＴＡ）を順次ソースドライバ１５に対して送出するとともに、制御信号ＳＣ１〜ＳＣ３２，ＳＮ１〜ＳＮ３２によってソースドライバ１５を制御する。
ソースドライバ１５の構成および制御部６０の制御内容については、以下、順を追って説明する。

［駆動回路の構成］
次に、図１および図２を参照してソースドライバ１５の具体的な回路構成例について説明する。図２は、ソースドライバ１５の一部の回路構成を例示した図である。なお、図２では、ソースドライバ１５の出力端子（ＯＵＴ＿１，ＯＵＴ＿２，…，ＯＵＴ＿Ｎ）の記載を省略してある。
図１に示すように、ソースドライバ１５は、階調設定部２０と、電位選択部としてのＤＡ変換部（ＤＡＣ）３０と、データラッチ部４０とを有する。
データラッチ部４０は、制御部６０からのストローブ信号（図示しない）に同期して、制御部６０から表示データを読み込んでラッチし、各データ線に対応させて７ビットの表示データをＤＡ変換部３０へ出力する。
階調設定部２０は、所定の基準電位に基づいて階調電位Ｖ１〜Ｖ１２８を生成する。ＤＡ変換部３０は、階調電位Ｖ１〜Ｖ１２８の中から７ビットの表示データ（デジタルデータ）に応じた階調電位（アナログデータ）を選択して、その選択した階調電位をデータ線に送出する。

次に、図２を参照して、ソースドライバ１５の構成のうち、階調設定部２０およびＤＡ変換部３０の構成についてさらに詳細に説明する。なお、図２には、簡単のため、ＬＣＤパネル１０内の１行分の画素１０＿１〜１０＿Ｎのみを記載する。また、各画素は、保持容量Ｃｓと、ＴＦＴのオン抵抗Ｒｄとを含む等価回路として記載してある。また、図２には、制御部６０内の制御信号生成部６５が記載されている。

図２において、階調設定部２０は、抵抗Ｒ１〜Ｒ１２９と、オペアンプＯＰ１〜ＯＰ１２８（複数のアンプ）と、スイッチ素子群２４，２６とを含む。
抵抗Ｒ１〜Ｒ１２９は、階調電位を生成するための抵抗であって、基準電位Ｖｒｅｆと接地電位との間に直列に設けられる。これにより、各抵抗間のノード、すなわち、抵抗Ｒ１と抵抗Ｒ２間のノードＮ１、抵抗Ｒ２と抵抗Ｒ３間のノードＮ２、…、抵抗Ｒ１２８と抵抗Ｒ１２９間のノードＮ１２８には、それぞれ階調電位Ｖ１，Ｖ２，…，Ｖ１２８（Ｖ１＞Ｖ２＞…＞Ｖ１２８）が与えられる。なお、階調設定部２０においてガンマ補正を行うためには、たとえば抵抗Ｒ１および抵抗Ｒ１２９を可変抵抗とし、制御部６０からの制御信号に基づいて抵抗Ｒ１および／または抵抗Ｒ１２９の抵抗値を変更するようにすればよい。

階調設定部２０におけるノードＮ１〜Ｎ１２８は、階調電位の大きさの順に複数のノード群によって構成される。この実施形態では、隣接する４つのノードを１つのノード群とする。すなわち、階調設定部２０におけるノードＮ１〜Ｎ１２８は、ノードＮ１〜Ｎ４を含むノード群ＧＮ１、ノードＮ５〜Ｎ８を含むノード群ＧＮ２、…、ノードＮ１２５〜Ｎ１２８を含むノード群ＧＮ３２からなる３２個のノード群によって構成される。なお、後述するように、このソースドライバ１５では、ある特定のノード群の中に目標階調電位となるノードが含まれている場合には、そのノード群に含まれるすべてのノードが短絡するように制御される。

オペアンプＯＰ１〜ＯＰ１２８は、それぞれ上記各ノードに対応して設けられる。すなわち、オペアンプＯＰ１，ＯＰ２，…，ＯＰ１２８の非反転入力端子（＋）と、ノードＮ１，Ｎ２，…，Ｎ１２８とが各々接続される。オペアンプＯＰ１，ＯＰ２，…，ＯＰ１２８では、反転入力端子（−）と出力端子とが接続される。これにより、各オペアンプは、インピーダンス変換を行うためのボルテージフォロアを構成し、画素に対して階調電位を印加する際、電流供給による電圧降下が防止される。

スイッチ素子群２４は、図２に示すように、ノードＮ１とノードＮ２間に設けられるスイッチ素子２４＿１、ノードＮ２とノードＮ３間に設けられるスイッチ素子２４＿２、ノードＮ３とノードＮ４間に設けられるスイッチ素子２４＿３、…、ノードＮ１２５とノードＮ１２６間に設けられるスイッチ素子２４＿１２５、ノードＮ１２６とノードＮ１２７間に設けられるスイッチ素子２４＿１２６、ノードＮ１２７とノードＮ１２８間に設けられるスイッチ素子２４＿１２７を含む。スイッチ素子群２４の各スイッチ素子は、制御部６０からの制御信号ＳＣ１〜ＳＣ３２によって開閉が制御される。

スイッチ素子群２６は、図２に示すように、ノードＮ１とオペアンプＯＰ１の非反転入力端子との間に設けられるスイッチ素子２６＿１、ノードＮ３とオペアンプＯＰ３の非反転入力端子との間に設けられるスイッチ素子２６＿３、ノードＮ４とオペアンプＯＰ４の非反転入力端子との間に設けられるスイッチ素子２６＿４、…、ノードＮ１２５とオペアンプＯＰ１２５の非反転入力端子との間に設けられるスイッチ素子２６＿１２５、ノードＮ１２７とオペアンプＯＰ１２７の非反転入力端子との間に設けられるスイッチ素子２６＿１２７、ノードＮ１２８とオペアンプＯＰ１２８の非反転入力端子との間に設けられるスイッチ素子２６＿１２８を含む。スイッチ素子群２６の各スイッチ素子は、制御部６０からの制御信号ＳＮ１〜ＳＮ３２によって開閉が制御される。

図２に示すように、階調設定部２０の各ノード群では、階調電位の高い方から２番目のノードと、対応するオペアンプの非反転入力端子との間には、スイッチ素子は設定されない。たとえば、ノード群ＧＮ１のノードＮ２と、オペアンプＯＰ２の非反転入力端子との間には、スイッチ素子は設定されない。

電位選択部としてのＤＡ変換部３０では、ＬＣＤパネル１０内において列方向に配列された画素に対応して複数のＤＡ変換器３０＿１〜３０＿Ｎが設けられ、データ線を介して、対応する画素の保持容量Ｃｓに対し、表示データに応じた階調電位を供給する。図２では、ＤＡ変換器３０＿１〜３０＿Ｎは、データ線ＤＬ＿１〜ＤＬ＿Ｎを介して、それぞれ画素１０＿１〜１０＿Ｎに階調電位を供給する。
各ＤＡ変換器は、オペアンプＯＰ１〜ＯＰ１２８の出力端子に設けられる配線Ｌ１〜Ｌ１２８と、対応するデータ線との間で構成されており、各ＤＡ変換器の構成はすべて同一であるため、以下ではＤＡ変換器３０＿１の構成についてのみ説明する。

ＤＡ変換器３０＿１は、スイッチ素子群３２を含む。スイッチ素子群３２は、７ビットの表示データ（デジタルデータ）に基づいて開閉が制御され、その表示データを階調電位（アナログデータ）に変換して、データ線ＤＬ＿１（駆動端子の出力端子と等価）に出力する。

スイッチ素子群３２は、データラッチ部４０から与えられる７ビットデータ（表示データ）の各ビットに対応して動作するスイッチ素子群３２＿１〜３２＿７を有する。各スイッチ素子群は、対となるスイッチ素子を１または複数含んで構成されている。この対となるスイッチ素子（後述するＳＷ１，ＳＷ２）は、対応するビットのレベルに応じて、一方が開放し、他方が短絡する。
たとえば、図２に示すように、スイッチ素子群３２＿７は、一対のスイッチ素子ＳＷ１（図２における左側のスイッチ素子）およびＳＷ２（図２における右側のスイッチ素子）を１組有しており、表示データのＭＳＢ(Most Significant Bit)のレベルが「０」のときには、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。

同様にして、スイッチ素子群３２＿６（図示せず）は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を２組有しており、７ビットの表示データのうちＭＳＢから２番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿５（図示せず）は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を４組有しており、７ビットの表示データのうちＭＳＢから３番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿４（図示せず）は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を８組有しており、７ビットの表示データのうちＭＳＢから４番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿３は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を１６組有しており、７ビットの表示データのうちＭＳＢから５番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿２は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を３２組有しており、７ビットの表示データのうちＭＳＢから６番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿１は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を６４組有しており、７ビットの表示データのうちＬＳＢ(Least Significant Bit)のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。

図２に示すように、スイッチ素子群３２＿１〜３２＿７は、データ線ＤＬ＿１に向けて順にツリー構造によって接続されている。

スイッチ素子群３２＿１の１２８個（６４組の一対のスイッチ素子）のスイッチ素子の一端（スイッチ素子群３２＿２と接続されていない方の端）は、各々、配線Ｌ１〜Ｌ１２８上のノードＮ１０〜Ｎ１２８０と、配線Ｌ１０〜Ｌ１２８０によって接続される。

図２において、ソースドライバ１５内の配線Ｌ１〜Ｌ１２８には、寄生抵抗ｐＲが存在する。また、ソースドライバ１５内の配線Ｌ１０〜Ｌ１２８０にも、寄生抵抗ｐＲ（図示せず）が存在する。

次に、制御部６０の制御信号生成部６５の構成例について図２を参照して説明する。
図２に示すように、制御信号生成部６５は、比較器ＣＰ１〜ＣＰ３２と、ＮＡＮＤ回路８１＿１〜８１＿３２と、インバータＩＮＶ１〜ＩＮＶ３２とを含み、制御信号ＳＮ１〜ＳＮ３２および制御信号ＳＣ１〜ＳＣ３２を生成する。
制御信号生成部６５内の比較器、ＮＡＮＤ回路およびインバータは、各ノード群に対応して設けられている。すなわち、ノード群ＧＮ１（ノードＮ１〜Ｎ４）に対応して、比較器ＣＰ１、ＮＡＮＤ回路８１＿１およびインバータＩＮＶ１が設けられ、制御信号ＳＮ１，ＳＣ１を生成する。ノード群ＧＮ３２（ノードＮ１２５〜Ｎ１２８）に対応して、比較器ＣＰ３２、ＮＡＮＤ回路８１＿３２およびインバータＩＮＶ３２が設けられ、制御信号ＳＮ３２，ＳＣ３２を生成する。

比較器ＣＰ１〜ＣＰ３２の非反転入力端子には、各ノード群の中の３番目のノードの階調電位が与えられる。たとえば、比較器ＣＰ１の非反転入力端子には、ノード群ＧＮ１のノードＮ３の階調電位Ｖ３が与えられ、比較器ＣＰ３２の非反転入力端子には、ノード群ＧＮ３２のノードＮ１２７の階調電位Ｖ１２７が与えられる。
比較器ＣＰ１〜ＣＰ３２の反転入力端子には、スイッチ素子群３２内のノードＡ１〜Ａ３２の電位Ｖ＿Ａ１〜Ｖ＿Ａ３２が与えられる。このノードＡ１〜Ａ３２は、スイッチ素子群３２＿２の画素１０＿１側に設けられる３２個のノードである。このノードＡ１〜Ａ３２は、３２個のノード群ＧＮ１〜ＧＮ３２に対応している。たとえば、ノードＡ１は、スイッチ素子群３２＿１，３２＿２およびノードＮ１０〜Ｎ４０を介して、ノード群ＧＮ１のノードＮ１〜Ｎ４に対応している。ノードＡ３２は、スイッチ素子群３２＿１，３２＿２およびノードＮ１２５０〜Ｎ１２８０を介して、ノード群ＧＮ３２のノードＮ１２５〜Ｎ１２８に対応している。

ＮＡＮＤ回路８１＿１〜８１＿３２の各々は、イネーブル信号ＥＮと、対応する比較器の出力信号（ＳＰ１〜ＳＰ３２のいずれか）とのＮＡＮＤ演算を行って、制御信号ＳＮ１〜ＳＮ３２を生成する。イネーブル信号ＥＮは、画素に対する書き込み期間では常にハイ（Ｈ）レベルとなっている。制御信号ＳＣ１〜ＳＣ３２は、それぞれ制御信号ＳＮ１〜ＳＮ３２の反転信号として生成される。

制御信号ＳＮ１〜ＳＮ３２は、それぞれ対応するノード群に接続されたスイッチ素子群２６の開閉を制御する。たとえば、制御信号ＳＮ１がロー（Ｌ）レベルのときは、ノード群ＧＮ１に接続されたスイッチ素子２６＿１，２６＿３，２６＿４が開き、制御信号ＳＮ１がＨレベルのときは、スイッチ素子２６＿１，２６＿３，２６＿４が閉じる。制御信号ＳＮ３２がＬレベルのときは、ノード群ＧＮ３２に接続されたスイッチ素子２６＿１２５，２６＿１２７，２６＿１２８が開き、制御信号ＳＮ３２がＨレベルのときは、スイッチ素子２６＿１２５，２６＿１２７，２６＿１２８が閉じる。

制御信号ＳＣ１〜ＳＣ３２は、それぞれ対応するノード群に接続されたスイッチ素子群２４の開閉を制御する。たとえば、制御信号ＳＣ１がロー（Ｌ）レベルのときは、ノード群ＧＮ１に接続されたスイッチ素子２４＿１，２４＿２，２４＿３が開き、制御信号ＳＮ１がＨレベルのときは、スイッチ素子２４＿１，２４＿２，２４＿３が閉じる。制御信号ＳＮ３２がＬレベルのときは、ノード群ＧＮ３２に接続されたスイッチ素子２４＿１２５，２４＿１２６，２４＿１２７が開き、制御信号ＳＮ３２がＨレベルのときは、スイッチ素子２４＿１２５，２４＿１２６，２４＿１２７が閉じる。

また、制御信号ＳＣ１〜ＳＣ３２がＨレベルであるときには、スイッチ素子群３２＿１および３２＿２の中で、対応するノード群に接続されるスイッチ素子がすべて閉じる。たとえば、制御信号ＳＣ１がＨレベルであるときには、ノードＡ１とノードＮ１〜Ｎ４との間にあるスイッチ素子がすべて閉じ、制御信号ＳＣ３２がＨレベルであるときには、ノードＡ３２とノードＮ１２５〜Ｎ１２８との間にあるスイッチ素子がすべて閉じる。
なお、制御信号ＳＣ１〜ＳＣ３２がＬレベルであるときには、スイッチ素子群３２＿１および３２＿２の開閉状態は、データラッチ部４０からＤＡ変換部３０与えられる７ビットデータ（表示データ）に応じて制御される。

［制御部による制御内容］
次に、制御部６０によるソースドライバ１５に対する制御内容について説明する。
この制御部６０では、画素に対する書き込み期間中、制御信号生成部６５の比較器（ＣＰ１〜ＣＰ３２）の出力信号（ＳＣ１〜ＳＣ３２）がＨレベルである第１期間と、その出力信号（ＳＣ１〜ＳＣ３２）がＬレベルに切り替わった後の第２期間とで制御が異なる。たとえば、目標階調電位であるノードがノード群ＧＮ１（ノードＮ１〜Ｎ４）に含まれる場合には、そのノード群ＧＮ１に対応する比較器ＣＰ１の出力信号ＳＣ１がＨレベルのときが第１期間、Ｌレベルのときが第２期間となる。

制御部６０は、データ書き込み期間の最初の第１期間では、スイッチ素子群３２を表示データに応じた開閉状態とすることに加えて、制御信号ＳＣ１によって、表示データの下位２ビットに対応するスイッチ素子群３２＿１，３２＿２を、表示データとは無関係にすべて短絡させる（閉状態にする）。
制御部６０は、第１期間において、表示データに対応する目標階調電位のノードが含まれるノード群のすべてのノード間のスイッチ素子群２４を短絡させる（閉状態にする）。たとえば、表示データに応じた目標階調電位がＶ３である場合には、ノードＮ３が含まれるノード群ＧＮ１のすべてのノード間のスイッチ素子２４＿１，２４＿２，２４＿３を短絡させる。
制御部６０は、第１期間において、表示データに対応する目標階調電位のノードが含まれるノード群のすべてのノードに接続されたスイッチ素子群２６を開放させる（開状態にする）。たとえば、表示データに応じた目標階調電位がＶ３である場合には、ノードＮ３が含まれるノード群ＧＮ１のすべてのノードＮ１，Ｎ３，Ｎ４に接続されたスイッチ素子２６＿１，２６＿３，２６＿４を開放させる。
したがって、目標階調電位がＶ３である場合、第１期間では、ノードＮ１〜Ｎ４が同電位（階調電位Ｖ２）となる。

なお、以下の説明では、上述したような、表示データとは無関係にスイッチ素子群３２＿１，３２＿２を短絡させるスイッチ制御のことを、「短絡制御モード」と称する。この短絡制御モードは、第１期間のみで行われる。

制御部６０は、データ書き込み期間の内、第１期間に続く第２期間では、表示データとは無関係に行われたスイッチ素子群３２＿１，３２＿２に対する短絡を解除する。したがって、第２期間では、短絡制御モードを行わず、スイッチ素子群３２は、表示データに応じた開閉状態となる。
制御部６０は、第２期間において、表示データに対応する目標階調電位のノードが含まれるノード群のすべてのノード間のスイッチ素子群２４を開放させる（開状態にする）。たとえば、表示データに応じた目標階調電位がＶ３である場合には、ノードＮ３が含まれるノード群ＧＮ１のすべてのノード間のスイッチ素子２４＿１，２４＿２，２４＿３を開放させる。
制御部６０は、第２期間において、表示データに対応する目標階調電位のノードが含まれるノード群のすべてのノードに接続されたスイッチ素子群２６を短絡させる（閉状態にする）。たとえば、表示データに応じた目標階調電位がＶ３である場合には、ノードＮ３が含まれるノード群ＧＮ１のすべてのノードＮ１，Ｎ３，Ｎ４に接続されたスイッチ素子２６＿１，２６＿３，２６＿４を短絡させる。
したがって、目標階調電位がＶ３である場合、第２期間では、ノードＮ３がノード群ＧＮ１の他のノードと電気的に切り離され、階調電位Ｖ３が画素１０＿１に与えられる。

［駆動回路の動作］
次に、図３〜図５を参照して、実施形態に係る駆動回路の動作を説明する。図３は、目標階調電位がＶ１〜Ｖ４のいずれかである場合のソースドライバ１５の第１期間における等価回路を示す図である。図４は、目標階調電位がＶ１〜Ｖ４のいずれかである場合のソースドライバ１５の動作を示すタイミングチャートである。図５は、目標階調電位がＶ１２５〜Ｖ１２８のいずれかである場合のソースドライバ１５の動作を示すタイミングチャートである。

図４において、（ａ）はノードＡ１の電位Ｖ＿Ａ１、（ｂ）は制御信号ＳＮ１、（ｃ）は制御信号ＳＣ１を表している。図５において、（ａ）はノードＡ３２の電位Ｖ＿Ａ３２、（ｂ）は制御信号ＳＮ３２、（ｃ）は制御信号ＳＣ３２を表している。なお、図４および図５では、本実施形態による画素電位の過渡応答が理解しやすいように便宜的に０Ｖを起点としているが、実際の液晶表示装置では、画素に供給する電位を、共通電位に対して１Ｆ期間（１フレーム期間）等で反転させる交流駆動が行われるため、連続的な表示動作における書き込み期間開始時の画素電位は刻々と変化しているのが通常である。

先ず、図３および図４を参照して、目標階調電位がノード群ＧＮ１のいずれかである場合、たとえば目標階調電位がＶ２である場合の書き込み期間の動作を説明する。
目標階調電位として階調電位Ｖ２を画素１０＿１に供給するときには、制御部６０からソースドライバ１５に対して、表示データとして７ビットデータ「００００００１」が送出される。この表示データを受けると、ソースドライバ１５のスイッチ素子群３２では、スイッチ素子群３２＿２〜３２＿７における一対のスイッチ素子（ＳＷ１，ＳＷ２）のすべてにおいて、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放するとともに、スイッチ素子群３２＿１における一対のスイッチ素子（ＳＷ１，ＳＷ２）では、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。

書き込み期間の内の最初の第１期間では、画素１０＿１が十分に充電されておらず、ノードＡ１の電位Ｖ＿Ａ１がノードＮ３の電位Ｖ３以下である。そのため、比較器ＣＰ１の出力信号ＳＰ１はＨレベルであり、図４に示すように、制御信号ＳＮ１はＬレベル、制御信号ＳＣ１はＨレベルとなる。これにより、スイッチ素子２６＿１，２６＿３，２６＿４が開放し、スイッチ素子２４＿１，２４＿２，２４＿３が短絡する。さらに、表示データの下位２ビットに対応するスイッチ素子群３２＿１，３２＿２が、表示データとは無関係にすべて短絡する（短絡制御モード）。したがって、この第１期間におけるソースドライバ１５の等価回路は、図３のように表すことができる。

図３の等価回路が示すように、第１期間では、目標階調電位となるノードＮ２を含むノード群ＧＮ１の中のすべてのノードＮ１〜Ｎ４が短絡するとともに、ノードＮ１〜Ｎ４に対応した４つの配線経路、すなわち、配線Ｌ１、ノードＮ１０、配線Ｌ１０を含む配線経路と、配線Ｌ２、ノードＮ２０、配線Ｌ２０を含む配線経路と、配線Ｌ３、ノードＮ３０、配線Ｌ３０を含む配線経路と、配線Ｌ４、ノードＮ４０、配線Ｌ４０を含む配線経路とがすべて並列に接続される。これにより、データ線ＤＬ＿１を介して画素１０＿１を充電するときの寄生抵抗ｐＲは、上記短絡制御モードを行わない場合と比較して、およそ１／４に低下する。それゆえ、画素１０＿１の保持容量Ｃｓと寄生抵抗ｐＲとによって構成されるＣＲ回路の時定数は、短絡制御モードを行わない場合と比較して、およそ１／４に低下する。

画素１０＿１に対する充電が進み、ノードＡ１の電位Ｖ＿Ａ１がノードＮ３の電位Ｖ３を上回るとき（図４の時刻ｔ_ＣＨ）、比較器ＣＰ１の出力信号ＳＰ１はＨレベルからＬレベルに変化する。この時刻ｔ_ＣＨ以降が第２期間となる。第２期間では、図４に示すように、制御信号ＳＮ１はＨレベル、制御信号ＳＣ１はＬレベルとなる。これにより、スイッチ素子２６＿１，２６＿３，２６＿４が短絡し、スイッチ素子２４＿１，２４＿２，２４＿３が開放する。さらに、表示データの下位２ビットに対応するスイッチ素子群３２＿１，３２＿２が、表示データに応じた開閉状態となる（短絡制御モードの解除）。
したがって、第２期間では、目標階調電位であるノードＮ２からデータ線ＤＬ＿１までの配線は、第１期間における並列構成から、配線Ｌ２、ノードＮ２０、配線Ｌ２０を含む単一の配線経路の構成へ変化する。

図４には、目標階調電位がＶ２の場合だけでなくＶ１〜Ｖ４（ノード群ＧＮ１の階調電位）である場合の動作波形を示している。図４に示すように、目標階調電位がノード群ＧＮ１のいずれかのノードの電位となる場合、第１期間では、目標階調電位とは無関係に、ノード群ＧＮ１の内の２番目の階調電位Ｖ２によって画素１０＿１が充電される。そして、第２期間では、ノード群ＧＮ１の各ノードが電気的に切り離され、表示データに対応する階調電位が画素１０＿１に供給される。

次に、図５を参照して、目標階調電位がノード群ＧＮ３２のいずれかである場合の書き込み期間の動作を説明する。この場合も、目標階調電位がノード群ＧＮ１のいずれかである場合（図４）と同様に動作する。
すなわち、第１期間では、目標階調電位となるノードを含むノード群ＧＮ３２の中のすべてのノードＮ１２５〜Ｎ１２８が短絡するとともに、ノードＮ１２５〜Ｎ１２８に対応した４つの配線経路、すなわち、配線Ｌ１２５、ノードＮ１２５０、配線Ｌ１２５０を含む配線経路と、配線Ｌ１２６、ノードＮ１２６０、配線Ｌ１２６０を含む配線経路と、配線Ｌ１２７、ノードＮ１２７０、配線Ｌ１２７０を含む配線経路と、配線Ｌ１２８、ノードＮ１２８０、配線Ｌ１２８０を含む配線経路とがすべて並列に接続される。したがって、データ線ＤＬ＿１を介して画素１０＿１を充電するときの寄生抵抗ｐＲは、短絡制御モードを行わない場合と比較して、およそ１／４に低下する。それゆえ、画素１０＿１の保持容量Ｃｓと寄生抵抗ｐＲとによって構成されるＣＲ回路の時定数は、短絡制御モードを行わない場合と比較して、およそ１／４に低下する。

第２期間では、目標階調電位であるノードからデータ線ＤＬ＿１までの配線は、第１期間における並列構成から、単一の配線経路の構成へ変化する。
なお、ノード群ＧＮ３２の階調電位は、ノード群ＧＮ１の階調電位よりもずっと小さい。したがって、図５に示すように、第１期間から第２期間に切り替わる時刻ｔ_ＣＨは、図４の場合と比較してかなり早くなることになる。

図５には、目標階調電位がＶ１２５〜Ｖ１２８（ノード群ＧＮ３２の階調電位）である場合の動作波形を示している。図５に示すように、目標階調電位がノード群ＧＮ３２のいずれかのノードの電位となる場合、第１期間では、目標階調電位とは無関係に、ノード群ＧＮ３２の内の２番目の階調電位Ｖ１２６によって画素１０＿１が充電される。そして、第２期間では、ノード群ＧＮ３２の各ノードが電気的に切り離され、表示データに対応する階調電位が画素１０＿１に供給される。

以上説明したように、本実施形態の駆動回路によれば、書き込み期間の第１期間、すなわち、書き込み開始後に画素が十分に充電されるまでの間は、目標階調電位となるノードを含むノード群の中の特定のノードの階調電位によって画素を充電し、かつ、その特定のノードと画素との間は、ノード群に含まれるノードの数に相当する複数の配線が並列接続される。これにより、第１期間での充電の際の時定数が短くなる。書き込み期間の第２期間、すなわち、画素が目標階調電位近辺まで充電された後の期間では、上記並列接続が解除されて、目標階調電位に応じたノードのみが画素に接続される。
したがって、この駆動回路では、全体としてデータ書き込み期間を短縮させることができる。そのため、ＬＣＤパネルが大型化し、駆動回路内の配線抵抗が増加した場合でも、データ書き込み期間を短縮させることができる。

さらに、本実施形態の駆動回路では、第１期間から第２期間へ移行するタイミングを、目標階調電位となるノードを含むノード群の電位に応じて可変となるように構成した。
仮に、書き込み期間において、第１期間から第２期間へ移行するタイミングを固定にしたとすれば、特に目標階調電位が低い場合に、（１）実質的な充電期間の遅延と、（２）隣接するオペアンプ（ＯＰ１〜ＯＰ１２８）間のオフセット電流の発生とが生じることになってしまう。すなわち、第１期間から第２期間へ移行するタイミングを固定にしたとすれば、充電期間を最も長く要する場合、つまり目標階調電位が高い場合（たとえば目標階調電位がＶ１〜Ｖ４の場合）に合わせて第１期間を長く設定するようになるが、このような長い第１期間では、充電期間が短くて済む場合、つまり目標階調電位が低い場合（たとえば目標階調電位がＶ１２５〜Ｖ１２８の場合）、（１）目標階調電位近辺まで充電が短期間に完了するにもかかわらず、最終的に目標階調電位まで充電されるのには長い第１期間の終了まで待たねばならず、また、（２）目標階調電位近辺まで充電された後でも短絡制御モードが継続されるので、個々のオペアンプの製造ばらつきに起因するオフセット電流が隣接するオペアンプ間を流れてしまうのである。
本実施形態の駆動回路では、図５を参照して説明したように、目標階調電位が低い場合には短期間で短絡制御モードが解除される（第１期間が短期間で終了する）ので、上記（１）および（２）の点が回避される。

[変形例]
なお、第１期間において画素の充電が行うための階調電位（上記実施形態において、ノード群ＧＮ１ではＶ２、ノード群ＧＮ３２ではＶ１２６）は、目標階調電位となるノードを含むノード群の階調電位の中から任意に予め決定しておけばよい。第１実施形態の駆動回路の変形例として、第１期間において画素の充電が行うための階調電位を、目標階調電位となるノードを含むノード群の最大の階調電位（ノード群ＧＮ１ではＶ１、ノード群ＧＮ３２ではＶ１２５）とした駆動回路の構成を図６に示す。

図６に示す駆動回路では、図２に示したものと比較して、スイッチ素子群２６の構成と、比較器ＣＰ１〜ＣＰ３２に対する入力とが異なる。
すなわち、図６に示す駆動回路では、スイッチ素子群２６は、ノードＮ２とオペアンプＯＰ２の非反転入力端子との間に設けられるスイッチ素子２６＿２、ノードＮ３とオペアンプＯＰ３の非反転入力端子との間に設けられるスイッチ素子２６＿３、ノードＮ４とオペアンプＯＰ４の非反転入力端子との間に設けられるスイッチ素子２６＿４、…、ノードＮ１２６とオペアンプＯＰ１２６の非反転入力端子との間に設けられるスイッチ素子２６＿１２６、ノードＮ１２７とオペアンプＯＰ１２７の非反転入力端子との間に設けられるスイッチ素子２６＿１２７、ノードＮ１２８とオペアンプＯＰ１２８の非反転入力端子との間に設けられるスイッチ素子２６＿１２８を含む。
また、比較器ＣＰ１〜ＣＰ３２の非反転入力端子には、各ノード群の中の２番目のノードの階調電位が与えられる。たとえば、比較器ＣＰ１の非反転入力端子には、ノード群ＧＮ１のノードＮ２の階調電位Ｖ２が与えられ、比較器ＣＰ３２の非反転入力端子には、ノード群ＧＮ３２のノードＮ１２６の階調電位Ｖ１２６が与えられる。

図７および図８は、図６に示したソースドライバの動作を示すタイミングチャートであって、それぞれ図４および図５に対応している。図７に示すタイミングチャートでは、ノードＡ１の電位Ｖ＿Ａ１が階調電位Ｖ２に達した時点から第２期間となる点で、図４に示したタイミングチャートと異なる。同様に、図８に示すタイミングチャートでは、ノードＡ３２の電位Ｖ＿Ａ３２が階調電位Ｖ１２６に達した時点から第２期間となる点で、図５に示したタイミングチャートと異なる。

＜第２の実施形態＞
次に、本発明の駆動回路の第２の実施形態について説明する。本実施形態に係る駆動回路は、スイッチ素子群３２内の３２個のノードＡ１〜Ａ３２の各々に対して、ＰＭＯＳトランジスタが接続される点のみが、第１の実施形態のものと異なる。

図９を参照して、本実施形態の駆動回路の構成を説明する。
図９に示すように、この駆動回路のソースドライバにおいて、ノードＡ１〜Ａ３２には、それぞれＰＭＯＳトランジスタＱ１〜Ｑ３２のドレインが接続される。ＰＭＯＳトランジスタＱ１〜Ｑ３２のゲートには、制御信号生成部６５からの制御信号ＳＮ１〜ＳＮ３２がそれぞれ与えられる。ＰＭＯＳトランジスタＱ１〜Ｑ３２のソースは、基準電位Ｖｒｅｆに接続される。

次に、図１０を参照して、本実施形態の駆動回路の動作を説明する。図１０は、目標階調電位がＶ１〜Ｖ４のいずれかである場合のソースドライバ１５の第１期間における等価回路を示す図である。図１０におけるスイッチ素子群２４，２６，３２の開閉状態は、図３に示したものと同一である。これにより、第１の実施の形態と同じく、第１期間では、目標階調電位となるノードＮ２を含むノード群ＧＮ１の中のすべてのノードＮ１〜Ｎ４が短絡するとともに、ノードＮ１〜Ｎ４に対応した４つの配線経路、すなわち、配線Ｌ１、ノードＮ１０、配線Ｌ１０を含む配線経路と、配線Ｌ２、ノードＮ２０、配線Ｌ２０を含む配線経路と、配線Ｌ３、ノードＮ３０、配線Ｌ３０を含む配線経路と、配線Ｌ４、ノードＮ４０、配線Ｌ４０を含む配線経路とがすべて並列に接続される。
図１０に示した本実施形態の例では、ノードＡ１にＰＭＯＳトランジスタＱ１のドレインが接続され、ＰＭＯＳトランジスタＱ１のソースは基準電位Ｖｒｅｆに接続されているので、基準電位ＶｒｅｆとノードＡ１とを結ぶ配線経路が、ノードＮ１〜Ｎ４に対応した４つの配線経路の並列接続に対してさらに並列に接続される。ＰＭＯＳトランジスタＱ１のゲートには、制御信号生成部６５からの制御信号ＳＮ１が与えられるが、第１期間において制御信号ＳＮ１がＬレベルとなっているため、ＰＭＯＳトランジスタＱ１がオンする。ＰＭＯＳトランジスタＱ１を介しての基準電位Ｖｒｅｆによる充電がノードＮ１〜Ｎ４に対応した４つの配線経路を介しての充電に加わるので画素１０＿１が素早く充電される。なお、図１０では、矢印によって基準電位ＶｒｅｆとノードＡ１とを結ぶ配線経路による充電のための電流を示している。ノードＡ１の電位が素早く上昇し、比較器ＣＰ１の出力信号ＳＰ１のレベルが短期間で変化するので、結果として、第１期間が短期間で終了することになる。

このように、本実施形態の駆動回路では、第１期間において、第１実施形態と異なり、目標階調電位となるノードを含むノード群の中の特定のノードの階調電位によって画素を充電するだけでなく、基準電位Ｖｒｅｆによっても画素を充電するため、第１実施形態のものよりもデータ書き込み期間を短縮させることができる。いずれの階調電位Ｖ１〜Ｖ１２８よりも大きい基準電位Ｖｒｅｆによっても充電されることで、いかなる目標階調電位に対しても書き込み期間を短期間とすることができる。

また、この駆動回路では、充電用のＰＭＯＳトランジスタ（Ｑ１〜Ｑ３２）を設けたので、オペアンプＯＰ１〜ＯＰ１２８の出力段トランジスタの電流駆動能力（チャネル幅などのディメンジョン）を第１実施形態の場合よりも低下させることが可能である。これにより、各オペアンプのループ利得が少なくでき、位相余裕を十分に確保することができるため、ソースドライバを安定動作させることが可能となる。

＜第３の実施形態＞
次に、本発明の駆動回路の第３の実施形態について説明する。本実施形態に係る駆動回路は、ソースドライバの階調設定部におけるスイッチ素子群の構成と、制御部６０の制御信号生成部６５とが、第１の実施形態のものと異なる。
図１１は、本実施形態におけるソースドライバの構成を示す回路図であるが、図２に示したものと同一の部位については同一の符号を付し、以下では重複説明を行わない。

［駆動回路の構成］
図１１に示すように、本実施形態のソースドライバの階調設定部２１は、第１実施形態の階調設定部２０に対して、スイッチ素子群２４，２６が設定されない。

比較器ＣＰ１〜ＣＰ３２の非反転入力端子には、各ノード群の中の最低電位が与えられる。たとえば、比較器ＣＰ１の非反転入力端子には、ノード群ＧＮ１の中の最低の階調電位Ｖ４が与えられ、比較器ＣＰ３２の非反転入力端子には、ノード群ＧＮ３２の中の最低の階調電位Ｖ１２８が与えられる。比較器ＣＰ１〜ＣＰ３２の反転入力端子には、スイッチ素子群３２内のノードＡ１〜Ａ３２の電位Ｖ＿Ａ１〜Ｖ＿Ａ３２が与えられる。

［駆動回路の動作］
次に、図１２〜図１４を参照して、実施形態に係る駆動回路の動作を説明する。図１２は、目標階調電位がＶ１〜Ｖ４のいずれかである場合のソースドライバの第１期間における等価回路を示す図である。図１３は、目標階調電位がＶ１〜Ｖ４のいずれかである場合のソースドライバの動作を示すタイミングチャートである。図１４は、目標階調電位がＶ１２５〜Ｖ１２８のいずれかである場合のソースドライバの動作を示すタイミングチャートである。図１３において、（ａ）はノードＡ１の電位Ｖ＿Ａ１、（ｂ）は制御信号ＳＮ１、（ｃ）は制御信号ＳＣ１を表している。図１４において、（ａ）はノードＡ３２の電位Ｖ＿Ａ３２、（ｂ）は制御信号ＳＮ３２、（ｃ）は制御信号ＳＣ３２を表している。この図１３および図１４は、それぞれ前述した図４および図５に対応する。

以下、目標階調電位がノード群ＧＮ１（ノードＮ１〜Ｎ４）のいずれかである場合の動作について説明する。
書き込み期間の内の最初の第１期間では、画素１０＿１が十分に充電されておらず、ノードＡ１の電位Ｖ＿Ａ１がノードＮ４の電位Ｖ４以下である。そのため、比較器ＣＰ１の出力信号ＳＰ１はＨレベルであり、図４に示すように、制御信号ＳＮ１はＬレベル、制御信号ＳＣ１はＨレベルとなる。このとき、第１期間におけるソースドライバの等価回路は、図１２のように表すことができる。したがって、第１期間では、画素１０＿１の保持容量Ｃｓと寄生抵抗ｐＲとによって構成されるＣＲ回路の時定数が、短絡制御モードを行わない場合と比較しておよそ１／４に低下する点は、第１実施形態と同様である。このとき、画素１０＿１は、ノード群ＧＮ１の最大階調電位Ｖ１によって充電される。

画素１０＿１に対する充電が進み、ノードＡ１の電位Ｖ＿Ａ１がノードＮ４の電位Ｖ４を上回るとき（図１３の時刻ｔ_ＣＨ）、比較器ＣＰ１の出力信号ＳＰ１はＨレベルからＬレベルに変化する。この時刻ｔ_ＣＨ以降が第２期間となる。第２期間では、図１３に示すように、制御信号ＳＮ１はＨレベル、制御信号ＳＣ１はＬレベルとなる。これにより、表示データの下位２ビットに対応するスイッチ素子群３２＿１，３２＿２が、表示データに応じた開閉状態となる（短絡制御モードの解除）。したがって、図１３に示すように、時刻ｔ_ＣＨ以降、目標階調電位に向けてＶ＿Ａ１が変化することになる。

また、目標階調電位がノード群ＧＮ３２（ノードＮ１２５〜Ｎ１２８）のいずれかである場合の動作（図１４）についても同様である。なお、図１４に示すように、第１期間から第２期間に切り替わる時刻ｔ_ＣＨは、図１３の場合と比較してかなり早くなる点も第１の実施形態と同様である。

本実施形態の駆動回路において、比較器（ＣＰ１〜ＣＰ３２）の非反転入力端子に、対応するノード群の内の最低階調電位を入力しているのは、電位が異なるノードを短絡させることによって過大電流が流れることを回避するためである。たとえば、図１３において、仮に、電位Ｖ＿Ａ１が電位Ｖ１に達するまで短絡制御モードを行ったとしたならば、電位Ｖ＿Ａ１がＶ４を越えた後、電位Ｖ１に達するまでの間、電位が異なるオペアンプＯＰ１〜ＯＰ４の出力端子間に過大電流が流れる可能性がある。
さらに、この駆動回路は、スイッチ素子群２４，２６を備えていないため、第１の実施形態で説明したものと比較して回路規模が少なくて済む。

以上説明したように、本実施形態の駆動回路によれば、第１の実施形態のものと同様に、データ書き込み期間を短縮させることができ、かつ、特に目標階調電位が低い場合に、（１）実質的な充電期間の遅延と、（２）隣接するオペアンプ（ＯＰ１〜ＯＰ１２８）間のオフセット電流の発生とが生じることを回避することができる。

以上、本発明の駆動回路のいくつかの実施形態を詳述してきたが、具体的な構成は各実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更その他の改変なども含まれる。たとえば、第２の実施形態で説明した技術的特徴は、第３の実施形態の駆動回路と組み合わせることもできる。
また、上記各実施形態の駆動回路では、階調設定部におけるノードＮ１〜Ｎ１２８に対して、隣接する４つのノードを１つのノード群としたが、これに限られない。２以上の隣接するノードを１つのノード群として設定し、それに応じて、スイッチ素子群２４，２６，３２の構成を改変することが容易であることは当業者によって十分に理解される。

第１の実施形態の駆動回路が適用される液晶表示装置の構成を示すブロック図である。第１の実施形態の駆動回路を構成するソースドライバおよび制御部の回路構成を例示した図である。第１期間における、第１の実施形態の駆動回路を構成するソースドライバの等価回路を例示する図である。第１の実施形態の駆動回路の動作を示すタイミングチャート（目標階調電位が高い場合）である。第１の実施形態の駆動回路の動作を示すタイミングチャート（目標階調電位が低い場合）である。第１の実施形態の駆動回路の一変形例を構成するソースドライバおよび制御部の回路構成を例示した図である。第１の実施形態の駆動回路の一変形例の動作を示すタイミングチャート（目標階調電位が高い場合）である。第１の実施形態の駆動回路の一変形例の動作を示すタイミングチャート（目標階調電位が低い場合）である。第２の実施形態の駆動回路におけるソースドライバの一部の回路構成を示す図である。第１期間における、第２の実施形態の駆動回路を構成するソースドライバの等価回路を例示する図である。第３の実施形態の駆動回路を構成するソースドライバおよび制御部の回路構成を例示した図である。第１期間における、第３の実施形態の駆動回路を構成するソースドライバの等価回路を例示する図である。第３の実施形態の駆動回路の動作を示すタイミングチャート（目標階調電位が高い場合）である。第３の実施形態の駆動回路の動作を示すタイミングチャート（目標階調電位が低い場合）である。

符号の説明

１０…ＬＣＤパネル
１０＿１〜１０＿Ｎ…画素
１５…ソースドライバ
２０，２１…階調設定部
２４，２６…スイッチ素子群
Ｒ１〜Ｒ１２９…抵抗
ＯＰ１〜ＯＰ１２９…オペアンプ
３０…ＤＡ変換部（ＤＡＣ）
３０＿１〜３０＿Ｎ…ＤＡ変換器
３２…スイッチ素子群
４０…データラッチ部
５０…ゲートドライバ
６０…制御部
６５…制御信号生成部

Claims

表示データに応じて、前記表示データに対応する階調電位を出力端子から出力する駆動回路であって、
基準電位に基づいて、それぞれ異なる大きさの複数の階調電位を複数のノードに設定する階調設定部と、
前記複数のノードに入力側がそれぞれ接続されて設けられた複数のアンプと、
前記複数のアンプの出力側と前記出力端子との間に設けられ、データ書き込み期間において、前記表示データに対応する目標階調電位を前記複数の階調電位の中から選択して、前記アンプから前記出力端子へ出力させる電位選択部と、
前記複数のノードを、前記複数のノードにそれぞれ設定される階調電位の大きさの順に分割して複数のノード群とし、前記データ書き込み期間では、第１期間において、前記複数のノードのうち前記目標階調電位に設定される第１ノードと、その第１ノードに隣接する１または複数の第２ノードであって、前記複数のノード群のうち前記第１のノードを含むノード群に含まれる前記第２のノードとを短絡させるとともに、前記第１ノードと前記出力端子との間の第１配線に対して、前記第２ノードと前記出力端子との間の第２配線が並列接続されるようにし、前記第１期間に続く第２期間において、前記第１ノードと前記第２ノードとの間の短絡を解除するとともに、前記第１配線に対して前記第２配線が並列接続されないように制御する制御部と、
を備え、
前記制御部は、前記出力端子が、前記第１ノードおよび前記第２ノードの内の所定の第３ノードに対応する階調電位に達したタイミングで、前記第１期間から前記第２期間へ移行させる
駆動回路。
前記第１ノードが設定されると、前記第１ノードを含む前記ノード群の中の他のノードが前記第２ノードとして設定される
請求項１記載の駆動回路。
前記基準電位と前記出力端子との間に接続された第３配線であって、前記第１期間にオンするトランジスタが途中に挿入され前記第１期間に前記基準電位を前記出力端子に供給する前記第３配線をさらに備えた
請求項１または２記載の駆動回路。
表示データに応じて、前記表示データに対応する階調電位を出力端子から出力する駆動回路であって、
基準電位に基づいて、それぞれ異なる大きさの複数の階調電位を複数のノードに設定する階調設定部と、
前記複数のノードに入力側がそれぞれ接続されて設けられた複数のアンプと、
前記複数のアンプの出力側と前記出力端子との間に設けられ、データ書き込み期間において、前記表示データに対応する目標階調電位を前記複数の階調電位の中から選択して、前記アンプから前記出力端子へ出力させる電位選択部と、
前記複数のノードを、前記複数のノードにそれぞれ設定される階調電位の大きさの順に分割して複数のノード群とし、前記データ書き込み期間では、第１期間において、前記複数のノードのうち前記目標階調電位に設定される第１ノードと前記出力端子との間の第１配線に対して、その第１ノードに隣接する１または複数の第２ノードであって、前記複数のノード群のうち前記第１のノードを含むノード群に含まれる前記第２のノードと前記出力端子との間の第２配線が並列接続されるようにし、前記第１期間に続く第２期間において、前記第１配線に対して前記第２配線が並列接続されないように制御する制御部と、
を備え、
前記制御部は、前記出力端子が、前記第１ノードおよび前記第２ノードに設定された階調電位の内、最低の階調電位に達したタイミングで、前記第１期間から前記第２期間へ移行させる
駆動回路。
前記第１ノードが設定されると、前記第１ノードを含む前記ノード群の中の他のノードが前記第２ノードとして設定され、
前記制御部は、前記出力端子が、前記第１ノードを含む前記ノード群内の最低の階調電位に達したタイミングで、前記第１期間から前記第２期間へ移行させる
請求項４記載の駆動回路。