JP4263153B2 - 表示装置、表示装置の駆動回路およびその駆動回路用半導体デバイス - Google Patents

Description

本発明は、表示装置、表示装置の駆動回路およびその駆動回路用半導体デバイスに関し、特にフラットパネルディスプレイとそのフラットパネルディスプレイの駆動回路およびその駆動回路用半導体デバイスに関する。

コンピュータ技術の進歩伴って、コンピュータと人間との仲立ちをする装置（マン・マシン・インターフェース）の重要性が高まってきている。特に出力側のマン・マシン・インターフェースの一つであるディスプレイは、より高性能なものが要求されてきている。コンピュータなどから出力される電子データを、人間が視覚で認識できるように表示するディスプレイには様々な形式のものが存在し、市場に流通している。そのなかで、代表的な表示装置としてフラットパネルディスプレイが普及してきている。

フラットパネルディスプレイには、液晶表示装置や有機ＥＬ（Electro Luminescence：エレクトロ ルミネッセンス）を使用した有機ＥＬ表示装置が存在している。有機ＥＬ表示装置は、液晶表示装置と比較した場合、薄型の表示パネルを構成することができる。また、有機ＥＬ表示装置は、高視野角で表示画像を表示することが可能である。

フラットパネルディスプレイ（特に、有機ＥＬ表示装置）の駆動方式は、大きく二つに分類されている。その一つは単純マトリックス型駆動方式であり、もう一つがアクティブマトリックス型駆動方式である。単純マトリックス型の駆動方式は、その構造が簡素であるため、携帯端末など小型の装置の表示装置に適している。しかしながら、単純マトリックス型の駆動方式には、応答速度などの問題があり、テレビなどの大型の表示装置には適していない。そのため、テレビやパーソナルコンピュータの画面などには、アクティブマトリックス型駆動方式が採用されている。そのアクティブマトリックス型の駆動方式に適用される技術としては、画素にＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を使用した駆動方式（以下、ＴＦＴアクティブマトリックスと呼ぶ。）が知られている（例えば、特許文献１参照）。そのＴＦＴアクティブマトリックスは、さらに二つに分類される。その一つが、電圧駆動型であり、もう一つが電流駆動型である。

図１は、従来の有機ＥＬ表示装置１００の構成を示すブロック図である。図１に示されているように、表示装置１００は、データ線駆動回路１０１と、走査線駆動回路１０２と、制御回路１０３と、表示パネル１０４とで構成されている。さらに表示パネル１０４は、列方向（走査線１２１と直行する方向）に配置された複数のデータ線１１１を備え、各々のデータ線１１１はデータ線駆動回路１０１に接続されている。同様に表示パネル１０４は、行方向に配置された複数の走査線１２１を備え、各々の走査線１２１は走査線駆動回路１０２に接続されている。さらに表示パネル１０４は、複数のデータ線１１１と複数の走査線１２１との交点に、それぞれ画素１０５を備えている。

データ線駆動回路１０１と走査線駆動回路１０２との各々は、制御回路１０３に接続されている。データ線駆動回路１０１は上述の複数のデータ線１１１に所定の電圧（または電流）を供給する回路である。データ線駆動回路１０１は、制御回路１０３から出力される信号に応答して、複数のデータ線１１１に所定の電圧（または電流）を供給している。走査線駆動回路１０２は、上述の複数の走査線１２１に所定の電圧（または電流）を供給する回路である。走査線駆動回路１０２は、データ線駆動回路１０１と同様に、制御回路１０３から出力される信号に応答して、複数の走査線１２１に所定の電圧（または電流）を供給している。

制御回路１０３は、データ線駆動回路１０１と走査線駆動回路１０２とを制御する回路である。制御回路１０３には、表示パネル１０４に表示させる表示データと、その表示データに対応する制御信号とが入力され、その表示データ及び制御信号に基づいてデータ線駆動回路１０１と走査線駆動回路１０２とを制御するための信号を出力している。表示パネル１０４は、データ線駆動回路１０１と走査線駆動回路１０２とからの出力に応答して画像を表示する表示装置である。表示パネル１０４は、画素１０５に備えられた発光素子を発光させることにより表示データを表示画像として出力する。

図１に示されている表示装置１００は、線順次駆動走査方式で駆動されている。走査線駆動回路１０２は、走査同期信号に応答して所定の順序で複数の走査線１２１を駆動している。データ線駆動回路１０１は、走査線駆動回路１０２によって選択されて駆動している走査線１２１に対応して、複数のデータ線１１１を駆動させて表示データを各画素１０５に記憶させている。データ線駆動回路１０１は、表示データを各画素１０５に記憶させるための期間（以下、データ線駆動期間と呼ぶ。）を第1の期間（以下、プリチャージ期間と呼ぶ。）と、第２の期間（以下、出力期間と呼ぶ。）との二つの期間に分割して、データ線１１１を駆動している。

図２は、表示装置１００がアクティブマトリックス型駆動方式の場合の画素１０５の構成を示す回路図である。図２に示されているように、画素１０５は、発光素子１３０と、駆動ＴＦＴ１３１と、スイッチ１３２と、キャパシタ１３５とを備えている。発光素子１３０は、ＥＬ（Electro Luminescence）現象により発光を行う発光素子である。その発光素子１３０と接地線ＧＮＤとの間には駆動ＴＦＴ１３１が接続され、駆動ＴＦＴ１３１のソースは接地線ＧＮＤに接続されている。スイッチ１３２は、各々の画素１０５において、データ線１１１と走査線１２１との各交点に備えられたスイッチである。そのスイッチ１３２は、ノード１３３を介して駆動ＴＦＴ１３１のゲートに接続されている。キャパシタ１３５は、容量素子である。図２に示されているように、キャパシタ１３５はノード１３３と接地線ＧＮＤとの間に接続されている。

図３は、データ線駆動回路１０１の構成を示すブロック図である。図３に示されているようにデータ線駆動回路１０１は、シフトレジスタ回路１１２と、データレジスタ回路１１３と、データラッチ回路１１４と、Ｄ／Ａ変換回路１１５と、入力バッファ回路１１６と、タイミング制御回路１１７と、基準電流源１１８とを備えている。データレジスタ回路１１３は、入力される表示データを記憶する記憶回路である。データレジスタ回路１１３は、シフトレジスタ回路１１２から出力される信号に同期して上述のデータを記憶する。データラッチ回路１１４は、タイミング制御回路１１７から供給されるラッチ信号に同期してデータレジスタ回路１１３に記憶されているデータを読み込み、Ｄ／Ａ変換回路１１５に出力するラッチ回路である。Ｄ／Ａ変換回路１１５は、データラッチ回路１１４から供給されるデータに基づいてデータ線に出力する電流を生成する。

入力バッファ回路１１６は、入力されるクロックＣＬＫに同期して反転制御信号に基づいて表示データをビット反転制御してデータレジスタ回路１１３に供給する。タイミング制御回路１１７は、入力されるクロックＣＬＫに同期して水平同期信号に基づいて、データラッチ回路１１４、Ｄ／Ａ変換回路１１５および基準電流源１１８の動作タイミングを制御する。基準電流源１１８は、Ｄ／Ａ変換回路１１５に基準電流を供給している。

したがって、図３に示されているデータ線駆動回路１０１は、シフトレジスタ回路１１２およびデータレジスタ回路１１３の動作によりシリアル入力の表示データをパラレル変換した表示データを生成する。パラレル変換後の表示データは、データラッチ回路１１４に並列出力される。データラッチ回路１１４は、その並列出力された表示データを各行の走査線による走査に同期してラッチする。Ｄ／Ａ変換回路１１５は、データラッチ回路１１４にラッチされた表示データを読み込み、行走査ごとの１水平期間のデータ線の駆動期間に順次出力する。

図４は、Ｄ／Ａ変換回路１１５の構成を示す回路図である。図４に示されているように、Ｄ／Ａ変換回路１１５は、変換回路１５１と、プリチャージ回路１５２とから構成されている。そのプリチャージ回路１５２は更に、擬似付加回路１５３と、電圧駆動器１５４と、スイッチ１５５と、スイッチ１５６と、スイッチ１５７とを含んでいる。

Ｄ／Ａ変換回路１１５は、変換回路１５１およびプリチャージ回路１５２を１列または複数列のデータ線ごとに備えている。変換回路１５１は、表示データでバイナリに重み付けされた複数の基準電流に対応してＤ／Ａ変換して階調電流を生成する。プリチャージ回路１５２は、変換回路１５１からの階調電流に対応して画素１０５の入力インピーダンス特性に対応した階調電圧を生成する階調電圧生成回路である。プリチャージ回路１５２は、図２に示されている画素１０５の入力インピーダンス特性と同等のインピーダンスを有する擬似付加回路１５３および電圧駆動器１５４により、変換回路１５１からの階調電流に対応して画素１０５の入力インピーダンス特性に対応した階調電圧を生成する。さらにプリチャージ回路１５２は、スイッチ１５５、スイッチ１５６およびスイッチ１５７のスイッチングにより、１水平期間におけるデータ線の駆動期間内のプリチャージ期間および出力期間に順にデータ線を電圧駆動および電流駆動し、階調電圧および階調電流を出力する。

上述のデータ線駆動回路１０１は、データ線の駆動期間を、プリチャージ期間と出力期間との二つの期間に分割してデータ線を駆動している。データ線駆動回路１０１は、プリチャージ期間において、駆動能力の高い電圧駆動器でデータ線１１１を駆動（以下、この駆動を電圧駆動と呼ぶ。）し、出力期間において、定電流回路など一定の電流値でデータ線１１１を駆動（以下、この駆動を電流駆動と呼ぶ。）している。プリチャージ期間において、データ線駆動回路１０１はデータ線１１１を電圧駆動することにより、階調電圧を出力する。各画素１０５に備えられたキャパシタ１３５は、出力される階調電圧によって、短時間で所定の容量まで充電される。さらに、画素１０５は、出力期間においてデータ線駆動回路１０１から出力される階調電流によって高精度で駆動され、精度の高い表示を実現している。

従来の表示装置１００は、その表示装置の駆動回路によって、特定のガンマ特性に適合するように表示データを変換している。例えば、ＣＰＵから供給される表示データが６ビットの場合、その表示データをガンマ特性に合わせるためにビット数を増やしている。そのデータ変換は制御回路１０３で実行される。特許文献１に記載の技術において、制御回路１０３は、表示データを変換テーブルに従い１０ビット以上の表示データに変換してデータ線駆動回路１０１に供給している。データ線駆動回路１０１は、変換された表示データに基づいて、１０ビット以上の分解能を有するＤ／Ａ変換回路１１５でデータ線を駆動することが要求される。Ｄ／Ａ変換回路１１５に備えられた変換回路１５１は、チャネル長Ｌを一定にしてチャネル幅Ｗの比を２のｎ乗に重み付けしたトランジスタで構成されている。また、他の構成では、Ｄ／Ａ変換回路１１５は、チャネル長Ｌとチャネル幅Ｗを一定にして２のｎ乗に重み付けした基準電流値で制御されるトランジスタで構成されている。表示データが１０ビットであれば、何れも最低１０個のトランジスタで構成されるため、回路規模が大きくなってしまう。特に、前者はチャネル幅Ｗを倍々にするので非常にチップ面積が大きくなってしまう。さらに、ビット数を増やしているため、制御回路１０３とデータ線駆動回路１０１とのインターフェイス間で消費される消費電力が大きくなる。また、データ線駆動回路１０１のＤ／Ａ変換回路１１５は、複数のトランジスタで構成されているので出力容量が大きくなる。ここで、電流Ｉ、駆動電圧Ｖ、容量Ｃおよび駆動時間Ｔには、
Ｉ＝ＣＶ／Ｔ
の関係があり、時間Ｔは走査線数とフレーム周波数から決定されるため、容量の増加に伴い、電流値が増加してしまうため、低電流値で駆動することは困難である。チップ面積が小さい表示装置の駆動回路が要求されている。さらに、低消費電力で駆動する表示装置の駆動回路が要求されている。

また、従来の表示装置１００では、表示パネル１０４は透明な基板（例えば、ガラス基板）が使用されている。表示パネル１０４がガラス基板上に製造された場合、そのガラス基板上のトランジスタの特性ばらつきは、シリコン基板のトランジスタの特性ばらつきに比べ１０倍以上高い。そのため、データ線駆動回路をガラス基板上に製造すると表示むらが発生しやすくなる。したがって、データ線駆動回路はシリコン基板上に製造した方が好ましい。データ線駆動回路１０１をシリコン基板上に製造すると、データ線駆動回路１０１に備えられた擬似付加回路１５３に、ガラス基板上の画素１０５と同等の特性を得ることが困難になり、回路の信頼性が低下する。信頼性の高い表示装置の駆動回路が要求されている。

さらに、従来の表示装置１００では、電圧駆動から電流駆動に切替える時にグリッチが発生してしまう場合がある。グリッチが生じると電圧駆動器で高速に所望の電圧にプリチャージしても、所望の電圧から変動するため、特に低輝度（低電流領域）での画質が悪化してしまう。従って、グリッチの発生を抑制し、画質および信頼性を向上させることができる表示装置が要求されている。

特開２００３−１９５８１２号公報

本発明が解決しようとする課題は、表示装置の駆動回路において、狭い回路面積で適切に動作する駆動回路を提供することにある。
本発明が解決しようとする他の課題は、前述のような駆動回路において、低消費電力で動作する駆動回路を提供することにある。
さらに、本発明が解決しようとする他の課題は、前述のような駆動回路において、信頼性の高い駆動回路を提供することにある。
さらに、本発明が解決しようとする他の課題は、前述のような駆動回路において、グリッチの発生を抑制し、画質および信頼性を向上させることができる駆動回路を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、本願発明は、
複数のデータ線（６）と、前記複数のデータ線（６）に直交する方向に配置された複数の走査線（７）と、前記複数のデータ線（６）と前記複数の走査線（７）との交点に対応する交点領域にそれぞれ配置された画素（５）と、前記複数のデータ線（６）の各々を駆動するデータ線駆動回路（１）と、前記複数の走査線（７）の各々を駆動する走査線駆動回路（２）とを具備する駆動回路を構成する。ここで、前記画素（５）は、供給される信号に応答して輝度を変化させて発光する発光素子（３０）を有するものである。そして、前記複数のデータ線（６）の各々は、第１期間と第２期間とを有する複数のデータ線駆動期間に駆動される。ここでいう複数のデータ線駆動期間とは、前記複数の走査線（７）の各々の駆動時期に対応して前記複数のデータ線（６）を駆動する期間である。
前記データ線駆動回路（１）は、第1階調電圧と第２階調電圧とを生成する階調電圧生成回路（１５）と、前記第１階調電圧と前記第２階調電圧とに基づいて、前記画素（５）に供給する電流を生成するＤ／Ａ変換回路（１４）とを備える。ここで前記第１階調電圧と前記第２階調電圧は、複数の異なる電圧値の信号電圧で構成されている信号電圧である。
前記Ｄ／Ａ変換回路（１４）は、電圧駆動器（２６）と電流駆動器（２８）とを含み、前記電圧駆動器（２６）は、前記第１期間に、前記第１階調電圧をインピーダンス変換して生成される第１電流を前記データ線（６）に供給し、前記電流駆動器（２８）は、前記第２期間に、前記第２階調電圧に応答して、第２電流を生成して前記データ線（６）に供給する。このような表示装置の駆動回路を構成して、フラットパネルディスプレイを駆動する。

その表示装置において、前記階調電圧生成回路（１５）は、第１階調電圧生成器（２１）と、第２階調電圧生成器（２２）とを含んで構成される。そして、前記第１階調電圧生成器（２１）は、前記画素（５）の電流―電圧特性に基づいて前記第１階調電圧を生成し、前記第２階調電圧生成器（２２）は、前記発光素子（３０）のガンマ特性に基づいて前記第２階調電圧を生成する。

その表示装置において、前記第１階調電圧生成器（２１）は、複数の抵抗成分を直列に接続した第１抵抗ストリング回路（２１ａ）を備え、前記第１抵抗ストリング回路（２１ａ）を構成する前記複数の抵抗成分の各々の接続点から所定の電圧を出力することで、前記第１階調電圧を生成し、
前記第２階調電圧生成器（２２）は、複数の抵抗成分を直列に接続した第２抵抗ストリング回路（２２ａ）を備え、前記第２抵抗ストリング回路（２２ａ）を構成する前記複数の抵抗成分の各々の接続点から所定の電圧を出力することで、前記第２階調電圧を生成する。

その表示装置において、前記階調電圧生成回路（１５）は、さらに、前記第１階調電圧生成器（２１）と前記第２階調電圧生成器（２２）との各々に接続され、前記第１階調電圧と、前記第２階調電圧とを選択的に出力するマルチプレクサ（２３）を備え、
前記マルチプレクサ（２３）は、前記第１期間に、前記第１階調電圧を選択して前記Ｄ／Ａ変換回路（１４）に出力し、前記第２期間に前記第２階調電圧を選択して前記Ｄ／Ａ変換回路（１４）に出力する。

その表示装置において、前記データ線駆動回路（１）は、前記第１階調電圧を生成するための第１設定データを記憶する第１階調設定レジスタ（７１）と、前記第２階調電圧を生成するための第２設定データを記憶する第２階調設定レジスタ（７２）と、前記第１階調設定レジスタ（７１）と前記第２階調設定レジスタ（７２）との各々に接続され、前記第１データと前記第２データとが入力され、前記第１データまたは前記第２データとを選択的に出力する特定マルチプレクサ（７３）とを備え、
前記特定マルチプレクサ（７３）は、前記第１期間に前記第１設定データを前記階調電圧生成回路（７４）に出力し、前記第２期間に前記第２設定データを前記階調電圧生成回路（７４）に出力し、前記階調電圧生成回路（７４）は、前記第１設定データに基づいて前記第１階調電圧を生成し、前記第２設定データに基づいて前記第２階調電圧を生成する。

その表示装置において、前記Ｄ／Ａ変換回路（１４）は、表示データをデコードするデコーダ（２４）と、前記データ線（６）に供給する階調電圧を選択する階調電圧選択回路（２５）とを、さらに備え、
前記階調電圧選択回路（２５）は、前記デコーダ（２４）でデコードされた表示データに基づいて、前記第１期間に、前記第１階調電圧から特定第１階調電圧を選択して前記電圧駆動器（２６）に供給し、前記第２期間に前記第２階調電圧から特定第２階調電圧を選択して前記電流駆動器（２８）に供給する。

その表示装置において、前記階調電圧選択回路（２５）は、第１階調電圧選択回路（２５ａ）と、第２階調電圧選択回路（２５ｂ）とを含み、
前記第１階調電圧選択回路（２５ａ）は、前記第１期間に、前記第１階調電圧から特定第１階調電圧を選択して前記電圧駆動器（２６）に供給し、前記第２階調電圧選択回路（２５ｂ）は、前記第２期間に前記第２階調電圧から特定第２階調電圧を選択して前記電流駆動器（２８）に供給する。

その表示装置において、前記Ｄ／Ａ変換回路（１４）は、さらに、前記電圧駆動器（２６）と、前記データ線（６）との間に介設される第１スイッチ（２７）を含み、
前記第１スイッチ（２７）は、前記第１期間に、前記電圧駆動器（２６）と前記データ線（６）とを接続し、前記第２期間に、前記電圧駆動器（２６）と前記データ線（６）との接続を遮断する。

その表示装置において、前記Ｄ／Ａ変換回路（１４）は、さらに、前記電流駆動器（２８）と前記データ線（６）との間に介設される第２スイッチ（２９）を含み、
前記第２スイッチ（２９）は、前記第１期間に、電流駆動器（２８）と前記データ線（６）との接続を禁止し、前記第２期間に、電流駆動器（２８）と前記データ線（６）とを接続する。

その表示装置において、さらに、前記第１スイッチ（２７）と前記データ線（６）とを接続する配線に第３スイッチ（８１）を備え、前記第３スイッチ（８１）はソースとドレインとが短絡されたトランジスタで構成され、前記第３スイッチ（８１）は、前記第１スイッチ（２７）と逆相で動作する。

その表示装置において、さらに、前記第２階調電圧選択回路（２５ｂ）と前記電圧駆動器（２６）との間に第４スイッチ（８２）を備え、
前記第４スイッチ（８２）は、テストモード時に、前記第２階調電圧を前記電圧駆動器（２６）によりインピーダンス変換して出力端子に出力するように、前記第２階調電圧選択回路（２５ｂ）と前記電圧駆動器（２６）とを接続する。

その表示装置において、前記第１抵抗ストリング回路（２１ａ）には、第１基準電圧および第２基準電圧が入力され、前記第１抵抗ストリング回路（２１ａ）は前記第１基準電圧および前記第２基準電圧を分圧して前記第１階調電圧を生成する。

その表示装置において、前記第１階調電圧生成回路（１５）は、さらに、複数の電圧を生成する基準電圧生成回路（２１ｂ）と、前記基準電圧生成回路（２１ｂ）から供給される前記複数の電圧から、前記第１設定データに対応して、第１基準電圧および第２基準電圧をそれぞれ択一する第１セレクタ回路（２１ｃ）と、前記第１基準電圧および前記第２基準電圧をそれぞれ入力してインピーダンス変換する第１ボルテージフォロア回路（２１ｄ）とを備え
前記第１抵抗ストリング回路（２１ａ）は、前記第１ボルテージフォロア回路（２１ｄ）で生成した第１基準電圧と第２基準電圧とを分圧して前記第１階調電圧を生成する。

その表示装置において、前記第１階調電圧生成回路（１５）は、さらに、前記第１ボルテージフォロア回路（２１ｄ）で生成された第１基準電圧と第２基準電圧を分圧して複数の電圧を生成する他の抵抗ストリング回路（２１ｅ）と、前記他の抵抗ストリング回路（２１ｅ）で生成された複数の電圧と前記第１設定データとに基づいて、前記第１階調電圧を補正する補正回路（２１ｆ）とを備えて構成する。

その表示装置において、前記第２階調電圧生成回路（１５）は、さらに、複数の電圧を生成する基準電圧生成回路（２２ｂ）と、前記基準電圧生成回路（２２ｂ）に第１電圧を供給する第１電圧供給回路（４１）と、前記基準電圧生成回路（２２ｂ）に第２電圧を供給する第２電圧供給回路（４２）とを備え、
前記基準電圧生成回路（２２ｂ）から供給される前記複数の電圧から、前記第２設定データに対応して、第３基準電圧および第４基準電圧をそれぞれ択一する第２セレクタ回路（２２ｃ）と、前記第３基準電圧および前記第４基準電圧をそれぞれ入力してインピーダンス変換する第２ボルテージフォロア回路（２２ｄ）とを備え
前記第２抵抗ストリング回路（２２ａ）は、前記第２ボルテージフォロア回路（２２ｄ）で生成した第３基準電圧と第４基準電圧とを、前記発光素子（３０）のガンマ特性に適合するように分圧して前記第２階調電圧を生成する。

その表示装置において、前記第１電圧供給回路（４１）と前記第２電圧供給回路（４２）との各々は、電源線と電流源（４５、４６）との間に介設された基準電圧生成トランジスタ（４３）と、基準電圧ボルテージフォロア（４４）とを含み、前記基準電圧生成トランジスタ（４３）は、前記第２電流生成回路を構成するトランジスタと同一の導電型であるトランジスタで構成され、前記基準電圧生成トランジスタ（４３）のソースは、前記電源に接続され、前記基準電圧生成トランジスタ（４３）のドレインは、前記電流源（４５、４６）に接続され、前記基準電圧生成トランジスタ（４３）のゲートは前記ドレインに短絡して前記基準電圧ボルテージフォロア（４４）回路の入力端に接続され、前記基準電圧ボルテージフォロア（４４）回路の出力端は、基準電圧生成回路（２２ｂ）に接続される。

その表示装置において、前記第２階調電圧生成回路（１５）は、前記第３基準電圧および第４基準電圧を分圧して複数の電圧を生成する第３抵抗ストリング回路と、
前記第３抵抗ストリング回路で生成された複数の電圧から、前記第２設定データに対応して前記第２階調電圧を補正する補正回路とを備える。

その表示装置において、前記電圧駆動器（２６）は、前記第１期間に、バイアス電流が供給されて活性化され、前記第２期間に、前記バイアス電流が遮断されて非活性化する。

その表示装置において、前記電流駆動器（２８）は、ＭＯＳ型トランジスタで構成され、前記ＭＯＳ型トランジスタのゲート電圧値を制御して階調電流を生成する。

その表示装置において、前記電流駆動器（２８）は、吐出し型電流駆動器（２８ａ）と、吸込み型電流駆動器（２８ｂ）とを備え、
前記吐出し型電流駆動器（２８ａ）は、前記階調電圧選択回路（２５）により選択された第２階調電圧に応答して吐出し電流を生成し、前記吸込み型電流駆動器（２８ｂ）は、前記階調電圧選択回路（２５）により選択された第２階調電圧に応答して吸込み電流を生成し、前記第２スイッチ（２９）は、前記吐出し型電流駆動器（２８ａ）および前記吸込み型電流駆動器（２８ｂ）と前記データ線（６）との間に接続され、前記第２期間に前記画素（５）を構成するトランジスタに対応して、前記吐出し型電流駆動器（２８ａ）または前記吸込み型電流駆動器（２８ｂ）のどちらか一方と、前記データ線（６）とを選択的にオ接続する。

その表示装置において、前記第１階調電圧選択回路（２５ａ）は、第１の導電型のトランジスタと第２の導電型のトランジスタを並列に接続したトランスファスイッチで構成される。

その表示装置において、前記電圧駆動器（２６）は、前記第２階調電圧選択回路（２５ｂ）を構成するトランジスタと同じ導電型のトランジスタで構成される。

その表示装置において、前記第２階調電圧選択回路（２５ｂ）は、並列に接続された複数のスイッチで構成され、前記複数のスイッチの数は２^ｎ個である。

その表示装置において、前記第１階調電圧選択回路（２５ａ）は、並列に接続された複数のスイッチ構成され、前記複数のスイッチの数は２^ｎ個より少ない。

その表示装置において、前記第１階調電圧選択回路（２５ａ）は、ｎビットの表示データのうち上位ビットまたは下位ビットの少なくともいずれか一方を無効にした（ｎ−１）ビット以下の表示データに対応して前記第１階調電圧を選択する。

その表示装置において、前記階調電圧選択回路（２５）は、第１の導電型のトランジスタと第２の導電型のトランジスタを並列に接続したトランスファスイッチで構成される。

その表示装置において、さらに、入力信号および他の電源の接続パッドとＤ／Ａ変換回路（１４）の出力端子パッドとの間に備えられる接続パッドを有し、
前記接続パッドを介して、前記電圧駆動器（２６）に複数の第１の電源を供給する。

その表示装置において、前記階調電圧生成回路（１５）および前記階調電圧選択回路（２５）は、ＲＧＢごとに分離してそれぞれ連続した領域に配置されることが好ましい。

前記階調電圧生成回路と前記Ｄ／Ａ変換回路との少なくとも一方を搭載する半導体デバイスを構成し、その表示装置で使用可能なように表示装置に搭載する。また、前記階調電圧生成回路と前記Ｄ／Ａ変換回路との少なくとも一方を搭載する表示装置駆動回路を構成し、その表示装置で使用可能なように表示装置に搭載する。

さらに、上記課題を解決するために、
複数のデータ線（６）と複数の走査線（７）との交点に発光素子（３０）を含む画素（５）をそれぞれ配置し電流値で輝度を制御するデータ線駆動回路（１）において、
前記画素（５）の電流―電圧特性に対応した第1の複数の階調電圧と、前記発光素子のガンマ特性に適合するように対応した第２の複数の階調電圧とを複数の抵抗を接続した抵抗ストリング回路で生成する階調電圧生成回路（１５）と、
を備えることを特徴とする表示装置の駆動回路を構成する。

階調電圧生成回路（２２）を備える表示装置の駆動回路であって、
前記階調電圧生成回路（２２）は、
その出力が第１の配線に接続された第１の電圧生成回路（４１）と、その出力が第２の配線に接続された第２の電圧生成回路（４２）と、前記第1および第２の配線の間に設けられたガンマ特性適合用の第１の抵抗ストリング回路（２２ｂ）とを備えることを特徴とする表示装置の駆動回路を構成する。

その表示装置の駆動回路において、
前記第１の電圧生成回路（４１）は、電源配線（ＶＤＤ）と、第１の電流源（４５）と、その電流経路が前記電源配線（ＶＤＤ）と前記第１の電流源（４５）とに接続され、その制御ゲートが前記第１の電流源に接続された第１のトランジスタ（４３）と、前記制御ゲートと前記第１の配線の間に設けられたボルテージフォロア（４４）とを備えることを特徴とする表示装置の駆動回路を構成する。

その表示装置の駆動回路において、前記第１および前記第２の配線の間に設けられた第２の抵抗ストリング回路（２２ａ）と、前記第２の抵抗ストリング回路（２２ａ）の所定のノードを選択して所定の電圧を出力するセレクタ（２２ｃ）と、前記セレクタ（２２ｃ）の出力と、前記第１の抵抗ストリング回路（２２ｂ）のある節点の間に設けられたボルテージフォロア（２２ｄ）とを備えることを特徴とする表示装置の駆動回路を構成する。

さらに、上記課題を解決するために、
発光素子（３０）と、前記発光素子（３０）を駆動する駆動トランジスタ（３４）と、前記駆動トランジスタ（３４）へ所定の電圧を供給する電圧駆動回路（２６）と、前記駆動トランジスタ（３４）へ所定の電流を供給する電流駆動回路（２８）と、前記駆動トランジスタ（３４）の電流電圧特性に基づき設定された第１の複数の階調電圧を生成する第１階調電圧生成回路（２１）と、前記電流駆動回路の電流電圧特性に基づき設定された第２の複数の階調電圧を生成する第２階調電圧生成回路（２２）とを備えることを特徴とする表示装置の駆動回路を構成する。

その表示装置の駆動回路において、前記発光素子（３０）および前記駆動トランジスタ（３４）は、ガラス基板上に形成され、前記電流駆動回路（２８）および前記第２階調電圧生成回路（２２）は、半導体基板上に形成されることを特徴とする表示装置の駆動回路を構成する。

その表示装置の駆動回路において、前記第１の複数の階調電圧は、前記第２の複数の階調電圧よりも少ないことを特徴とする表示装置の駆動回路を構成する。

本発明による表示装置の駆動回路では、ガンマ補正された複数の階調電圧を生成し、その複数の階調電圧の択一によりＤ／Ａ変換を行い、単一トランジスタの電流駆動器に、その択一の階調電圧を入力して電流変換を行って所望の階調電流を生成している。これによりガンマ補正を実行しているため、データ線駆動回路におけるＤ／Ａ変換回路の回路規模が小さくすることができる。特に、このＤ／Ａ変換回路は、列または複数列のデータ線ごとに多数配列されるため、データ線駆動回路の回路規模の縮小に効果がある。

また、本発明による表示装置の駆動回路では、表示データのビット数を増やすことなくガンマ補正を実行している。表示データのビット数を増やす処理が必要ないため、制御回路およびデータ線駆動回路のインターフェイス間で消費される消費電力を小さくすることができる。また、Ｄ／Ａ変換回路における電流駆動器は、単一トランジスタで構成されている。そのため、寄生容量が減少しているので低電流値でも十分にデータ線を駆動することができる。さらに、画素の入力電流を予め階調電圧生成回路で個別設定している。データ線駆動回路は、プリチャージ期間でデータ線および画素を電圧駆動器により高速にプリチャージ電圧駆動し、その後の出力期間で電流駆動器により駆動している。そのため、電流駆動器によりデータ線および画素を駆動するときの電圧幅が小さくなる。したがって、低い電流値で所定の時間十分に画素を駆動させることができ、表示装置を低電力で動作させることが可能になる。

さらに、本発明による表示装置の駆動回路は、複数の階調電圧を、抵抗ストリングにより生成している。そのため、単調増加性に優れ、その階調電圧から単一トランジスタの電流駆動器により電流値を生成しているので、単調増加性に優れた電流駆動型のデータ線駆動回路を構成することが可能になり、表示装置の画質が向上させることが可能になる。

さらに、本発明による表示装置の駆動回路は、単調増加性の検査において、０階調，１階調および最大階調の３階調分だけで、単調増加性を確認することができる。また、ビット依存性の検査については、電流駆動器の入力を電圧駆動器により検査することで高速に検査することができ、検査コストを少なくすることが可能になる。

さらに、本発明による表示装置の駆動回路は、データ線駆動回路をシリコン基板上に製造し、ガラス基板上のトランジスタ特性劣化を考慮した階調電圧を階調電圧生成回路により個別に設定している。このような、特性ばらつきが少なく、且つ、ガラス基板上のトランジスタ特性劣化の影響が少ないデータ線駆動回路を構成することで、表示むらのない良好な画質を得ることができ、信頼性も向上させることができる。

さらに、本発明による表示装置の駆動回路は、電圧駆動器による電圧駆動期間中にも電流駆動器による電流駆動を行うため、電圧駆動から電流駆動に切り替わる時の遅延が生じないため、回路の遅延やスイッチのノイズで生じるグリッチの発生を抑制することができる。また、スイッチのノイズもダミースイッチでキャンセルすることによってグリッチを抑制し、適切な画像を表示することが可能になる。

以下に、添付図面を参照して本発明を実施するための形態について述べる。以下に述べる実施の形態においては、本発明を構成する表示パネルが線順次駆動走査方式で駆動されることで画像を表示する表示装置である場合を例に説明を行う。ただし、本発明における表示パネルの駆動方式は、線順次駆動方式に限定されることを意味するものではない。

［第１の実施の形態の構成］
図５は、本実施の形態の表示装置の構成を例示するブロック図である。図５に示されているように、本実施の形態の表示装置１０は、データ線駆動回路１と、走査線駆動回路２と、制御回路３と、表示パネル４とで構成されている。さらに表示パネル４は、列方向（走査線７と直行する方向）に配置された複数のデータ線６を備え、各々のデータ線６はデータ線駆動回路１に接続されている。同様に表示パネル４は、行方向に配置された複数の走査線７を備え、各々の走査線７は走査線駆動回路２に接続されている。さらに表示パネル４は、複数のデータ線６と複数の走査線７との交点に対応する領域に、それぞれ画素５を備えている。

図５に示されている表示装置１０は、線順次駆動走査方式で駆動される表示装置である。したがって、走査線駆動回路２は、走査同期信号に応答して所定の順序で複数の走査線７を駆動している。データ線駆動回路１は、走査線駆動回路２によって選択されて駆動している走査線７に対応して、複数のデータ線６を駆動させて表示データを各画素５に記憶させている。データ線駆動回路１は、表示データを各画素５に記憶させるための期間（以下、データ線駆動期間と呼ぶ。）を第1の期間（以下、プリチャージ期間と呼ぶ。）と、第２の期間（以下、出力期間と呼ぶ。）との二つの期間に分割して、データ線６を駆動している。

データ線駆動回路１と走査線駆動回路２との各々は、制御回路３に接続されている。データ線駆動回路１は上述の複数のデータ線６に所定の電圧（または電流）を供給する回路である。データ線駆動回路１は、制御回路３から出力される信号に応答して、複数のデータ線６に所定の電圧（または電流）を供給している。走査線駆動回路２は、上述の複数の走査線７に所定の電圧（または電流）を供給する回路である。走査線駆動回路２は、データ線駆動回路１と同様に、制御回路３から出力される信号に応答して、複数の走査線７に所定の電圧（または電流）を供給している。

制御回路３は、データ線駆動回路１と走査線駆動回路２とを制御するための信号を出力する回路である。制御回路３には、表示パネル４に表示させる表示データと、その表示データに対応する制御信号とが入力されている。制御回路３は、その表示データ及び制御信号に基づいてデータ線駆動回路１と走査線駆動回路２とを制御するための駆動回路制御信号を生成して、データ線駆動回路１と走査線駆動回路２とに出力している。表示パネル４は、データ線駆動回路１と走査線駆動回路２とからの出力に応答して画像を表示する表示装置である。表示パネル４は、画素５を備え、その画素５に含まれる発光素子を発光させることにより表示データを表示画像として出力している。

図６は、データ線駆動回路１の構成を例示するブロック図である。図６に示されているようにデータ線駆動回路１は、シフトレジスタ回路１１と、データレジスタ回路１２と、データラッチ回路１３と、Ｄ／Ａ変換回路１４と、階調電圧生成回路１５と、タイミング制御回路１６と、入力バッファ回路１７とを備えている。シフトレジスタ回路１１は、後述するデータレジスタ回路１２がデータを保持するタイミングに同期したサンプリング信号を出力している。データレジスタ回路１２は、入力される表示データを記憶する記憶回路である。データレジスタ回路１２は、シフトレジスタ回路１１から出力されるンプリング信号に同期して上述の表示データを記憶する。データラッチ回路１３は、タイミング制御回路１６から供給されるラッチ信号に同期してデータレジスタ回路１２に記憶されているデータを読み込み、Ｄ／Ａ変換回路１４に出力するラッチ回路である。Ｄ／Ａ変換回路１４は、入力されるデジタル信号をアナログ信号に変換して出力する回路である。Ｄ／Ａ変換回路１４は、データラッチ回路１３から供給される表示データ（デジタル信号）に基づいて、階調電圧（アナログ信号）および階調電流（アナログ信号）を生成してデータ線６を駆動している。

階調電圧生成回路１５は、入力される階調設定データに対応して階調電圧を生成する回路である。図６に示されているように、階調電圧生成回路１５は、Ｄ／Ａ変換回路１４とタイミング制御回路１６とに接続されている。階調電圧生成回路１５は、タイミング制御回路１６から出力される信号に応答して、生成する階調電圧をＤ／Ａ変換回路１４に供給している。タイミング制御回路１６は、入力されるクロックＣＬＫに同期して、水平同期信号に基づいて、データラッチ回路１３、Ｄ／Ａ変換回路１４および階調電圧生成回路１５の動作タイミングを制御している。入力バッファ回路１７は、入力されるクロックＣＬＫに同期し、入力される反転制御信号に基づいて表示データをビット反転制御してデータレジスタ回路１２に供給している。

図７は、本実施の形態のＤ／Ａ変換回路１４および階調電圧生成回路１５の構成を例示するブロック図である。階調電圧生成回路１５は、複数の第１階調電圧および複数の第２階調電圧を順に並列生成し、複数の階調電圧としてＤ／Ａ変換回路１４へ並列出力している。図７に示されているように、Ｄ／Ａ変換回路１４は、デコーダ２４と、階調電圧選択回路２５と、電圧駆動器２６と、第１スイッチ２７と、電流駆動器２８と、第２スイッチ２９とを備えている。また、階調電圧生成回路１５は、第１階調電圧生成回路２１と、第２階調電圧生成回路２２と、マルチプレクサ２３とを備えている。

図７に示されているように、デコーダ２４は、階調電圧選択回路２５に接続されている。階調電圧選択回路２５の出力端は、ノードＮ１を介して電圧駆動器２６の入力端および電流駆動器２８の入力端の各々に接続されている。電圧駆動器２６の出力端は、第１スイッチ２７に接続されている。第１スイッチ２７は、ノードＮ２を介してデータ線６に接続されている。電流駆動器２８の出力端は、第２スイッチ２９に接続されている。第２スイッチ２９は、ノードＮ２を介してデータ線６に接続されている。

デコーダ２４は、エンコードされた表示データをデコードする回路である。デコーダ２４は、データラッチ回路１３から供給される表示データをデコードして階調電圧選択回路２５に出力している。階調電圧選択回路２５は、階調電圧生成回路１５から供給される複数の階調電圧から、特定の階調電圧を選択する選択回路である。階調電圧選択回路２５は、デコーダ２４から供給される表示データに基づいて、複数の階調電圧から、特定の階調電圧を選択して、電圧駆動器２６または電流駆動器２８に出力している。

電圧駆動器２６は、高い駆動能力でデータ線６を駆動することができる回路である。電圧駆動器２６は、例えば、ボルテージフォロアやソースフォロアなどで構成され、電圧駆動器２６に供給される信号電圧に応答した電圧を生成してデータ線６を駆動している。電流駆動器２８は、一定の電流でデータ線６を駆動することができる回路である。プリチャージ期間に電圧駆動器２６で高速にデータ線６を電圧駆動し、そして出力期間に電流駆動器２８で所定の電流値でデータ線および画素５を電流駆動している。電圧駆動では、電流値および電流の流れる方向はともに可変するが、電流駆動では、一定の電流値で、電流の流れる方向は変化しない。

第１階調電圧生成回路２１は、複数の第１階調電圧を生成する電圧生成回路である。第１階調電圧生成回路２１で生成される複数の第１階調電圧は、マルチプレクサ２３を介して階調電圧選択回路２５に供給される。階調電圧選択回路２５は、その複数の第１階調電圧から特定の第１階調電圧を選択して、電圧駆動器２６に出力する。

第２階調電圧生成回路２２は、複数の第２階調電圧を生成する電圧生成回路である。第２階調電圧生成回路２２で生成される複数の第２階調電圧は、マルチプレクサ２３を介して階調電圧選択回路２５に供給される。階調電圧選択回路２５は、その複数の第２階調電圧から特定の第１階調電圧を選択して電流駆動器２８に出力している。

階調電圧生成回路１５は、第１階調電圧生成回路２１で生成された複数の第１階調電圧を階調電圧選択回路２５に入力している。階調電圧選択回路２５は、デコーダ２４の出力に対応して複数の第１階調電圧から特定の第１階調電圧（プリチャージ電圧）を選択してインピーダンス変換して出力している。また、階調電圧生成回路１５は、第２階調電圧生成回路２２で生成された複数の第２階調電圧を階調電圧選択回路２５に入力している。階調電圧選択回路２５は、デコーダ２４の出力に対応して、複数の第２階調電圧から特定の第２階調電圧を選択して電流駆動器２８に出力している。電流駆動器２８は階調電圧選択回路２５から供給される特定の第２階調電圧に基づいて電流変換して駆動電流を出力している。なお、電圧駆動器２６の駆動能力は、電流駆動器２８の駆動能力より遙かに大きく、プリチャージ電圧への影響は無視できるほど小さいので、Ｄ／Ａ変換回路１４を第２スイッチ２９を備えていない構成にすることも可能である。

図８は、本実施の形態の表示装置の画素５と、その画素５に接続されている電流駆動器２８の構成を例示するブロック図である。図８に示されているように、表示パネル４に備えられた画素５は、データ線６に接続され、そのデータ線６を介して電流駆動器２８に接続されている。画素５は、発光素子３０と、複数のＴＦＴ（薄膜トランジスタ）３１〜３４と、容量素子３５とを備えている。発光素子３０は、ＥＬ（Electro Luminescence）現象により発光を行う発光素子である。また、第１ＴＦＴ３４は画素５の駆動トランジスタであり、Ｎチャネルトランジスタで構成されている。図８を参照すると、発光素子３０は、電源線ＶＤＤ＿ＥＬに接続されている。第２ＴＦＴ３２は、その発光素子３０とノードＮ３との間に接続されている。第３ＴＦＴ３１は、データ線６とノードＮ３との間に接続されている。第１ＴＦＴ３４は、ノードＮ３と接地線ＧＮＤとの間に接続されている。第１ＴＦＴ３４のゲートと接地線ＧＮＤとの間に容量素子（キャパシタ）３５が接続され、第１ＴＦＴ３４のゲートとノードＮ３との間に第４ＴＦＴ３４が接続されている。

また、図８に示されている電流駆動器２８は、Ｐチャネルトランジスタで構成されている。電流駆動器２８のゲートは、ノードＮ１を介して階調電圧選択回路２５に接続されている。電流駆動器２８は、階調電圧選択回路２５から印加される信号に応答して、電流ＩＤを生成してデータ線６に供給している。図６に示されている電流駆動器２８は、駆動先の画素５に備えられた第１ＴＦＴ３４が、Ｎチャネルトランジスタであることに対応して、Ｐチャネルトランジスタの単一トランジスタで構成されている。ここで、駆動先の画素５の第１ＴＦＴ３４がＰチャネルトランジスタである場合、電流駆動器２８は、Ｎチャネルトランジスタで構成されることが好ましい。

図９は、Ｄ／Ａ変換回路１４におけるデコーダ２４および階調電圧選択回路２５の構成例を示す回路図である。図９に示されているデコーダ２４および階調電圧選択回路２５は、表示データが２ビットの場合の構成例を示ている。図９（ａ）で示される回路図は、デコーダ２４および階調電圧選択回路２５が個別に構成されている場合の回路である。図９（ｂ）で示される回路図は、デコーダ２４と階調電圧選択回路２５とが一体構成されている場合の回路図である。なお、図９に示されているスイッチは、Ｎ型ＭＯＳトランジスタのみで簡略記載されているが、ＣＭＯＳ構成のトランスファスイッチで構成することも可能である。

図１０は、Ｄ／Ａ変換回路１４における電圧駆動器２６の構成例を示す回路図である。図１０を参照すると、電圧駆動器２６の出力段はプッシュプル型で構成され、その差動入力トランジスタはＰチャネルトランジスタで構成されている。図１０に示されている電圧駆動器２６の差動入力は、画素５の第１ＴＦＴ３４がＮチャネルトランジスタで構成されていることに対応して、Ｐチャネルトランジスタで構成されている。差動入力段をＰチャネルトランジスタにすると、しきい電圧Ｖｔｈ分だけ電源電圧ＶＤＤ側の電圧範囲が狭くなる。したがって、差動入力をＰチャネルトランジスタで構成することにより、画素５の第１ＴＦＴ３４のＧＮＤ付近の電圧範囲を広くすることが可能になる。

また、差動入力トランジスタをディプレッション型にすれば電圧範囲を広くすることができるが、しきい電圧ばらつきが大きくなり増幅器のオフセット電圧ばらつきが大きくなるので、あまり使用されることは少ない。しかし、画素５の第１ＴＦＴ３４のしきい電圧ばらつきの方が１桁程度大きく、また、電圧駆動器２６でデータ線６および画素５を駆動した後で、電流駆動器２８で駆動することで第１ＴＦＴ３４が所望の電流値を得ることができ、電圧駆動器のオフセット電圧ばらつきが０．２Ｖ程度なら問題ないので、差動入力トランジスタをディプレッション型にしてもよい。

図１１Ａは、第1階調電圧生成回路の構成を例示するブロック図である。図１１Ａに示されているように、第１階調電圧生成回路２１は、抵抗ストリング回路２１ａ、基準電圧生成回路２１ｂ、セレクタ２１ｃおよびボルテージフォロア２１ｄを備えている。抵抗ストリング回路２１ａは、複数の抵抗ｒ０〜抵抗ｒ６２が直列に接続された回路である。抵抗ストリング回路２１ａの各接続点からは所望の階調電圧Ｖ０〜Ｖ６３が出力されマルチプレクサ２３に供給される。基準電圧生成回路２１ｂは、階調設定データに対応する電圧を生成する電圧生成回路である。基準電圧生成回路２１ｂは、例えば、階調設定データが８ビットのデータである場合、２５５個の同一抵抗Ｒにより２５６個の等間隔な電圧を生成して出力する。セレクタ２１ｃは、階調設定データに対応して任意の基準電圧を２つ選択する電圧選択回路である。セレクタ２１ｃによって選択された任意の基準電圧は、ボルテージフォロア２１ｄに供給される。ボルテージフォロア２１ｄはその任意の基準電圧に応答して駆動電圧を生成する回路である。ボルテージフォロア２１ｄは、セレクタ２１ｃの出力をインピーダンス変換し、抵抗ストリング回路２１ａの両端に印加する。なお、第１階調電圧生成回路２１は、基準電圧生成回路２１ｂ、セレクタ２１ｃおよびボルテージフォロア２１ｄを外部に構成し、外部から２つの基準電圧を入力して抵抗ストリング回路２１ａの両端に印加する構成としてもよい。これら複数の第１階調電圧を生成する第１階調電圧生成回路２１において、各抵抗ｒ０〜抵抗ｒ６２の６３個の抵抗値は、予め、画素５の第１ＴＦＴ３４の電流Ｉｄ−電圧Ｖｇ特性および第３ＴＦＴ３１のオン抵抗値を考慮して所望の電圧を得られるように設定する。

図１１Ｂは、第1階調電圧生成回路を構成する各機能ブロックの接続関係を示すブロック図である。図１１Ｂに示されているように、基準電圧生成回路２１ｂとセレクタ２１ｃは、基準電圧生成回路２１ｂから出力される信号（Ｖ_ｒ０〜Ｖ_ｒｎ：ｎは任意の自然数）の各々が、セレクタ２１ｃを構成する各セレクタに供給可能なように接続されている。

図１２Ａは、第２階調電圧生成回路２２の構成例を示す回路図である。図１２Ａに示されているように、第２階調電圧生成回路２２は、第１階調電圧生成回路２１と同様に、抵抗ストリング回路２２ａ、基準電圧生成回路２２ｂ、セレクタ２２ｃおよびボルテージフォロア２２ｄを備えている。抵抗ストリング回路２２ａは、複数の抵抗ｒ１〜抵抗ｒ６２の６２個の抵抗を直列に接続した回路で、各接続点から所望の階調電圧Ｖｃ１（１階調）〜Ｖｃ６３（６３階調）を出力する。Ｖｃ０（０階調）は、電流駆動器２８から供給される電流値が０［Ａ］であるので、電流駆動器２８を構成するトランジスタのソース電圧ＶＤＤとする。そして、抵抗ストリング回路２２ａは、マルチプレクサ２３を介して階調電圧選択回路２５に接続される。さらに、第２階調電圧生成回路２２は、第１電圧生成回路４１および第２電圧生成回路４２を備えている。第１電圧生成回路４１は、電圧生成トランジスタ４３、ボルテージフォロア４４および第１電流源４５を備えている。第２電圧生成回路４２は、第１電圧生成回路４１と同様に電圧生成トランジスタ４３、ボルテージフォロア４４および第２電流源４６を備えている。第１電圧生成回路４１および第２電圧生成回路４２に備えられた電圧生成トランジスタ４３は、電流駆動器２８を構成するトランジスタと同一導電型で構成され、サイズも同じに構成されることが好ましい。図１２Ａを参照すると、第１電圧生成回路４１と第２電圧生成回路４２とに備えられた電圧生成トランジスタ４３のソースは、電源線に接続され、ドレインは第１電流源４５に接続されている。電圧生成トランジスタ４３のゲートとドレインは短絡されてボルテージフォロア４４入力に接続されている。

図１２Ｂは、第２階調電圧生成回路２２を構成する各機能ブロックの接続関係を示すブロック図である。図１２Ｂに示されているように、基準電圧生成回路２２ｂとセレクタ２２ｃは、基準電圧生成回路２２ｂから出力される信号（Ｖ_Ｒ０〜Ｖ_Ｒｎ：ｎは任意の自然数）の各々が、セレクタ２２ｃを構成する各セレクタに供給可能なように接続されている。また、図１２Ｂに示されているように、抵抗ストリング回路２２ａと複数の階調電圧選択回路２５の各々とは、抵抗ストリング回路２２ａから出力される信号（Ｖ_ｃ０〜Ｖ_ｃ６３、Ｖ_ＤＤ）の少なくとも一つが、階調電圧選択回路２５に供給可能なように接続されている。

この電圧生成回路によって生成される電圧は、第１電流源４５または第２電流源４６の電流値を基に生成される。ここで、電圧生成トランジスタ４３と電流駆動器２８との各々を同一基板に製造すれば、そのしきい値電圧をほぼ同一にすることができる。そのため、電流駆動器２８と同一基板に製造された電圧生成トランジスタ４３を有する第１電圧生成回路４１（および第２電圧生成回路４２）とを備える第２階調電圧生成回路２２を構成することにより、電流駆動器２８のチップ間のしきい電圧ばらつきをキャンセルする効果がある。

第１電圧生成回路４１は、最大輝度（６３階調）の電圧値を生成し、第２電圧生成回路４２は、非表示（０階調）でない最低輝度（１階調）の電圧値を生成する。また、非表示（０階調）の場合は、電流駆動器２８の電流が０なので、電流駆動器２８を構成するトランジスタのしきい電圧以下であればよいので、ソース電圧（Ｐチャネルトランジスタであれば電源線ＶＤＤと同電位、Ｎチャネルトランジスタであれば接地線ＧＮＤと同電位）を入力する。

最低輝度（１階調）の電圧を生成するには、第２電流源４６の電流値を階調設定データで設定すればよく、電圧生成トランジスタ４３に流れる電流値によって生成したゲート電圧をボルテージフォロア４４でインピーダンス変換する。最大輝度（６３階調）の電圧も同様に第１電流源４５の電流値を階調設定データで設定し、電圧生成トランジスタ４３に流れる電流値によって生成したゲート電圧をボルテージフォロア４４でインピーダンス変換する。第２階調電圧生成回路２２は、このように最大輝度と最低輝度の電圧を生成しガンマ特性に適合するように抵抗ストリング回路２２ａで分圧して複数の第２階調電圧を生成する。セレクタ２２ｃおよびボルテージフォロア２２ｄはガンマ特性の微調整用の回路である。

入力信号と輝度の関係は、（輝度）＝（入力信号）^γである。ガンマ値γは、ＮＴＳＣで定められているγ＝２．２やマッキントッシュではγ＝１．８などにする。
第２階調電圧生成回路２２で生成する電圧値をγ＝２．２とγ＝１．８の両方に対応するのであれば、抵抗ストリング２２ａの抵抗値がγ＝２．０になるように設定し微調整するのが好ましい。
例えば、電流駆動器２８の電流Ｉｄ−電圧Ｖｇ特性は、
Ｉｄ＝ｋ（Ｖｇ−Ｖｔ）^２
である。γ＝２．０の場合には、抵抗ｒ１〜ｒ６２を同一抵抗値にすればよい。そして、ガンマ値の補正はセレクタ２２ｃとボルテージフォロア２２ｄで行われ、前述の電圧を微調整してガンマ特性に適合した階調電圧を得ることができる。また、ＲＧＢ各色でガンマ特性が異なる時は、第２階調電圧生成回路２２は、ＲＧＢごとにガンマ補正した階調電圧を生成する。

図１３は、電流駆動器２８のソース電圧となる電源の接続パッド５０の構成を例示する図である。図１３に示されているように、この接続パッド５０は、入力および電源端子パッドと出力パッドの間に、電流駆動器用電源パッドが長辺方向に平行に複数個並列に設けられている。本実施の形態の表示装置１０において、階調電流Ｉｄは、電流駆動器１４５を構成するトランジスタのゲート電圧Ｖｇを制御して生成され、
Ｉｄ＝ｋ（Ｖｇ−Ｖｔ）^２ （ｋ：比例定数）
である。ゲート電圧Ｖｇはソース電圧である電源電圧に対しての電圧であり、この電源電圧が各電流駆動器で異なると電流ばらつきを生じる。仮に電流駆動器用電源パッドが１つで、２４０個の電流駆動器に１００μＡ流すと、各電流駆動器間の電源の配線抵抗が０．１Ωであれば、０．１Ω×１００μＡ×２４０＝２．４ｍＶの電圧降下があり、これは２５６階調時の１〜２階調の電圧差に相当する。携帯電話など小型の表示装置では、ガラス基板上にデータ線駆動ＩＣを接続するが、ガラス基板とＩＣとの接続抵抗はパッド１つで約１００Ωと高いためパッドは複数個必要となる。電流駆動器２８のソース電圧となる電源の接続パッドをこのように構成することで、電流駆動器２８の電源電圧変動による電流ばらつきを抑制することができる。

図１４は、データ線駆動回路１を構成する各回路（１１〜１７）の配置を例示しているブロック図である。図１４に示されているように、配置６０は、Ｂ（青色）領域Ｂ１、Ｇ（緑色）領域Ｇ１、Ｇ（赤色）領域Ｒ１および第１特定領域５４で構成されている。Ｂ（青色）領域Ｂ１は表示パネルに備えられた複数の画素５の中で、Ｂ（青）を出力する画素５に対応する領域を示している。同様に、Ｇ（緑色）領域Ｇ１は、Ｇ（緑）を出力する画素５に対応する領域を示し、Ｇ（赤色）領域Ｒ１は、Ｒ（赤）を出力する画素５に対応する領域を示している。また、Ｂ（青色）領域Ｂ１に含まれているＢ配線５１は、Ｂ（青色）領域Ｂ１の階調配線を示している。同様にＧ配線５２はＧ（緑色）領域Ｇ１の階調配線を示し、Ｒ配線５３はＧ（赤色）領域Ｒ１の階調配線を示している。

有機ＥＬ表示装置ではＲＧＢごとにガンマ補正が異なっている。そのため、所定の機能ブロックを、ＲＧＢごとに設けることで適切にガンマ補正を行うことができる。図１４には、シフトレジスタ回路１１、データレジスタ回路１２、データラッチ回路１３、デコーダ２４、階調電圧選択回路２５および階調電圧生成回路１５が、領域にＲＧＢごとに分離して配置される構成が示されている。また、電圧駆動器２６と電流駆動器２８と複数のスイッチ（２７、２９）とは、出力端子の寄生容量を低減するために、ＲＧＢで分離せずに１つの領域５４に配置することが好ましい。この配置にすることで、階調配線の領域を低減することができる。例えば、表示データが８ビット（２５６階調）の場合、階調配線は２５６本になる。したがって、ＲＧＢごとに階調配線を設けると、７６８本の配線領域が必要となる。図１４の配置によれば、Ｂ領域のＢ配線５１、Ｇ領域のＧ配線５２、Ｒ領域のＲ配線５３は交わることなくＲＧＢごとに分離しているので、階調配線領域は２５６本で構成することが可能になる。そのため、チップサイズを縮小して半導体装置を構成することが可能になる。

図１５は、ガンマ特性を有する輝度（電流）―階調特性を例示する特性図である。図１５に示されるようなガンマ特性を有する電流（輝度）−階調特性では、最大電流値を１として、低電流領域は０〜１／３、中電流領域１／３〜２／３、高電流領域を２／３〜１とした場合、低電流領域では１０ビット以上の分解能を必要とする。例えば、入力信号が６ビット（６４階調）でγ＝２．２の場合、最大輝度を１とすると、
０階調：０、
１階調：（１／６３）^２．２
＝０．０００１
≒０に近似、
２階調：（２／６３）^２．２
＝０．０００５
≒０．０００４に近似、
３階調：（３／６３）^２．２
＝０．００１２、
となり、さらに値を求めていくと、
６１階調：（６１／６３）^２．２
＝０．９３１４９
≒０．９３２に近似、
６２階調：（６２／６３）^２．２
＝０．９６５４１
≒０．９６４に近似、
６３階調（最大輝度）：（６３／６３）^２．２
＝１
となる。したがって、低電流領域では、０．０００４程度の分解能が要求されるため、１１ビット（２の１１乗＝２０４８）程度の分解能を必要とすることが示されている。

中電流領域から高電流領域では、０．００４程度の分解能でよく８ビット（２の８乗＝２５６）程度の分解能で階調表現が可能である。図７に示されているように、γが１に近づくほど分解能を低下してもよく、γ＝２．０では低電流領域では１０ビット程度でもよく、逆にγ＝２．５では、１２ビット以上の分解能を必要とする。

図１６は、階調設定データとガンマ値との対応を例示するテーブルである。図１６に示されているように、例えば、γ＝２．０では、前述の図１２Ａ（または、図１２Ｂ）に示されている第２階調電圧生成回路２２の抵抗ｒ１〜抵抗ｒ６２は、同一抵抗でよい。γ＝２．０以外では、階調設定データに応じてセレクタ２２ｃで所望のガンマ特性に適合するように微調整する。

図１７は、図１２Ａ（または、図１２Ｂ）に示す第２階調電圧生成回路２２の第１電圧生成回路４１の設定を変えた時の図である。図１７に示されているように、第１電圧生成回路４１の設定を変えることでガンマカーブを可変することができる。図１８は、第２階調電圧生成回路２２に備えられた第２電圧生成回路４２の設定を変更したときの輝度（電流）―階調特性を例示する特性図である。図１８に示されているように、第２電圧生成回路４２の設定を変更することで、図１８に示されているようにガンマカーブを変更することができる。第２階調電圧生成回路２２は、さらにセレクタ２２ｃの設定を変えることでもガンマカーブを可変することができる。

図１９は、複数の第１階調電圧および複数の第２階調電圧を設定する場合の、階調設定を例示する特性図である。図１９に示されている、曲線Ａは画素５の入力信号（階調）−電圧特性の初期値を例示している。また、曲線Ｂは数万時間経過後の画素５の入力信号−電圧特性を例示している。ここで、画素５の第３ＴＦＴ３１がオンしている時間は１／走査線であるが、第１ＴＦＴ３４は、ほとんどの期間において電流が流れているので劣化の速度は速く、ＴＦＴのしきい電圧は、数万時間で１Ｖ程度変動してしまう。そのために、プリチャージ電圧は、第１ＴＦＴ３４の劣化を考慮した電圧に設定するのが好ましい。したがって曲線Ａ、曲線Ｂで示されている値が求められているとき、その中間付近にプリチャージ電圧を設定することで適切な階調設定を実行することができる。

図８の説明で述べたように、第１ＴＦＴ３４がＮチャネルトランジスタで構成されている場合には、電流駆動器２８は、Ｐチャネルトランジスタで構成される。その場合に、第１階調電圧は、低位電源電圧付近の電圧となり、第２階調電圧は、高位電源電圧付近の電圧となる。また、第１ＴＦＴ３４がＰチャネルトランジスタで構成されている場合には、電流駆動器２８はＮチャネルトランジスタで構成される。その場合、第１階調電圧は、高位電源電圧付近の電圧となり、第２階調電圧は、低位電源電圧付近の電圧となる。

シリコン基板上のトランジスタの特性ばらつきは、ガラス基板上のＴＦＴの特性ばらつきに比べ１桁程度よいため、データ線駆動回路１をシリコン基板上に製造するのが好ましい。データ線駆動回路１は、階調電流と独立に、初期特性と劣化後の特性との中間の階調電圧にプリチャージすることができる。また、プリチャージの初期値を、初期特性（曲線Ａ）に合わせた階調電圧にプリチャージしてもよい。この場合、階調電圧生成回路１５で設定する階調電圧を、画素５の特性の経時変化に応じて変更していくことで適切な階調設定を実行することができる。

なお、本実施の形態において、データ線駆動回路１には、データラッチ回路１３が備えられているとして説明したが、これは、本発明のデータ線駆動回路１の構成を限定するものではない。例えば、データ線駆動回路１にフレームメモリを内蔵して、そのフレームメモリから１ライン分の表示データが一斉にデータレジスタ回路１２に出力され、その表示データがデータレジスタ回路１２に格納されるような構成にしても本発明の効果を得ることができる。

［第１の実施の形態の動作］
図２０は、本実施の形態の動作を示すタイミングチャートである。図２０に示されているタイミングチャートは、データ線駆動回路１の駆動動作を例示している。前述したように表示装置１０は線順次駆動走査方式で駆動されている。したがってデータ線駆動回路１は、複数の走査線の走査に対応して、複数のデータ線６を駆動している。つまり、複数のデータ線６の各々は、その走査ごとに順次駆動されている（一つの走査線の走査に対応して各々のデータ線６を駆動させる期間をデータ線駆動期間と呼ぶ。）。各々のデータ線を駆動する場合、データ線駆動回路１は、そのデータ線駆動期間（水平期間）を、それぞれ第１分割期間（プリチャージ期間）と第２分割期間（出力期間）とに分割している。データ線駆動回路１は、それぞれの期間に対応する信号を各データ線６に出力して、データ線６を駆動している。ここで、前述のようにタイミング制御回路１６は、クロックＣＬＫおよび水平同期信号に対応してデータラッチ回路１３，Ｄ／Ａ変換回路１４および階調電圧生成回路１５の動作タイミングを制御している。以下の動作の説明では、タイミング制御回路１６が、上述のプリチャージ期間および出力期間とに対応したタイミング制御信号を生成して出力しているものとする。また、入力バッファ回路１７は、クロックＣＬＫおよび反転制御信号に対応して表示データをビット反転制御して入力している。

図２０に示されているように、プリチャージ期間において、階調電圧生成回路１５のマルチプレクサ２３は、タイミング制御回路１６から供給されるタイミング制御信号に応答して、第１階調電圧生成回路２１で生成される複数の第１階調電圧をＤ／Ａ変換回路１４に出力する。また、データラッチ回路１３には、そのタイミング制御信号が入力され、そのタイミング制御信号に同期してラッチ信号をＤ／Ａ変換回路１４に出力する。

Ｄ／Ａ変換回路１４は、タイミング制御回路１６から供給される信号に同期して第１スイッチ２７をオンし、また電圧駆動器２６を活性状態にして、階調電圧選択回路２５から出力される第１階調電圧をインピーダンス変換する。インピーダンス変換された第１階調電圧は、ノードＮ２を介して対応するデータ線６に供給され、そのデータ線６を所望の電圧まで高速に駆動している。データ線駆動回路１は、このプリチャージ期間として約５μｓｅｃの時間を有することで、十分に各データ線６を駆動させることができる。さらに、データ線６に供給される第１階調電圧に対応して、このプリチャージ期間を短時間にすることも可能である。データ線駆動回路１は、１データ線駆動期間（１水平期間）の残りの期間を出力期間とし、その出力期間において、電流駆動器２８でデータ線６を駆動する。

出力期間において、階調電圧生成回路１５のマルチプレクサ２３は、タイミング制御回路１６から供給されるタイミング制御信号に応答して、第２階調電圧生成回路２２で生成される複数の第２階調電圧をＤ／Ａ変換回路１４に出力する。Ｄ／Ａ変換回路１４には、そのタイミング制御信号が入力され、そのタイミング制御信号に同期して第１スイッチ２７をオフ、第２スイッチ２９をオン状態にする。また、Ｄ／Ａ変換回路１４は、そのタイミング制御信号に同期して電圧駆動器２６のバイアス電流を遮断して非活性状態とする。したがって階調電圧選択回路２５から出力される第２階調電圧は、電流駆動器２８に供給され、電流駆動器２８は、第２階調電圧に基づいてデータ線６に供給する電流を生成し、生成された電流で対応するデータ線６を駆動する。

例えば、表示装置の画素数がＱＶＧＡ仕様でフレーム周期が６０Ｈｚであれば、各々のデータ線駆動期間は、約５０μｓｅｃなので、約４５μｓｅｃの時間が電流駆動器２８での駆動時間になる。また、出力期間に電圧駆動器２６のバイアス電流を遮断して非活性状態にすることで、消費電力が低減される。電流駆動器２８で生成される階調電流は、電流駆動器２８を構成するトランジスタの電流Ｉｄ−電圧Ｖｇ特性で決定するが、電流駆動器２８から電源線ＶＤＤ（または接地線ＧＮＤ）に電流が流れると、電源配線部での電圧降下を招き電流ばらつきを生じる。電圧駆動器２６のバイアス電流など不要な電流を遮断することで、電流駆動器２８の電流ばらつきを抑制して画質を向上させることができる。

なお、第１階調電圧生成回路２１で生成される複数の第１階調電圧は、画素５を構成する第３ＴＦＴ３１のオン抵抗および第１ＴＦＴ３４の電流Ｉｄ−電圧Ｖｇ特性に基づいて決定する。
例えば、第１ＴＦＴ３４に入力する電圧値と第１ＴＦＴ３４に流れる電流値の特性が
（電圧値、電流値）＝（３Ｖ，１μＡ）、（３．３Ｖ，１０μＡ）
であり、第３ＴＦＴ３１のオン抵抗が１００ＫΩだとすると、第１ＴＦＴ３４に流れる電流を１μＡに設定するには、
プリチャージ電圧＝３Ｖ＋１００ＫΩ×１μＡ
＝約３．１Ｖ
とし、１０μＡの電流値に設定するには
プリチャージ電圧＝３．３Ｖ＋１００ＫΩ×１０μＡ
＝４．３Ｖ
とすることで、適切にプリチャージ電圧を設定することが可能である。
しかし、画素５を構成するＴＦＴの特性変動が大きいので、初期特性と劣化後の特性を考慮した電圧値に設定することが好ましい。

第２階調電圧生成回路２２は、複数の第２階調電圧を、所望のガンマ特性に適合するように、電流駆動器２８を構成するトランジスタの電流Ｉｄ−電圧Ｖｇ特性に基づいて生成する。
複数の第１階調電圧および複数の第２階調電圧は、ガンマ特性に適合するように複数の抵抗を直列に接続し各接続点から所望の電圧を生成し、ガンマ補正データに応じて微補正している。

この電流駆動器２８には、階調電圧選択回路２５により表示データに応じて選択された第２階調電圧が入力される。その階調電圧選択回路２５には、予め設定された複数の第２階調電圧が入力される。その複数の第２階調電圧は、図１５に示されるようなガンマ特性を有する輝度（電流）−階調特性の階調電流となるように第２階調電圧生成回路２２で設定された階調電圧である。電流駆動器２８は、出力期間において、第２階調電圧に対応する電流をデータ線６を介して画素５に供給することで、画素５を駆動している。このとき、画素５において、第３ＴＦＴ３１と第４ＴＦＴ３４をオンさせ、第１ＴＦＴ３４には、電流駆動器２８で生成した階調電流Ｉｄが流れ、階調電流Ｉｄに対応した電圧がＮ型の第１ＴＦＴ３４のゲート電極に生成され、次に第４ＴＦＴ３４をオフすると、第１ＴＦＴ３４のゲート電極にサンプルホールドされる。次に第３ＴＦＴ３１をオフ、第２ＴＦＴ３２をオンすれば、第１ＴＦＴ３４が発光素子３０を駆動し、電流駆動器２８の階調電流Ｉｄと同じ階調電流Ｉｄが発光素子３０に流れ、発光素子３０が階調電流値に応じた輝度で発光する。

この電流駆動器２８は、従来の複数の電流源を使用した構成に比べ、１／ｎ個のトランジスタ数で構成されている。電流駆動器２８をこのような構成にすることで、データ線駆動回路１の回路規模を大幅に縮小することができる。また、電流駆動器２８の出力電極の寄生容量は、表示データのビット数に依存することなく一定となり大幅に低減できる。電流駆動器２８で駆動する電圧幅Ｖ、駆動時間Ｔ、電流Ｉおよび容量Ｃには、
Ｉ＝ＣＶ／Ｔ
の関係があり、容量値が減少すれば、低電流値での駆動が可能となり、表示装置の駆動回路および表示装置の消費電力を低減させることができる。

図２１は、第１階調電圧生成回路２１の他の構成を例示するブロック図である。図２１に示されている第１階調電圧生成回路２１−１は、第１階調電圧生成回路２１の構成に加えさらに抵抗ストリング回路２１ｅ、セレクタ２１ｆおよびボルテージフォロア２１ｇとを備えている。ここで、基準電圧生成回路２１ｂと、セレクタ２１ｃは、図１１Ａ、図１１Ｂに示されている第１階調電圧生成回路２１と同様に接続されている。また、抵抗ストリング回路２１ｅとセレクタ２１ｆは、図１１Ａ、図１１Ｂに示されている第１階調電圧生成回路２１と同様に接続されている。第１階調電圧生成回路２１−１は、この抵抗ストリング回路２１ｅ、セレクタ２１ｆおよびボルテージフォロア２１ｇを備えることで、第１階調電圧生成回路２１−１は、上位電圧と下位電圧とをさらに抵抗ストリング回路２１ｅで分圧してガンマ補正を実行することができる。この第１階調電圧生成回路２１−１によれば、最大輝度と最小輝度を変えずにガンマ補正の微調整を容易にすることができる。

図２２は、第１電圧生成回路４１（または第２電圧生成回路４２）の他の構成を例示する回路図である。図２２に示されているように、電圧生成回路４７は、カレントミラー回路を備えている。そのカレントミラー回路は、参照電流に対応する特定トランジスタ４８と、その特定トランジスタ４８に対応する複数のトランジスタ（４８−１〜４８−ｎ）とで構成されている。電圧生成回路４７は、外部で生成される基準電流源を、特定トランジスタ４８に供給している。そのカレントミラーを構成するトランジスタ４８−１〜トランジスタ４８−ｎ（ｎ：任意の自然数）を、各々トランスコンダクタンス係数が異なるトランジスタで構成することで、特定トランジスタ４８流れる電流に対応して、その電流に比例した電流値を複数得ることができる。電圧生成回路４７は、その得られた複数の電流値から所定の電流値を選択して基準電圧生成回路２２ｂに供給している。図２２に示されているような電圧生成回路４７を構成することで、基準電圧生成回路２２ｂの供給する電流を適切に生成して出力することができる。

［第２の実施の形態の構成］
以下に、本発明の第２の実施の形態について述べる。図２３は、本発明の第２の実施の形態の構成を示すブロック図である。図２３に示されているように、第２の実施の形態のＤ／Ａ変換回路１４ａは、前述のＤ／Ａ変換回路１４の構成に加え、さたに第１切替スイッチ６１、第２切替スイッチ６２およびキャパシタ６３を備えている。第１切替スイッチ６１は、ノードＮ１と電圧駆動器２６の入力端との間に接続されている。キャパシタ６３は、その第１切替スイッチ６１と電圧駆動器２６の入力との間に接続され、電圧駆動器２６と第１切替スイッチ６１とキャパシタ６３とでサンプルホールド回路を構成している。また、第２切替スイッチ６２は、階調電圧選択回路２５と電流駆動器２８との間に接続されている。

［第２の実施の形態の動作］
以下に、図２３に示されているＤ／Ａ変換回路１４ａの動作について説明を行う。Ｄ／Ａ変換回路１４ａは、タイミング制御回路１６から供給されるタイミング制御信号に基づいて、出力期間になる直前（プリチャージ期間満了の直前）に第１切替スイッチ６１をオフ状態にする。電圧駆動器２６と第１切替スイッチ６１とキャパシタ６３とで構成されているサンプルホールド回路は、第１切替スイッチ６１がオフ状態になったことに対応して第１階調電圧をサンプルホールドする。時間が経過し、プリチャージ期間から出力期間になったことに応答して、Ｄ／Ａ変換回路１４ａは、第２切替スイッチ６２をオン状態にする。このとき、マルチプレクサ２３から出力される階調電圧は、複数の第１階調電圧から複数の第２階調電圧に切り換かわっている。Ｄ／Ａ変換回路１４ａは、電流駆動器２８の入力電圧が十分に安定してから第２スイッチ２９をオン状態にし、オン状態であった第１スイッチ２７をオフ状態にする。

複数の第１階調電圧と複数の第２階調電圧は、図１９に示されているように、数Ｖの電位差がある。そのため、複数の第１階調電圧から複数の第２階調電圧になるまでに時間を要し、階調電圧選択回路２５で選択された電圧が第１階調から第２階調に切り換わるまで時間を要するためグリッチが発生してしまうことがある。上述のＤ／Ａ変換回路１４ａに示されているような回路を構成することで、マルチプレクサ２３から出力される階調電圧が、複数の第１階調電圧から、複数の第２階調電圧に切り換わる際に生じるグリッチを抑制する効果がある。

［第３の実施の形態の構成］
以下に、本発明の第３の実施の形態について述べる。図２４は、第３の実施の形態におけるデータ線駆動回路１の階調電圧生成回路１５ａの構成例を示すブロック図である。第３の実施の形態における階調電圧生成回路１５ａは、第１階調設定レジスタ７１、第２階調設定レジスタ７２、マルチプレクサ７３および階調電圧生成器７４を備えている。第１階調設定レジスタ７１は、複数の第１階調電圧に対応した第１階調設定データを記憶する記憶回路である。同様に、第２階調設定レジスタ７２は、複数の第２階調電圧に対応した第２階調設定データを記憶する記憶回路である。マルチプレクサ７３は、第１階調設定レジスタ７１および第２階調設定レジスタ７２の各々から出力された値を格納し、格納している値を選択的に出力する回路である。階調電圧生成器７４は、第１階調電圧生成回路２１（または、第２階調電圧生成回路２２）と同様に構成された電圧生成回路である。

［第３の実施の形態の動作］
以下に、図２４に示されている階調電圧生成回路１５ａの動作について説明を行う。図２４に示されている第１階調設定レジスタ７１および第２階調設定レジスタ７２は、マルチプレクサ７３からの要求に応答して記憶している値を出力する。マルチプレクサ７３は、タイミング制御回路１６から供給されるタイミング制御信号に基づいて、プリチャージ期間において第１階調設定レジスタ７１からの出力を選択して階調電圧生成器７４に出力する。同様にマルチプレクサ７３は、タイミング制御回路１６から供給されるタイミング制御信号に基づいて、出力期間において、第２階調設定レジスタ７２からの出力を選択して階調電圧生成器７４出力する。階調電圧生成器７４は、マルチプレクサ７３からの出力に対応して、プリチャージ期間において複数の第１階調電圧を生成し、出力期間において、複数の第２階調電圧を生成する。階調電圧生成器７４で生成された複数の第１階調電圧および複数の第２階調電圧は、Ｄ／Ａ変換回路１４に出力される。

第３の実施の形態における階調電圧生成回路１５は、第１階調設定レジスタ７１、第２階調設定レジスタ７２にそれぞれ個別の階調設定データを更新でき、任意の複数の第１階調電圧および複数の第２階調電圧を個別に生成することができる。これにより、例えば、携帯電話器などの有機ＥＬ表示装置では、太陽光が強く有機ＥＬの発光が見えない時に、階調電流の最大電流値の設定を高く調節すれば、コントラストを高くできる。また、使用者が操作していない、いわゆるスタンバイ状態では、階調電流の最大電流値の設定を低くすれば、コントラストは低下するが、低消費電力に駆動できる。この設定は、使用状態などに応じて、任意の時間に行うことができる。

［第４の実施の形態の構成］
以下に、本発明の第４の実施の形態について述べる。図２５は、第４の実施の形態における、Ｄ／Ａ変換回路１４ｂと階調電圧生成回路１５の構成例を示すブロック図である。図２５に示されているように、Ｄ／Ａ変換回路１４ｂは、デコーダ２４、第１階調選択回路２５ａ、電圧駆動器２６、第１スイッチ２７、電流駆動器２８および第２階調選択回路２５ｂを備えている。第１階調選択回路２５ａは、第１階調電圧生成回路２１から供給される複数の第１階調電圧から、特定の第１階調電圧を選択する階調電圧選択回路である。同様に、第２階調選択回路２５ｂは、第２階調電圧生成回路２２から供給される複数の第２階調電圧から、特定の第２階調電圧を選択する階調電圧選択回路である。第１階調選択回路２５ａの出力端は電圧駆動器２６の入力端に接続されている。電圧駆動器２６の出力端は、第１スイッチ２７に接続され、電圧駆動器２６から出力される信号は、第１スイッチ２７を介してデータ線６に供給されている。第２階調選択回路２５ｂの出力端は電流駆動器２８の入力端にに接続されている。電流駆動器２８の出力端は、ノードＮ２に接続され、電圧駆動器２６から出力される信号は、ノードＮ２を介してデータ線６に供給されている。

第４の実施の形態において、第１階調選択回路２５ａはＣＭＯＳ構成のトランスファスイッチで構成されていることが好ましい。第２階調選択回路２５ｂは、電流駆動器２８に対応して構成される。したがって、電流駆動器２８がＰチャネルトランジスタで構成されている場合、第２階調選択回路２５ｂをＰチャネルトランジスタで構成する。

［第４の実施の形態の動作］
以下に、図２５に示されているＤ／Ａ変換回路１４ｂと階調電圧生成回路１５の動作について説明を行う。図２５に示されるように、デコーダ２４は、データラッチ回路１３から供給される表示データをデコードして第１階調選択回路２５ａおよび第２階調選択回路２５ｂに出力する。第１階調選択回路２５ａには、デコードされた表示データと、階調電圧生成回路１５の第１階調電圧生成回路２１で生成された複数の第１階調電圧が供給される。同様に、第２階調選択回路２５ｂには、デコードされた表示データと、階調電圧生成回路１５の第２階調電圧生成回路２２で生成された複数の第２階調電圧が供給される。第１階調選択回路２５ａは、入力されたデコーダの出力（表示データ）に対応して複数の第１階調電圧から特定の第１階調電圧を選択して電圧駆動器２６に出力する。同様に、第２階調選択回路２５ｂは、入力されたデコーダの出力（表示データ）に対応して複数の第２階調電圧から、特定の第２階調電圧を選択して電流駆動器２８に出力する。電圧駆動器２６は第１階調選択回路２５ａからの出力に応答してデータをインピーダンス変換する。電流駆動器２８は、第２階調選択回路２５ｂからの出力に応答してデータを電流変換する。

以下に、特性図と第１階調選択回路２５ａの具体的な構成を用いて、第４の実施の形態の動作を、更に詳細に説明していく。図２６は、第４の実施の形態における、複数の第１階調電圧および複数の第２階調電圧を設定する場合の、階調設定を例示する特性図である。図２７は、第１階調選択回路２５ａの具体的な構成を例示する回路図である。図２７（ａ）は、最上位ビット（ＭＳＢ）以外とＭＳＢとで制御する場合の回路構成を示している。図２７（ｂ）は、最下位ビット（ＬＳＢ）以外のビットで制御する場合の回路構成を示している。図２７（ｃ）は、最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）とを除くビットで制御する場合の回路構成を示している。

図２６に示されているように、複数の第１階調電圧は、中間階調である３１階調を境として階調電圧が設定されている。０から３１階調の低電流領域では、画素の特性にほぼ適合した電圧が設定され、３２階調から６３階調では、３１階調の電圧と同電位の電圧が設定されている。電流駆動する前に電圧駆動する理由は、低電流値だと所望の電圧に到達する時間がかかり、電流駆動時間Ｔと電流値との関係は、
Ｔ＝ＣＶ／Ｉ
の関係があり、電流値が低いと駆動時間が長くなってしまうためである。

駆動ＴＦＴの電流Ｉｄ−電圧Ｖｇ特性は２乗に比例し
Ｉｄ＝ｋ（Ｖｇ−Ｖｔ）^２（ｋ：比例定数）
である。中電流領域から高電流領域での電圧差は微量であることから、中電流領域以上では、プリチャージ電圧を固定しても電流駆動器２８の電流値だけで所望の電圧に達することができる。よって、プリチャージ電圧を選択する第１階調選択回路２５ａを図２７（ａ）に示すように、最上位ビット（ＭＳＢ）以外とＭＳＢとで制御することで、スイッチの数を（３２＋２）個まで低減できる。この第１階調選択回路２５ａのスイッチは前述したようにトランスファスイッチで構成するので、スイッチの数は低減するのが好ましい。

また、プリチャージ電圧は、電流駆動する前の予備的な動作であることから電圧精度を必要としないので、最下位ビット（ＬＳＢ）やその１つ上のビットを無効にしてスイッチの数を低減してもよい。図２７（ｂ）に示すのが、最下位ビットを無効にして階調電圧の偶数番目のみを設定する回路例でスイッチの数は３２個となる。さらに、低電流領域で電流駆動時の駆動電圧差が小さくなる回路構成であれば、図２７（ｃ）に示すように、図２７（ａ）と図２７（ｂ）と組み合わせた回路構成例で構成し、スイッチの数は（１６＋２）個まで低減することができる。

第１ＴＦＴ３４がＮチャネルトランジスタで構成している場合には、電流駆動器２８は、Ｐチャネルトランジスタで構成し、プリチャージ電圧は、低位電源電圧付近の電圧となり、第２階調電圧は、高位電源電圧付近の電圧となる。第１ＴＦＴ３４がＰチャネルトランジスタで構成している場合には、電流駆動器２８はＮチャネルトランジスタとなり、プリチャージ電圧は、高位電源電圧付近の電圧となり、第２階調電圧は、低位電源電圧付近の電圧となる。このように第２階調電圧はＰチャネルトランジスタでは高位電源電圧付近で、Ｎチャネルトランジスタでは低位電源電圧付近なので、第２階調選択回路２５ｂは片チャネルトランジスタでよい。

プリチャージ期間と出力期間において第２階調選択回路２５ｂで第２階調電圧を選択しているので、第１階調電圧から第２階調電圧に切替える際に発生した電圧遅延によるグリッチは生じない。電流駆動器２８の電流値は最大でも２０μＡ程度であるが、電圧駆動器２６の駆動能力は１００倍以上あるので、プリチャージ期間において、電圧駆動器２６と電流駆動器２８が同時に動作していてもプリチャージ電圧にほとんど影響しない。

［第５の実施の形態の構成］
以下に、本発明の第５の実施の形態について述べる。図２８は、第５の実施の形態における、Ｄ／Ａ変換回路１４ｃと階調電圧生成回路１５の構成例を示すブロック図である。図２８に示されているように、Ｄ／Ａ変換回路１４ｃは、上述のＤ／Ａ変換回路１４ｂに更にダミースイッチ８１を備えて構成されている。図２８を参照すると、ダミースイッチ８１は、ノードＮ２を介してデータ線６に接続されている。また、電圧駆動器２６の出力は、第１スイッチ２７を介してノードＮ２に接続され、そのノードＮ２を介してデータ線６に接続されている。第１スイッチ２７とダミースイッチ８１との各々はトランジスタで構成されている。第１スイッチ２７とダミースイッチ８１とは、それぞれゲート長Ｌが等しくなるように構成され、ダミースイッチ８１のゲート幅Ｗは、第１スイッチ２７のゲート幅の半分になるように構成されている。さらに、ダミースイッチ８１のソースとドレインは短絡して回路が構成されている。

［第５の実施の形態の動作］
以下に、図２８に示されているＤ／Ａ変換回路１４ｃの動作について説明を行う。前述のように第１スイッチ２７の動作は、データ線駆動期間がプリチャージ期間であるか、出力期間であるかに基づいて制御される。Ｄ／Ａ変換回路１４ｃは、第１スイッチ２７とダミースイッチ８１とが逆相で動作するように制御する。第１スイッチ２７がオン状態の場合、Ｄ／Ａ変換回路１４ｃはダミースイッチ８１をオフ状態にする。第１スイッチ２７がオフ状態の場合、ダミースイッチ８１をオン状態にする。

グリッチは、回路の遅延により生じるものと、スイッチのノイズにより生じるものがあり、Ｄ／Ａ変換回路１４ｃに備えられたダミースイッチ８１をこのように動作させることで、第１スイッチ２７から発生するノイズは、第１スイッチ２７の半分のサイズのダミースイッチ８１により低減させることが可能になる。これによりグリッチが抑制されて、表示装置で表示される画像の画質が向上する。

また、図２９に示されているように、電流駆動器２８とデータ線６との間に第２スイッチ２９を備えるＤ／Ａ変換回路１４ｄを構成にすることも可能である。この場合、プリチャージ期間では第２スイッチ２９はオフ状態である。プリチャージ期間から出力期間への移行時には、第１スイッチ２７はオン状態からオフ状態になるように制御される。このプリチャージ期間から出力期間への移行時に、第１スイッチ２７と第２スイッチ２９が同時にオンとなる期間が存在するように、第２スイッチ２９のスイッチング動作を制御してオフ状態からオン状態にする。第１スイッチ２７と第２スイッチ２９が同時にオンとなる期間があればグリッチが抑制されて、表示装置で表示される画像の画質が向上する。

［第６の実施の形態の構成］
以下に、本発明の第６の実施の形態について述べる。図３０は、第６の実施の形態におけるＤ／Ａ変換回路１４ｅの構成を例示するブロック図である。図３０に示されているＤ／Ａ変換回路１４ｅは、データ線駆動回路１を搭載した製品の出荷時に実行される出荷検査用のテスト用スイッチを備えている。図３０に示されているように、Ｄ／Ａ変換回路１４ｅは、第１テストスイッチ８２と、第２テストスイッチ８３と、第３テストスイッチ８４とを備えている。

［第６の実施の形態の動作］
以下に、図３０に示されているＤ／Ａ変換回路１４ｅのテストモードでの動作について説明を行う。検査の第１段階として、０階調に対応する電流が電流駆動器２８から供給されているかどうかを検査する。さらに、１階調および最大階調がそれぞれ、所定の電流値の範囲内かを検査する。その後、検査の第２段階として、第３テストスイッチ８４をオン状態にし、第２テストスイッチ８３をオフ状態にする。これにより電流駆動器２８の電流値が遮断される。さらに、第１階調選択回路２５ａのスイッチを全部オフ状態し、第１階調選択回路２５ａと電圧駆動器２６とを切り離す。さらに第１テストスイッチ８２をオン状態にすることで第２階調選択回路２５ｂと電圧駆動器２６とを接続する。このとき、第２階調選択回路２５ｂの電圧が所定の範囲内かを検査することで他の階調試験を実行することができる。ここで、０階調に対応する電流値は、理想的には０μＡである。したがって、出力リーク電流の有無を確認することで０階調の検査を行うことができる。このように、０階調、１階調および最大階調を電流駆動器２８で実行し、他の階調試験を、電圧駆動器２６でおこなうことで、短時間で検査を完了させることができる。

［第７の実施の形態］
以下に、本発明の第７の実施の形態について述べる。図３１は、第７の実施の形態におけるＤ／Ａ変換回路１４ｆの構成例を示すブロック図である。図３１に示されているように、第７の実施の形態におけるＤ／Ａ変換回路１４ｆの電流駆動器２８は、第１電流駆動器２８ａと、第２電流駆動器２８ｂとで構成されている。さらに、Ｄ／Ａ変換回路１４ｆの第２スイッチ２９は、第１電流切替スイッチ２９ａと、第２電流切替スイッチ２９ｂとで構成されている。

第１電流切替スイッチ２９ａは、階調電圧選択回路により選択された階調電圧が入力され、その階調電圧に応答して吐出し電流を生成して出力する回路である。第２電流切替スイッチ２９ｂは、階調電圧選択回路により選択された階調電圧が入力され、その階調電圧に応答して吸込み電流を生成して出力する回路である。図３１に示されているように、第１電流切替スイッチ２９ａの入力端は、ノードＮ１を介して階調電圧選択回路２５の出力端に接続されている。第１電流駆動器２８ａの出力端は、第１電流切替スイッチ２９ａに接続され、ノードＮ２を介してデータ線６に接続されている。同様に、第２電流駆動器２８ｂの入力端は、ノードＮ１を介して階調電圧選択回路２５の出力端に接続されてる。第２電流駆動器２８ｂの出力端は、第２電流切替スイッチ２９ｂに接続され、ノードＮ２を介してデータ線６に接続されている。電流駆動器２８を構成している第１電流駆動器２８ａおよび第２電流駆動器２８ｂは、画素５を構成する第１ＴＦＴ３４に対応して、どちらか一方が特定されて動作する。第２スイッチ２９は、接続されている画素５に備えられた第１ＴＦＴ３４に対応して第１電流切替スイッチ２９ａと第２電流切替スイッチ２９ｂとのどちらか一方を特定する。特定された第１電流切替スイッチ２９ａ（または、第２電流切替スイッチ２９ｂ）は、タイミング制御回路１６から供給されるタイミング制御信号に応答して、出力期間においてオン状態となる。

これにより、画素５の第１ＴＦＴ３４が、ＮチャネルトランジスタであるかＰチャネルトランジスタであるかということに制限されないデータ線駆動回路１を構成することができる。したがって、表示装置の駆動回路を製品化する場合に、２つの第１電流切替スイッチ２９ａ、第２電流切替スイッチ２９ｂの切替えにより、画素５の構成に柔軟に対応することが可能になり、開発コストを低減させることができる。特に、パネルの開発時点においては、画素をどう設計するかによって、多種の試作を重ねることから、同一の製品でパネルを駆動して評価することによってパネルの表示品質を相対的に比較することができる。

［第８の実施の形態］
以下に、本発明の第８の実施の形態について述べる。第８の実施の形態は、データ線駆動回路１を構成する各回路のレイアウト構成についての実施の形態である。データ線駆動回路１を構成する各回路のレイアウトは、前述の図１４で示されたレイアウトであることが好ましいが、特定の条件下では、他の構成にすることも可能である。図３２は、データ線駆動回路１を構成する各回路の、他のレイアウト構成を例示するブロック図である。図３２に示されているように、配置６０ａは、この配置では、Ｒの配線５５、Ｇの配線５６、Ｂの配線５７のように構成され、ＲＧＢごとに電流駆動器２８の電源電圧を異なるようにできる。図１４に比べ階調配線領域が３倍になるが、駆動する画素の駆動電圧がＲＧＢごとに異なる場合はこの配置にするのが好ましい。

少なくともＤ／Ａ変換回路１４と階調電圧生成回路１５は、Ｒ（赤色）領域Ｒ２をＲ（赤）、Ｇ（緑色）領域Ｇ２をＧ（緑）、Ｂ（青色）領域Ｂ２をＢ（青）に分離して配置する。この場合、シフトレジスタ回路１１、データレジスタ回路１２、データラッチ回路１３は分離して配置してもよいし、同じ領域に配置してもよい。
このように、電流駆動器２８の電源電圧やガンマ特性をＲＧＢごとに変えることで高画質な表示装置が実現できる。

図３３は、データ線駆動回路の別のレイアウト例を示す図である。配置６０ｂに示されているように、シフトレジスタ回路１１を第２特定領域５８に配置し、データレジスタ回路１２、データラッチ回路１３、Ｄ／Ａ変換回路１４の一部であるデコーダ２４と階調電圧選択回路２５（第１階調選択回路２５ａ、第２階調選択回路２５ｂ）、階調電圧生成回路１５をＲＧＢごとに分離して配置している。図３３のＲ（赤色）領域Ｒ３はＲ（赤）に対応する回路、Ｇ（緑色）領域Ｇ３はＧ（緑）に対応する回路、Ｂ（青色）領域Ｂ３はＢ（青）に対応する回路を配置する領域である。Ｄ／Ａ変換回路１４の電圧駆動器２６と電流駆動器２８と複数のスイッチは出力端子の寄生容量を低減するためにＲＧＢで分離せずに１つの第２特定領域５８に配置する。
図３３では、出力端子の配線長が短いため寄生容量が少なく、階調配線の数が出力端子より多い場合は、図１４の配置にして、階調配線の数が出力端子の数より少ない場合には図３３の配置にするのが好ましい。

［第９の実施の形態］
以下に、本発明の第９の実施の形態について述べる。図３４は、第９の実施の形態におけるデータ線駆動回路１の構成例を示すブロック図である第９の実施の形態の表示装置の駆動回路におけるデータ線駆動回路１は、前述のデータ線駆動回路１に、各データ線６に対して各Ｄ／Ａ変換回路を循環するように切替えて接続する切替回路を備えた構成である。図３４に示されているように、第９の実施の形態におけるデータ線駆動回路１は、Ｄ／Ａ変換回路の出力電極に接続する切替回路Ａと、サンプリングパルスを入れ換えてサンプリングパルスの順番を入れ換えることで画像信号の入れ換えを行う切替回路Ｂとを備える。

この切替回路は、フレーム周期で切替えてもよいし、１ラインごとに切替えてもよい、また、切替える順番はランダムでも規則的でもよい。クロック信号ＣＬＫ、水平同期信号Ｈｓ、垂直同期信号Ｖｓを制御回路３に入力してタイミングを生成し、切替回路やラッチ信号のタイミングを制御する。これら切替回路をガラス基板に、その他の回路をシリコン基板に製造するなどしてもよい。第９の実施の形態におけるデータ線駆動回路１の切替回路により、各Ｄ／Ａ変換回路１４の電流駆動器２８の特性ばらつきを時間と空間とに分散し、表示装置の画質を向上することができる。

［第１０実施の形態］
以下に、本発明の第１０の実施の形態について説明を行う。図３５は、第１０の実施の形態の構成を示す回路図である。図１０に示されているように、第１０の実施の形態におけるデータ線駆動回路１は、階調電圧生成回路１５と、その階調電圧生成回路１５に接続されるＤ／Ａ変換回路１４ｇとを含んで構成されている。さらに、Ｄ／Ａ変換回路１４ｇは、デコーダ２４と、階調電圧選択回路２５と、電圧駆動器２６と、電流駆動器２８と、キャパシタＣ１と、複数のスイッチ（ＳＷ１〜ＳＷ５）とを備えて構成されている。第１０の実施の形態における階調電圧生成回路１５、デコーダ２４および階調電圧選択回路２５の構成は、前述の実施の形態の構成と同様であるので、以下の説明の中ではそれらの詳細な説明は省略する。

図３５に示されている電圧駆動器２６は、前述のように、高い駆動能力でデータ線６を駆動することができる回路である。また、電流駆動器２８は、前述のように一定の電流でデータ線６を駆動することができる回路である。図３５に示されているように、階調電圧生成回路１５の第１階調電圧生成回路２１は、マルチプレクサ２３に接続されている。同様に、第２階調電圧生成回路２２はマルチプレクサ２３に接続されている。

階調電圧選択回路２５の出力端は、スイッチＳＷ５を介して電圧駆動器２６の正転入力端に接続されている。また、その正転入力端と接地線との間には、キャパシタＣ１が接続されている。電圧駆動器２６の出力端は、ノードＮ４に接続され、そのノードＮ４を介してスイッチＳＷ１に接続されている。スイッチＳＷ１の一端は、ノードＮ５を介して電圧駆動器２６の反転入力端に接続されている。また、電圧駆動器２６の出力端は、ノードＮ４を介してスイッチＳＷ２に接続されている。電圧駆動器２６は、スイッチＳＷ１とスイッチＳＷ２とが同時に閉じることでボルテージフォロアとして動作する。

さらに、電圧駆動器２６はノードＮ４を介してスイッチＳＷ３に接続され、そのスイッチＳＷ３の一端は、電流駆動器２８を構成するＰチャネルトランジスタのゲートに接続されている。また、電圧駆動器２６の反転入力端は、ノードＮ５を介して、スイッチＳＷ４に接続され、そのスイッチＳＷ４の一端は、上述のＰチャネルトランジスタのドレインに接続されている。そのＰチャネルトランジスタのソースは、ノードＮ２を介してデータ線６（図示せず）に接続され、上述のスイッチＳＷ２もノードＮ２を介して、そのデータ線６に接続されている。

図３６は、第１０の実施の形態の動作を示すタイミングチャートである。第１０の実施の形態における１水平期間は、プリチャージ期間と定電流駆動期間とを含んで構成されている。図３６（ａ）は、ラッチ信号の動作波形を示している。図３６（ｂ）から図３６（ｄ）は、Ｄ／Ａ変換回路１４ｇを構成している各スイッチのオン／オフのタイミングを示している。図３６（ｅ）は、マルチプレクサ２３からの出力を示している。

図３６に示されているように、プリチャージ期間において、スイッチＳＷ１、スイッチＳＷ２の各々がオン状態になる（図３６（ｂ））。このとき、スイッチＳＷ３、スイッチＳＷ４は、オフ状態になる（図３６（ｃ））。図３６（ｅ）に示されているように、このプリチャージ期間に、マルチプレクサ２３からは、第１階調電圧が出力されている。「５」が、第１階調電圧までチャージされるっとプリチャージ期間から定電流駆動期間に移る直前に、スイッチＳＷ５がオフ状態になる。スイッチＳＷ５がオフ状態になることで、第１階調電圧がホールドされる。定電流期間において、スイッチＳＷ１、スイッチＳＷ２の各々が、オンからオフに切り替わる（図３６（ｂ））。このとき、スイッチＳＷ３、スイッチＳＷ４の各々が、オフからオンに切り替わる（図３６（ｃ））。この定電流駆動期間に、マルチプレクサ２３からは、第２階調電圧が出力されている。スイッチＳＷ５は、階調電圧選択回路２５の出力が第２階調電圧に切り替わるこオン状態になる。

図３７は、上述のプリチャージ期間における階調電圧選択回路２５の後段の回路の構成を模式的に示す図である。図３７に示されているように、プリチャージ期間において、スイッチＳＷ１、スイッチＳＷ２が閉じ、スイッチＳＷ３、スイッチＳＷ４が開くことで、階調電圧選択回路２５から供給される第１階調電圧は、ボルテージフォロアを介して、データ線６に供給される。なお、図示されてはいないが、電流駆動器２８を構成するＰチャネルトランジスタのゲートには、スイッチＳＷ３と連動して動作する連動スイッチが備えられていることが好ましい。その連動スイッチは、Ｈｉｇｈレベルの信号電圧と同電位の信号線に接続され、スイッチＳＷ３がオフ状態になったことに応答して、上述のゲートにＨｉｇｈレベルの信号電圧を供給するように動作することが好ましい。

図３８は、上述の定電流駆動期間における階調電圧選択回路２５の後段の回路の構成を模式的に示す図である。図３８に示されているように、定電流駆動期間において、スイッチＳＷ１、スイッチＳＷ２が開き、スイッチＳＷ３、スイッチＳＷ４が閉じることで、電圧駆動器２６の出力端と電流駆動器２８を構成するＰチャネルトランジスタのゲートとが接続される。それにより、図３８に示されている電流駆動器２８は、電圧駆動器２６からの出力に応答して、画素５を動作させるための電流を生成してデータ線６に供給する。
第１０の実施形態の述べるＤ／Ａ変換回路１４ｇを構成することで、微少電流で画素を駆動することが可能になる。また、上述のようなＤ／Ａ変換回路１４ｇを構成することで、電圧駆動から電流駆動に切り替わる際に発生するグリッチを抑制することができ、表示むらの発生を防止することが可能になる。

なお、以上述べてきた複数の実施の形態は、その動作に矛盾が発生しない限り、組合せて実行することが可能である。また、上述したデータ線駆動期間は、必ずしも、行走査ごとの１水平期間の長さと一致して用いられていることに限定はされない。データ線駆動回路１の回路規模を縮小するため、例えば３色の画素に対応して１水平期間を３列のデータ線の駆動期間に分割して用いられる構成でも良い。この場合、データラッチ回路が、３列のデータ線６の駆動期間ごとに３列の表示データを順次出力し、Ｄ／Ａ変換回路が３列のデータ線６ごとに共有化され、表示装置の表示パネル４の３列のデータ線６が、Ｄ／Ａ変換回路からの出力に対応して３列のデータ線６の駆動期間ごとに時分割で駆動される。

図１は、従来の表示装置の構成を示すブロック図である。 図２は、従来の表示装置の画素の構成を示すブロック図である。 図３は、従来のデータ線駆動回路の構成を示すブロック図である。 図４は、従来のＤ／Ａ変換回路の構成を示すブロック図である。 図５は、本実施の形態の表示装置の構成を例示するブロック図である。 図６は、本実施の形態のデータ線駆動回路の構成を例示するブロック図である。 図７は、本実施の形態のＤ／Ａ変換回路および階調電圧生成回路の構成を例示するブロック図である。 図８は、本実施の形態の表示装置の画素の構成を例示するブロック図である。 図９の（ａ）、（ｂ）は、Ｄ／Ａ変換回路に備えられたデコーダおよび階調電圧選択回路の構成を例示する回路図である。 図１０は、Ｄ／Ａ変換回路に備えられた電圧駆動器の構成を例示する回路図である。 図１１Ａは、第1階調電圧生成回路の構成を例示するブロック図である。 図１１Ｂは、第1階調電圧生成回路の接続関係を例示するブロック図である。 図１２Ａは、第２階調電圧生成回路の構成を例示するブロック図である。 図１２Ｂは、第２階調電圧生成回路の接続関係を例示するブロック図である。 図１３は、電流駆動器のソース電圧となる電源の接続パッドの構成を例示するブロック図である。 図１４は、データ線駆動回路を構成する各回路のレイアウトを例示するブロック図である。 図１５は、ガンマ特性を有する輝度（電流）―階調特性を例示する特性図である。 図１６は、階調設定データとガンマ値との対応を例示するテーブルである。 図１７は、第２階調電圧生成回路に備えられた第１電圧生成回路の設定を変更したときの輝度（電流）―階調特性を例示する特性図である。 図１８は、第２階調電圧生成回路に備えられた第２電圧生成回路の設定を変更したときの輝度（電流）―階調特性を例示する特性図である。 図１９は、階調電圧生成回路における第１および複数の第２階調電圧の階調設定例を示す特性図である。 図２０は、Ｄ／Ａ変換回路の駆動動作例を示すタイミング図である。 図２１は、第１階調電圧生成回路の他の構成を例示するブロック図である。 図２２は、第１電圧生成回路（または第２電圧生成回路）の他の構成を例示する回路図である。 図２３は、第２の実施形態の構成を示すブロック図である。 図２４は、第３の実施形態の構成を示すブロック図である。 図２５は、第４の実施形態の構成を示すブロック図である。 図２６は、第４の実施形態における、第１階調電圧の設定例を示す図である。 図２７（ａ）〜図２７（ｃ）は、第４の実施形態における、第１階調電圧生成回路の具体的なの構成を示す図である。 図２８は、第５の実施形態の構成を示すブロック図である。 図２９は、第５の実施形態の他の構成を示すブロック図である。 図３０は、第６の実施形態の構成を示すブロック図である。 図３１は、第７の実施形態の構成を示すブロック図である。 図３２は、第８の実施形態における、データ線駆動回路を構成する各回路のレイアウトを例示するブロック図である。 図３３は、第８の実施形態における、データ線駆動回路を構成する各回路の他のレイアウトを例示するブロック図である。 図３４は、第９の実施形態における、データ線駆動回路の構成を例示するブロック図である。 図３５は、第１０の実施形態の構成を示すブロック図である。 図３６は、第１０の実施形態の動作タイミングを示すタイミングチャートである。 図３７は、第１０の実施形態における、プリチャージ期間の回路構成を模式的に示す図である。 図３８は、第１０の実施形態における、定電流駆動期間の回路構成を模式的に示す図である。

符号の説明

１０…有機ＥＬ表示装置
１…データ線駆動回路、２…走査線駆動回路
３…制御回路、４…表示パネル、５…画素
６…データ線、７…走査線
１１…シフトレジスタ回路、１２…データレジスタ回路
１３…データラッチ回路、
１４、１４ａ〜１４ｇ…Ｄ／Ａ変換回路
１５…階調電圧生成回路、１６…タイミング制御回路
１７…入力バッファ回路
２１…第１階調電圧生成回路、２２…第２階調電圧生成回路
２３…マルチプレクサ、２４…デコーダ、２５…階調電圧選択回路
２６…電圧駆動器、２７…スイッチ、２８…電流駆動器
２９…スイッチ、
Ｎ１、Ｎ２、Ｎ３…ノード
３０…発光素子、３１〜３４…ＴＦＴ
３５…容量素子、
２１ａ…抵抗ストリング回路、２１ｂ…基準電圧回路
２１ｃ…セレクタ、２１ｄ…電圧駆動器
２２ａ…抵抗ストリング回路、２２ｂ…基準電圧回路
２２ｃ…セレクタ、２２ｄ…電圧駆動器
４１…第1電圧生成回路、４２…第２電圧生成回路
４３…トランジスタ、４４…ボルテージフォロア回路
４５、４６…電流源
５０…接続パッド
６０…配置
５１…Ｂ配線、５２…Ｇ配線、５３…Ｒ配線
５４…領域
Ｂ１…Ｂ領域、Ｇ１…Ｇ領域、Ｒ１…Ｒ領域
２１−１…第１階調電圧生成回路
２１ｅ…抵抗ストリング回路、２１ｆ…セレクタ
２１ｇ…電圧駆動器
４７…電圧生成回路
６１…第１切替スイッチ、６２…第２切替スイッチ
６３…キャパシタ
７１…第１階調設定レジスタ、７２…第２階調設定レジスタ
７３…マルチプレクサ、７４…階調電圧生成器
２５ａ…第１階調選択回路、２５ｂ…第２階調選択回路
８１…ダミースイッチ
８２…第１テストスイッチ、８３…第２テストスイッチ
８４…第３テストスイッチ
２８ａ…第１電流駆動器、２８ｂ…第２電流駆動器
２９ａ…第１電流切替スイッチ、２９ｂ…第２電流切替スイッチ
６０ａ…配置
５４…第１特定領域
５５、５６、５７…配線
Ｒ２…Ｒ領域、Ｇ２…Ｇ領域、Ｂ２…Ｂ領域
６０ｂ…配置
５８…第２特定領域
Ｒ３…Ｒ領域、Ｇ３…Ｇ領域、Ｂ３…Ｂ領域
１００…有機ＥＬ表示装置
１０１…データ線駆動回路、１１１…データ線
１０２…走査線駆動回路、１２１…走査線
１０３…制御回路、１０４…表示パネル、１０５…画素
１１２…シフトレジスタ回路１１３…データレジスタ回路
１１４…データラッチ回路、１１５…Ｄ／Ａ変換回路
１１６…入力バッファ回路、１１７…タイミング制御回路
１１８…基準電流源
１３０…発光素子、１３１…駆動ＴＦＴ、１３２…スイッチ
１３３…ノード、１３５…キャパシタ、
ＶＤＤ…、電源線、ＧＮＤ…接地線
ＶＥＬ…電位がＶＥＬの信号線
１５１…変換回路、１５２…プリチャージ回路
１５３…擬似付加回路、１５４…電圧駆動器
１５５、１５６、１５７…スイッチ

Claims (30)

1. 複数のデータ線と、
   前記複数のデータ線に直交する方向に配置された複数の走査線と、
   前記複数のデータ線と前記複数の走査線との交点に対応する交点領域にそれぞれ配置された画素と、前記画素は、供給される信号に応答して輝度を変化させて発光する発光素子を有し、
   前記複数のデータ線の各々を駆動するデータ線駆動回路と
   を具備し、
   前記複数のデータ線の各々は、第１期間と第２期間とを有する複数のデータ線駆動期間に駆動され、前記複数のデータ線駆動期間の各々は、前記複数の走査線の各々の駆動時期に対応して前記複数のデータ線を駆動する期間であり、
   前記データ線駆動回路は、
   第1階調電圧と第２階調電圧とを生成する階調電圧生成回路と、前記第１階調電圧と前記第２階調電圧は、複数の異なる電圧値の信号電圧で構成され、
   前記データ線に供給する階調電圧と階調電流を生成するＤ／Ａ変換回路と
   を備え、
   前記Ｄ／Ａ変換回路は、電圧駆動器と電流駆動器とを含み、
   前記電圧駆動器は、前記第１期間に、前記第１階調電圧を構成する複数の信号電圧から表示データに基づいて選択した１つの信号電圧に応答した前記階調電圧を前記データ線に供給し、
   前記電流駆動器は、前記第２期間に、前記第２階調電圧を構成する複数の信号電圧から表示データに基づいて選択した１つの信号電圧に応答した、前記階調電流を前記データ線に供給する
   表示装置。
2. 請求項１に記載の表示装置において、
   前記階調電圧生成回路は、第１階調電圧生成器と、第２階調電圧生成器とを含み、
   前記第１階調電圧生成器は、前記画素の電流―電圧特性に基づいて前記第１階調電圧を生成し、
   前記第２階調電圧生成器は、前記発光素子のガンマ特性に基づいて前記第２階調電圧を生成する
   表示装置。
3. 請求項１に記載の表示装置において、
   前記階調電圧生成回路は、第１階調電圧生成器と、第２階調電圧生成器とを含み、
   前記第１階調電圧生成器は、複数の抵抗成分を直列に接続した第１抵抗ストリング回路を備え、前記第１抵抗ストリング回路を構成する前記複数の抵抗成分の各々の接続点から所定の電圧を出力することで、前記第１階調電圧を生成し、
   前記第２階調電圧生成器は、複数の抵抗成分を直列に接続した第２抵抗ストリング回路を備え、前記第２抵抗ストリング回路を構成する前記複数の抵抗成分の各々の接続点から所定の電圧を出力することで、前記第２階調電圧を生成する
   表示装置。
4. 請求項３に記載の表示装置において、
   前記階調電圧生成回路は、さらに、
   前記第１階調電圧生成器と前記第２階調電圧生成器との各々に接続され、前記第１階調電圧と前記第２階調電圧とを選択的に出力するマルチプレクサを備え、
   前記マルチプレクサは、前記第１期間に前記第１階調電圧を選択して前記Ｄ／Ａ変換回路に出力し、前記第２期間に前記第２階調電圧を選択して前記Ｄ／Ａ変換回路に出力する
   表示装置。
5. 請求項１に記載の表示装置において、
   前記データ線駆動回路は、
   前記第１階調電圧を生成するための第１設定データを記憶する第１階調設定レジスタと、
   前記第２階調電圧を生成するための第２設定データを記憶する第２階調設定レジスタと、
   前記第１階調設定レジスタと前記第２階調設定レジスタとの各々に接続され、前記第１設定データと前記第２設定データとが入力され、前記第１設定データまたは前記第２設定データとを選択的に出力する特定マルチプレクサとを備え、
   前記特定マルチプレクサは、
   前記第１期間に前記第１設定データを前記階調電圧生成回路に出力し、前記第２期間に前記第２設定データを前記階調電圧生成回路に出力し、
   前記階調電圧生成回路は、前記第１設定データに基づいて前記第１階調電圧を生成し、前記第２設定データに基づいて前記第２階調電圧を生成する
   表示装置。
6. 請求項１から５の何れか１項に記載の表示装置において、
   前記Ｄ／Ａ変換回路は、
   表示データをデコードするデコーダと、
   前記電圧駆動器または前記電流駆動器に供給する信号電圧を選択する階調電圧選択回路とを、さらに備え、
   前記階調電圧選択回路は、前記デコーダでデコードされた表示データに基づいて、前記第１期間に、前記第１階調電圧から特定第１階調電圧を選択して前記電圧駆動器に供給し、前記第２期間に前記第２階調電圧から特定第２階調電圧を選択して前記電流駆動器に供給する
   表示装置。
7. 請求項６に記載の表示装置において、
   前記階調電圧選択回路は、第１階調電圧選択回路と第２階調電圧選択回路とを含み、
   前記第１階調電圧選択回路は、前記第１期間に前記第１階調電圧から前記特定第１階調電圧を選択して前記電圧駆動器に供給し、
   前記第２階調電圧選択回路は、前記第２期間に前記第２階調電圧から前記特定第２階調電圧を選択して前記電流駆動器に供給する
   表示装置。
8. 請求項１に記載の表示装置において、
   前記Ｄ／Ａ変換回路は、さらに、
   前記電圧駆動器と前記データ線との間に介設される第１スイッチを含み、
   前記第１スイッチは、前記第１期間に前記電圧駆動器と前記データ線とを接続し、前記第２期間に前記電圧駆動器と前記データ線との接続を遮断する
   表示装置。
9. 請求項８に記載の表示装置において、
   前記Ｄ／Ａ変換回路は、さらに、
   前記電流駆動器と前記データ線との間に介設される第２スイッチを含み、
   前記第２スイッチは、前記第１期間に前記電流駆動器と前記データ線との接続を禁止し、
   前記第２期間に前記電流駆動器と前記データ線とを接続する
   表示装置。
10. 請求項８に記載の表示装置において、さらに
    前記第１スイッチと前記データ線とを接続する配線にダミースイッチを備え、前記ダミースイッチはソースとドレインとが短絡されたトランジスタで構成され、
    前記ダミースイッチは、前記第１スイッチと逆相で動作する
    表示装置。
11. 請求項７に記載の表示装置において、さらに
    前記第２階調電圧選択回路と前記電圧駆動器との間に第４スイッチを備え、
    前記第４スイッチは、
    テストモード時に、前記第２階調電圧を前記電圧駆動器によりインピーダンス変換して出力端子に出力するように、前記第２階調電圧選択回路と前記電圧駆動器とを接続する
    表示装置。
12. 請求項３に記載の表示装置において、
    前記第１抵抗ストリング回路には、第１基準電圧および第２基準電圧が入力され、
    前記第１抵抗ストリング回路は、前記第１基準電圧および前記第２基準電圧を分圧して前記第１階調電圧を生成する表示装置。
13. 請求項３に記載の表示装置において、
    前記第１階調電圧生成器は、さらに、
    複数の電圧を生成する基準電圧生成回路と、
    前記基準電圧生成回路から供給される前記複数の電圧から、第１設定データに対応して第１基準電圧および第２基準電圧をそれぞれ択一する第１セレクタ回路と、
    前記第１基準電圧および前記第２基準電圧をそれぞれ入力してインピーダンス変換する第１ボルテージフォロア回路とを備え
    前記第１抵抗ストリング回路は、前記第１ボルテージフォロア回路を介した前記第１基準電圧と前記第２基準電圧とを分圧して前記第１階調電圧を生成する
    表示装置。
14. 請求項１３に記載の表示装置において、
    前記第１階調電圧生成器は、さらに、
    前記第１ボルテージフォロア回路で生成された第１基準電圧と第２基準電圧を分圧して複数の電圧を生成する他の抵抗ストリング回路と、
    前記他の抵抗ストリング回路で生成された複数の電圧と前記第１設定データとに基づいて、前記第１階調電圧を補正する補正回路とを備える
    表示装置。
15. 請求項３に記載の表示装置において、
    前記第２階調電圧生成器は、さらに、
    複数の電圧を生成する基準電圧生成回路と、
    前記基準電圧生成回路に第１電圧を供給する第１電圧供給回路と、
    前記基準電圧生成回路に第２電圧を供給する第２電圧供給回路と、
    前記基準電圧生成回路から供給される前記複数の電圧から、第２設定データに対応して、第３基準電圧および第４基準電圧をそれぞれ択一する第２セレクタ回路と、
    前記第３基準電圧および前記第４基準電圧をそれぞれ入力してインピーダンス変換する第２ボルテージフォロア回路とを備え
    前記第２抵抗ストリング回路は、前記第２ボルテージフォロア回路を介した前記第３基準電圧と前記第４基準電圧とが供給され、前記発光素子のガンマ特性に適合するように分圧して前記第２階調電圧を生成する
    表示装置。
16. 請求項１５に記載の表示装置において、
    前記第１電圧供給回路と前記第２電圧供給回路との各々は、
    電源線と電流源との間に介設された基準電圧生成トランジスタと、基準電圧ボルテージフォロアとを含み、
    前記基準電圧生成トランジスタは、前記電流駆動器を構成するトランジスタと同一の導電型であるトランジスタで構成され、
    前記基準電圧生成トランジスタのソースは、前記電源に接続され、前記基準電圧生成トランジスタのドレインは、前記電流源に接続され、前記基準電圧生成トランジスタのゲートは前記ドレインに短絡して前記基準電圧ボルテージフォロア回路の入力端に接続され、
    前記基準電圧ボルテージフォロア回路の出力端は、基準電圧生成回路に接続される
    表示装置。
17. 請求項１６に記載の表示装置において、
    前記第２階調電圧生成器は、前記第３基準電圧および第４基準電圧を分圧して複数の電圧を生成する第３抵抗ストリング回路と、
    前記第３抵抗ストリング回路で生成された複数の電圧から、前記第２設定データに対応して前記第２階調電圧を補正する補正回路とを備える
    表示装置。
18. 請求項１に記載の表示装置において、
    前記電圧駆動器は、前記第１期間に、バイアス電流が供給されて活性化され、前記第２期間に、前記バイアス電流が遮断されて、非活性化する
    表示装置。
19. 請求項１に記載の表示装置において、
    前記電流駆動器は、ＭＯＳ型トランジスタで構成され、
    前記ＭＯＳ型トランジスタのゲート電圧値を制御して前記階調電流を生成する
    表示装置。
20. 請求項９に記載の表示装置において、
    前記電流駆動器は、
    吐出し型電流駆動器と、
    吸込み型電流駆動器とを備え、
    前記吐出し型電流駆動器は、前記階調電圧選択回路により選択された第２階調電圧に応答して吐出し電流を生成し、
    前記吸込み型電流駆動器は、前記階調電圧選択回路により選択された第２階調電圧に応答して吸込み電流を生成し、
    前記第２のスイッチは、前記吐出し型電流駆動器および前記吸込み型電流駆動器と前記データ線との間に接続され、前記第２期間に前記画素を構成するトランジスタに対応して、前記吐出し型電流駆動器または前記吸込み型電流駆動器のどちらか一方と、前記データ線とを選択的に接続する
    表示装置。
21. 請求項７に記載の表示装置において、
    前記第１階調電圧選択回路は、第１の導電型のトランジスタと第２の導電型のトランジスタを並列に接続したトランスファスイッチで構成される
    表示装置。
22. 請求項７に記載の表示装置において、
    前記電流駆動器は、前記第２階調電圧選択回路を構成するトランジスタと同じ導電型のトランジスタで構成される
    表示装置。
23. 請求項７に記載の表示装置において、
    前記第２階調電圧選択回路は、並列に接続された複数のスイッチで構成され、前記複数のスイッチの数は２^ｎ個である表示装置。
24. 請求項７に記載の表示装置において、
    前記第１階調電圧選択回路は、並列に接続された複数のスイッチで構成され、前記複数のスイッチの数は２^ｎ個より少ない表示装置。
25. 請求項２４に記載の表示装置において、
    前記第１階調電圧選択回路は、ｎビットの表示データのうち上位ビットまたは下位ビットの少なくともいずれか一方を無効にした（ｎ−１）ビット以下の表示データに対応して前記第１階調電圧を選択する
    表示装置。
26. 請求項６に記載の表示装置において、
    前記階調電圧選択回路は、第１の導電型のトランジスタと第２の導電型のトランジスタを並列に接続したトランスファスイッチで構成される
    表示装置。
27. 請求項１に記載の表示装置において、さらに
    入力信号および他の電源の接続パッドとＤ／Ａ変換回路の出力端子パッドとの間に備えられる接続パッドを有し、
    前記接続パッドを介して、前記電流駆動器に第１の電源を供給する
    表示装置。
28. 請求項１または６に記載の表示装置において、
    前記階調電圧生成回路および前記階調電圧選択回路は、ＲＧＢごとに分離してそれぞれ連続した領域に配置される
    表示装置。
29. 請求項１に記載の表示装置で使用され、
    前記階調電圧生成回路と前記Ｄ／Ａ変換回路との少なくとも一方を搭載する
    半導体デバイス。
30. 請求項１に記載の表示装置で使用され、
    前記階調電圧生成回路と前記Ｄ／Ａ変換回路との少なくとも一方を搭載する
    表示装置駆動回路。

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