JP6439419B2 - ドライバー及び電子機器 - Google Patents
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Description
図1に、本実施形態のドライバーの第1構成例を示す。このドライバー100は、キャパシター回路10、キャパシター駆動回路20、データ電圧出力端子TVQを含む。なお以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同一の符号を用いる。
次に、階調データGD[10:1]に対してドライバー100が出力するデータ電圧について説明する。ここでは、キャパシター回路10の容量CO(=C1+C2+・・・C10)がCP/2に設定されているとする。
次に、容量駆動の出力電圧VQの過渡的な変化について説明する。図3に、ドライバー100と電気光学パネル200の模式図を示す。
図5に、上記のような課題を解決できる本実施形態のドライバーの第2構成例を示す。このドライバー100は、キャパシター回路10、キャパシター駆動回路20、信号出力回路60、データ電圧出力端子TVQを含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。
図7〜図10に信号出力回路60の詳細な構成例を示す。図7に示すように、信号出力回路60は、ラッチ部62とクロック遅延部64とを含む。
図11に、信号出力回路60の変形構成例を示す。この変形構成例は、遅延素子(バッファー)を用いてビットGD1〜GD10に対するビットDQ1〜DQ10の遅延時間を決める。
以上の実施形態ではキャパシター駆動回路20の駆動部DR1〜DR10の駆動タイミングを異ならせることで出力電圧VQのピーク値を低減させているが、駆動部DR1〜DR10の駆動能力を調整することによって出力電圧VQのピーク値を低減させることも可能である。この手法について以下に説明する。
次に、図1で説明した第1構成例におけるデータ電圧について再考する。図2(A)では、キャパシター回路10の容量COと電気光学パネル側容量CPの比が1:2に設定されていることを前提としていたが、ここでは比が1:2でない場合も含めてデータ電圧の最大値を考える。以下で説明するように、種々の電気光学パネル200に対して汎用のドライバー100を作ろうとすると、比を1:2に保てなくなり、一定のデータ電圧範囲を出力できないという課題がある。
本実施形態のドライバー100が出力するデータ電圧について説明する。ここではデータ電圧の範囲(データ電圧の最大値)について説明する。
図17に、本実施形態のドライバーの詳細な構成例を示す。このドライバー100は、データ線駆動回路110、制御回路40を含む。データ線駆動回路110は、キャパシター回路10、キャパシター駆動回路20、可変容量回路30、検出回路50を含む。制御回路40は、データ出力回路42、インターフェース回路44、可変容量制御回路46、レジスター部48(記憶部)を含む。データ出力回路42は信号出力回路60を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。
図19に、可変容量回路30の容量を設定する処理のフローチャートを示す。この処理は、例えばドライバー100に電源を投入した際の立ち上げ時(初期化処理)において行う。
次に、電気光学パネル200の駆動手法について説明する。以下では相展開駆動を例にとって説明するが、本実施形態のドライバー100が行う駆動手法は相展開駆動に限定されない。
図23に、本実施形態のドライバー100を適用できる電子機器の構成例を示す。本実施形態の電子機器として、例えばプロジェクターや、テレビション装置、情報処理装置(コンピューター)、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末等の、表示装置を搭載する種々の電子機器を想定できる。
40 制御回路、42 データ出力回路、44 インターフェース回路、
46 可変容量制御回路、48 レジスター部(記憶部)、50 検出回路、
60 信号出力回路、62 ラッチ部、64 クロック遅延部、
100 ドライバー、110 データ線駆動回路、200 電気光学パネル、
300 表示コントローラー、310 CPU、320 記憶部、
330 ユーザーインターフェース部、340 データインターフェース部、
C1 キャパシター、CA 可変容量回路の容量、CA1 調整用キャパシター、
CKD6 遅延部、CO キャパシター回路の容量、CP 電気光学パネル側容量、
DD1、DD2 静電保護用のダイオード、DL1 データ線、
DR1 駆動部、FF1 フリップフロップ回路、GD1 ビット、
GD[10:1] 階調データ、NDR1 キャパシター駆動ノード、
RP 静電保護用の抵抗素子、SL1 ソース線、SWA1 スイッチ素子、
SWEP1 スイッチ素子、TVQ データ電圧出力端子、VC 初期化電圧、
Vh2 検出電圧、VPR プリチャージ電圧
Claims (7)
- 階調データに対応する第1〜第nのキャパシター駆動電圧(nは2以上の自然数)を第1〜第nのキャパシター駆動用ノードに出力するキャパシター駆動回路と、
前記第1〜第nのキャパシター駆動用ノードとデータ電圧出力端子との間に設けられる第1〜第nのキャパシターを有するキャパシター回路と、
を含み、
前記キャパシター駆動回路は、
前記第1〜第nのキャパシター駆動電圧を出力する第1〜第nの駆動部を有し、
前記第1〜第nのキャパシターの容量のうちの第nのキャパシターの容量が最大である場合に、前記第1〜第nの駆動部のうちの第nの駆動部が、前記第nのキャパシター駆動電圧を出力した後に、前記第1〜第nの駆動部のうちの第n−1の駆動部が、前記第1〜第nのキャパシター駆動電圧のうちの第n−1のキャパシター駆動電圧を出力し、
前記第1〜第nのキャパシターの容量のうちの第iのキャパシター(iは1≦i≦nの自然数)の容量が第jのキャパシター(j<i、jは1≦j≦nの自然数)の容量よりも大きく、前記第1〜第nの駆動部のうちの第iの駆動部における信号の遅延時間をtdiとし、前記第1〜第nの駆動部のうちの第jの駆動部における信号の遅延時間をtdjとする場合に、
tdi>tdjであり、
前記第iの駆動部に入力される第iの入力信号に対する、前記第jの駆動部に入力される第jの入力信号の遅延時間は、tdi−tdjよりも大きく、
前記第iの駆動部が、前記第1〜第nのキャパシター駆動電圧のうちの第iのキャパシター駆動電圧を出力した後に、前記第jの駆動部が、前記第1〜第nのキャパシター駆動電圧のうちの第jのキャパシター駆動電圧を出力することを特徴とするドライバー。 - 請求項1において、
前記第1〜第nの駆動部への第1〜第nの入力信号を出力する信号出力回路を含み、
前記信号出力回路は、
前記第1〜第nの入力信号のうちの前記第iの入力信号(iは1≦i≦nの自然数)よりも、前記第1〜第nの入力信号のうちの前記第jの入力信号(j<i、jは1≦j≦nの自然数)を遅延させて、前記第1〜第nの入力信号を前記第1〜第nの駆動部に出力することを特徴とするドライバー。 - 階調データに対応する第1〜第nのキャパシター駆動電圧(nは2以上の自然数)を第1〜第nのキャパシター駆動用ノードに出力するキャパシター駆動回路と、
前記第1〜第nのキャパシター駆動用ノードとデータ電圧出力端子との間に設けられる第1〜第nのキャパシターを有するキャパシター回路と、
を含み、
前記キャパシター駆動回路は、
前記第1〜第nのキャパシター駆動電圧を出力する第1〜第nの駆動部を有し、
前記第1〜第nのキャパシターの容量のうちの第nのキャパシターの容量が最大である場合に、前記第1〜第nの駆動部のうちの第nの駆動部が、前記第nのキャパシター駆動電圧を出力した後に、前記第1〜第nの駆動部のうちの第n−1の駆動部が、前記第1〜第nのキャパシター駆動電圧のうちの第n−1のキャパシター駆動電圧を出力し、
前記第1〜第nの駆動部のうち少なくとも前記第nの駆動部は、駆動能力が可変の駆動部であることを特徴とするドライバー。 - 請求項1又は3において、
前記第1〜第nの駆動部への第1〜第nの入力信号を出力する信号出力回路を含み、
前記信号出力回路は、
前記第1〜第nの入力信号のうちの第nの入力信号よりも、前記第1〜第nの入力信号のうちの第n−1の入力信号を遅延させて、前記第1〜第nの入力信号を前記第1〜第nの駆動部に出力することを特徴とするドライバー。 - 請求項1乃至4のいずれかにおいて、
前記第1〜第nの駆動部の駆動能力をD1〜Dnとし、前記第1〜第nのキャパシターの容量をC1〜Cnとした場合に、
Dn/Cn<D1/C1となるように前記第nの駆動部の駆動能力Dnが設定されることを特徴とするドライバー。 - 請求項1乃至5のいずれかにおいて、
前記データ電圧出力端子と基準電圧のノードとの間に設けられる可変容量回路を含み、
前記可変容量回路の容量と電気光学パネル側容量を加算した容量と、前記キャパシター回路の容量とが、所与の容量比関係になるように、前記可変容量回路の容量が設定されていることを特徴とするドライバー。 - 請求項1乃至6のいずれかに記載されたドライバーを含むことを特徴とする電子機器。
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