CN102594353B

CN102594353B - 一种数模转换器及逐次逼近存储转换器

Info

Publication number: CN102594353B
Application number: CN201110006834.XA
Authority: CN
Inventors: 王飞; 操礼程; 郝颖丽
Original assignee: ZTE Corp
Current assignee: ZTE Corp; Sanechips Technology Co Ltd
Priority date: 2011-01-13
Filing date: 2011-01-13
Publication date: 2015-04-01
Anticipated expiration: 2031-01-13
Also published as: CN102594353A

Abstract

本发明提供一种数模转换器及逐次逼近存储转换器，具体包括：通过在电荷重新分布式DAC的电容阵列结构中加入电容值可调的集成电容来抵消DAC电容阵列结构中产生的寄生电容，提高了DAC数模转换的精度；通过将接入电容值可调的集成电容的DAC接入SAR ADC，在提高了DAC数模转换精度的同时，也提高了SARADC模数转换的精度。

Description

一种数模转换器及逐次逼近存储转换器

技术领域

本发明涉及电子电路技术领域，尤其涉及一种数模转换器及逐次逼近存储转换器。

背景技术

逐次逼近存储转换器(successive approximation analog digital converter，SAR ADC)是针对中等采样速率的中高分辨率应用常用的架构。SAR ADC分辨率范围从8位至18位不等，典型的SAR ADC最大的取样率低于10MSPS(Million Samples per Second)，拥有较低的功率损耗及较小的面积，与数字工艺兼容，有良好的集成度和广泛的应用。

如图1所示，是SAR ADC的组成结构示意图，SAR ADC主要由数模转换器(digital analog converter，DAC)、用于对模拟输入进行采样并保持的采样/保持电路，比较器、寄存器以及逻辑控制组成。

所述寄存器可以进一步分为移位寄存器和数据寄存器，则SAR ADC的工作原理为：SAR ADC由启动脉冲启动后，对模拟输入进行采样，并在得到采样值V0后，结束采样并保持该采样值(采样保持周期)，进入比较周期；在比较周期中第一个时钟脉冲的作用下，逻辑控制使移位寄存器的最高位置1，其他位置0，移位寄存器将10000……0的数字量经数据寄存器送入DAC，DAC将该数字量转换后得到的模拟量(如图1所示，在DAC的输入电压为Vref时，此刻DAC输出的模拟量为Vref/2)送入比较器，比较器将该模拟量(Vref/2)与采样/保持电路得到的模拟输入的采样保持值(v0)进行比较，若v0>＝Vref/2，则比较器输出为1，否则，比较器输出为0，并将该比较结果存储于数据寄存器的最高位；在比较周期的第二个时钟脉冲作用下，逻辑控制控制移位寄存器的次高位置为1，其他位置为0，移位寄存器将01000……0的数字量送入数据寄存器，若数据寄存器中最高位已保存为1，则数据寄存器将11000……0的数字量送入DAC，DAC将对该数字量进行转换后得到的模拟量(3Vref/4)送入比较器，比较器将该模拟量(3Vref/4)继续与V0比较，并将比较结果存储于数据存储器的次高位，如此循环，若DAC的转换精度为N位，则经过N个时钟脉冲后，完成此次比较，在数据存储器中存储的数字量即为模拟输入经SARADC转换后得到的数字量。

现有的SAR ADC结构大多相似，不同的SAR ADC之间最主要差异在于使用不同结构的DAC。电荷重新分布式DAC，利用不同比例或者不同数量的电容来进行充放电，从而实现数字量到模拟量的转换。电荷重新分布式DAC的转换速度快，精度高，而且SAR ADC采样/保持电路中的电容可以和DAC中电容共用，是目前SAR ADC中常用的DAC形式。

电荷重新分布式DAC有如下三种具体的电容阵列结构：

第一种是普通电荷重新分布式DAC，其电容阵列结构由N个二进制加权排列的电容和一个单位(least significant bit，LSB)电容组成。该种DAC的优点是在电容阵列结构中电容值大小匹配的情况下，数模转换后得到的模拟量的精度较高；但是，其缺点在于对寄生电容比较敏感，且在转换位数较多(即N较大)时，由于电容之间的容值相差较大，导致电容之间的失配问题严重，且由于最大电容值较大，导致该种DAC的电容阵列结构在电路板上占用的面积也较大。

第二种是带分压电容的电荷重新分布式DAC，该种DAC是在普通电荷重新分布式DAC的基础上增加分压电容，以减小电路中最大电容值和最小电容值之间的差值，克服电容之间失配问题，且由于减小了电路中的最大电容值，相对于普通电荷分布式DAC还减小了电容阵列结构在电路板上占用的面积；但该种DAC性能受寄生电容的影响仍然比较大。

第三种是C-2C结构的电荷重新分布式DAC，采用该结构的DAC电路中N条(N为正整数，且N>＝3)含有相同电容值的支路并联，并在任意一侧的第二条支路至另外一侧的第一条支路中的任意两条支路之间串联一个电容值为支路上电容值两倍的电容来实现C-2C结构。和相同转换精度的普通电荷分布式DAC和带分压电容的电荷分布式DAC相比，C-2C结构的电荷重新分布式DAC可以有效的减小在电路板上占用的面积并提高数模转换的速度，如，Lin Cong在IEEE ELECTRONICS LETTERS 19996月35卷《在绝缘体上的C-2C数模转换器》(C-2C digital-to-analogue converter on Insulator)中提出的C-2C结构的电荷重新分布式DAC。但该种DAC仍然会受到寄生电容的影响。

加工工艺原因及电路结构原因均可能产生寄生电容，目前通过一些特殊工艺可以对C-2C结构的电荷重新分布式DAC进行加工，将寄生电容和C-2C结构的电荷重新分布式DAC电容阵列结构中的单位电容的比值控制在10％以下，但是，这些工艺非常复杂和昂贵，导致实现复杂和成本增加，现有技术中还提出把C-2C结构的电荷重新分布式DAC做在玻璃或石英衬底上，但这和CMOS工艺不兼容，且无法克服由于电路结构原因产生的寄生电容。

目前一般采用数字校准技术来降低电荷重新分布式DAC中电容的单位值，来消除电容失配以及寄生电容带来对电路性能的影响，如，E.Iroaga在IEEESymposium on Circuits and Systems上于2005年5月第6卷发表的《一种针对时间交织式模数转换器时域误差的后端校准技术》(A Background CorrectionTechnique for Timing Errors in Time-Interleaved Analog-to-Digital Converters)提出的在电荷重新分布式DAC加入数字校准模块来降低电容单位值的方法，但采用数字校准技术使得DAC的设计和逻辑控制的实现都比较复杂。

因此，亟需引进一种设计和使用都比较简单，且能有效减小寄生电容影响的DAC，并将该DAC用于实现逐次逼近存储转换。

发明内容

本发明实施例提供一种数模转换器及逐次逼近存储转换器，以解决现有技术中DAC受寄生电容影响而导致的转换精度较低以及SAR ADC由于受DAC转换精度影响而导致的转换精度较低的问题。

一种电荷重新分布式数模转换器DAC，所述DAC的电容阵列结构中包括用于抵消该电容阵列结构中产生的第一寄生电容的集成电容；

所述集成电容的电路结构中包括至少一条设有开关的支路，支路上的开关与该支路上的至少一个电容并联，通过所述开关的开启和关闭调节集成电容的电容值。

一种逐次逼近存储转换器SAR ADC，该SAR ADC包含电荷重新分布式DAC，所述DAC的电容阵列结构中包括用于抵消该电容阵列结构中产生的第一寄生电容的集成电容；

本发明实施例通过在电荷重新分布式DAC的电容阵列结构中加入电容值可调的集成电容来抵消DAC电容阵列结构中产生的寄生电容，提高了DAC数模转换的精度；通过将接入电容值可调的集成电容的DAC接入SAR ADC，在提高了DAC数模转换精度的同时，也提高了SAR ADC模数转换的精度。

附图说明

图1为现有技术中SAR ADC的组成结构示意图；

图2为本发明实施例一提供的一种集成电容的电路结构示意图；

图3为本发明实施例一提供的一种DAC的电容阵列结构；

图4为本发明实施例二提供的SAR ADC的工作时序示意图；

图5为本发明实施例二提供的一种改进的比较器预放大电路结构示意图；

图6为本发明实施例二提供的一种改进的缓冲器的外部接线图；

图7为本发明实施例二提供的一种改进的缓冲器的偏置电路结构示意图；

图8为本发明实施例二提供的改进的比较器预放大电路的部分电路的等效电路图。

具体实施方式

下面结合说明书附图和各实施例对本发明技术方案进行详细说明。

本发明各实施例中涉及的集成电容可以为电容值可调节且具有分压功能的电容或电容组。

实施例一、

本发明实施例一提供一种电荷重新分布式数模转换器(DAC)，所述DAC的电容阵列结构中包括集成电容，用于抵消所述DAC的电容阵列结构中产生的第一寄生电容：

较优的，为了计算方便，在设有开关的支路为多条时，任意两条支路并联。如图2所示为所述集成电容的电路结构示意图，所述集成电容的电路结构中可以包括N条并联的设有开关的支路(N为大于等于1的正整数)，每条支路上串联的电容数量可以不同，如支路1(图2中左数第二条支路)串联3个电容，支路2(图2中左数第三条支路)串联4个电容；每条支路上串联的各个电容的电容值也可以不相同；每条支路上与所述开关并联的电容数量也可以不同，如支路1上与开关b1并联的电容为1个，支路2上与开关b2并联的电容为2个。

在需要的集成电容的电容值较大时，如图2所示，所述集成电容的电路结构中还可以包括至少一条电容值固定的支路，所述电容值固定的支路与所述设有开关的支路并联(如图2中左数第一条支路)，使得集成电容的电容值可调的支路只需提供较小的电容值即可满足抵消第一寄生电容的要求。如，为了抵消第一寄生电容，同时满足增加集成电容后的电容阵列结构仍可以实现数模转换的功能，需要集成电容的电容值为1000f～1200f，如果该集成电容仅包括N条电容值可调的支路，则要求所述N条电容值可调的支路提供1000f～1200f的电容值，导致在所述N条支路上的电容值较大，因此集成电容的电路在电路上占用的面积较大；而如果在集成电容的电路结构中增加了包含固定电容C0的支路，设定C0的电容值为1000f，则所述N条电容值可调的支路提供0f～200f的可调电容值即可满足抵消第一寄生电容的要求，使得所述N条电容值可调支路提供较小的可调电容值即可满足抵消第一寄生电容的要求，从而使得整个集成电容的电路在电路板上占用的面积也较小，且由于电容值的调节范围较小，对电容值的调节也更加准确。

具体的，设定图2中集成电容的电路包括5条电容值可调的支路，每条支路上串联4个电容值均为M的电容，且每条支路上的开关bi(i＝1，2……5)均与一个电容并联，电容值固定的支路中电容的电容值为L，则集成电容的电容值R的计算公式如下：

R = L + {(\frac{3}{M} + \frac{b_{1}}{M})}^{- 1} + {(\frac{3}{M} + \frac{b_{2}}{M})}^{- 1} + {(\frac{3}{M} + \frac{b_{3}}{M})}^{- 1} + {(\frac{3}{M} + \frac{b_{4}}{M})}^{- 1} + {(\frac{3}{M} + \frac{b_{5}}{M})}^{- 1}

其中，bi(i＝1，2……5)的值通过以下方式确定：

在开关bi开启时，bi的值为1；

否则，在开关bi关闭时，bi的值为0。

则集成电容的电容值R的可调范围为(L+1.25M)～(L+1.67M)：

通过调整bi的开启和关闭，可以使得集成电容的电容值在0.42M的范围内变化，以修正第一寄生电容对数模转换精度的影响。

通过调整bi的开关来调整集成电容的电容值，不仅可以修正第一寄生电容对数模转换精度的影响，同时还可以修正由于DAC的电容阵列结构中的电容自身失配对数模转换精度的影响。

在一个采用电容分压结构的12位DAC的电容阵列结构中的分压电容采用上述的集成电容，该集成电容的电路中包括5条电容值可调的支路，开关(bi，i＝1，2……5)默认值是10000，考虑第一寄生电容带来的影响，根据经验值，在低位和高位均增加一个300f电容，模拟第一寄生电容的影响，则该DAC数模转换的仿真结果显示，DAC的DNL参数达到(-0.03～0.8)LSB，INL参数达到(-0.78～0.64)LSB，DAC的转换精度较低。

若调节开关到10110，则该DAC数模转换的仿真结果显示，DNL参数达到(-0.072～0.0.074)LSB，INL参数达到(-0.258～0.0)LSB，可以看出通过调节集成电容的电容值，减小了第一寄生电容对数模转换精度的影响，有效的提高了DAC数模转换的精度。

本发明实施例一提供的所述集成电容不仅可以应用于带分压电容的电荷重新分布式DAC的电容阵列结构，C-2C结构的电荷重新分布式DAC的电容阵列结构，还可以应用于混合型的电容阵列结构中，如，本发明实施例一提供如图3所示的一种DAC的电容阵列结构：

由于C-2C结构的DAC面积小，因此所述DAC的低a位采用C-2C结构的电容阵列结构，由于C-2C结构的电容(2C)的上下极板均会产生寄生电容，且该寄生电容难以消除，因此不适宜做位数较高的数模转换，因此，中间b位采用二进制加权的电容阵列结构对C-2C结构进行拓展，而针对DAC为了调整输出模拟量的大小而不断调整输入数字量的过程中，由于需要进行开关状态转换的开关数较多会产生电路抖动并导致不必要的电路噪声，可以利用温度计译码电路来对DAC的电路结构进行优化，在DAC位数较多时，利用温度计译码电路可以有效减少需要转换开关状态的开关个数，因此，在高c位采用温度计译码电路提高数模转换的线性。而为了尽可能的抵消该电容阵列结构中产生的寄生电容对电路性能影响，可以采用所述集成电容作为分压电容，所述集成电容除可以消除二进制加权的电容阵列结构中产生的寄生电容外，还可以消除C-2C结构的最高位中产生的寄生电容，且在所述DAC的b+c位形成带分压电容的电荷重新分布式DAC结构中，其中a，b，c均为正整数，从而保证应用所述混合型的电容阵列结构的进行数模转换时的数模转换精度。

在所述混合型的电容阵列结构中，低a位的C-2C的电容阵列结构和中间b位采用二进制加权的电容阵列结构采用电容值相同的电容，该电容用C表示，高c位的温度计译码电路中采用的电容用C'表示，所述C'和C的电容值可以相同，也可以不相同，所述集成电容用C_s表示，且C_s的电容值可以通过如图2所示的电路进行调整。

通过本发明实施例一提供的如图3所示的混合型的电容阵列结构，使得在利用集成电容抵消集成电容的下级板(如图3所示的集成电容的左侧极板)的第一寄生电容(包括二进制加权的电容阵列结构以及C-2C结构的电容阵列结构的最高位中的寄生电容)，并利用高位的温度计译码电路及低位的C-2C结构提高数模转换精度的同时，该混合型的电容阵列结构相对于二进制加权的电容阵列结构和单一的带分压电容DAC结构还减小了在电路板上占用的面积。

所述混合型的电容阵列结构可以但不限于图3所示的电容阵列结构。

在本发明实施例一提供的电荷重新分布式DAC中，由于加入的集成电容的电容值可调，不仅可以抵消由于DAC的电容阵列结构产生的第一寄生电容，修正第一寄生电容对DAC数模转换精度的影响，同时还可以修正由于DAC的电容阵列结构中的电容自身失配对DAC数模转换精度的影响；为了减小集成电容电路在电路板上占用的面积，在集成电容的电容值较大时，可以在集成电容的电路中并联一条含电容值固定的电容的支路，仅需提供较小的电容即可满足抵消寄生电容的要求，从而减小集成电容电路在电路板上占用的面积；本发明实施例一还提供了一种混合型的电容阵列结构，该结构的高位采用温度计译码电路进行数模转换，中间位采用二进制加权的电容阵列结构，低位采用C-2C结构的电容阵列结构，且在二进制加权的电容阵列结构的最高位与温度计译码电路的最低位之间接入集成电容，在利用集成电容消除二进制加权的电容阵列结构以及C-2C结构的电容阵列结构的最高位中的寄生电容的同时，利用高位的温度计译码电路提高数模转换的线性，且采用混合型的电容阵列结构的DAC，相对于普通电荷重新分布式的DAC和单一的带分压电容DAC结构减小了DAC电路在电路板上占用的面积。

实施例二、

本发明实施例二提供一种逐次逼近存储转换器(SAR ADC)，所述逐次逼近存储转换器可以采用如实施例一所述的数模转换器，来提高SAR ADC的转换精度。

SAR ADC的工作过程中，对模拟输入的采样并保持，以及对得到的采样保持值与经DAC数模转换后得到的模拟量进行比较是顺序执行的，如图4所示为SAR ADC的工作时序示意图，从第1个时钟脉冲开始，经过M个时钟脉冲(采样保持周期)获得对模拟输入的采样保持值后，进入比较周期；若SARADC中的DAC转换精度为N位，则SAR ADC中的比较器经过N个时钟脉冲(比较周期)对模拟输入的采样保持值和经数模转换后得到的模拟量进行比较，所述比较进行了N次，到第N+M个时钟脉冲结束比较，SAR ADC进行下一次的模数转化。

在SAR ADC的实际工作过程中，在M个时钟脉冲采样保持周期内，由缓冲器提供共模电平，此时比较器无需工作；在N个时钟脉冲比较周期内，比较器工作，由缓冲器来提供比较器工作的共模电平，因此，进一步针对采用如实施例一所述的数模转换器的SAR ADC功耗较大的问题，本发明实施例二提出了以下的解决方案：

将SAR ADC中的比较器和缓冲器的偏置分开，针对各自的时序分别进行功耗优化。本发明实施例二在所述SAR ADC的比较器的预放大电路中包括第一开关，所述第一开关，用于在SAR ADC对模拟输入进行采样并保持的采样保持周期内关闭比较器，在SAR ADC对采样保持值及数模转换后得到的模拟量进行比较的比较周期内启动比较器，从而降低比较器在采样保持周期内的功耗，达到降低SAR ADC功耗的目的。

如图5所示为改进的SAR ADC中比较器的预放大电路的电路结构示意图，所述第一开关可以为金属氧化物半导体(MOS)管，具体的，所述第一开关(图5中的MOS管MB2)的位置可以位于如图5所示的位置，也可以位于MOS管MB1与电压Vdd之间。在Vcom-s接入高电平时关闭MB2，比较器不工作，在Vcom-s接入低电平时开启MB2，比较器工作，从而达到对比较器工作状态的控制，可以在SAR ADC对模拟输入的采样保持周期内关闭比较器，降低SARADC的功耗。

进一步的，虽然缓冲器提供共模电平，缓冲器在整个采样保持周期及比较周期内都需要工作，但可以通过在缓冲器电路中接入电容的方式，使得缓冲器仅在采样保持周期内工作即可。通过在缓冲器中加入缓冲电容，使得该缓冲电容可以储存缓冲器在SAR ADC对模拟输入进行采样并保持的采样保持周期内产生的共模电平，使得缓冲器即使在SAR ADC的比较周期中不工作，也可以利用存储的共模电平为比较周期内工作的比较器提供共模电平。因此，可以在缓冲器电路中加入第二开关，用于在SAR ADC对采样保持值及数模转换后得到的模拟量进行比较的比较周期内关闭缓冲器，在SAR ADC对模拟输入进行采样并保持的采样保持周期内启动缓冲器。

具体的，如图6所示为改进的缓冲器的外部接线图，在缓冲器的外部电路中增加了缓冲电容，如图7所示为改进的缓冲器中偏置电路结构示意图，所述第二开关为MOS管Mp1，在采样保持周期内，Vopa-s接高电平，缓冲器为采样保持电路提供共模电平，并将该共模电平存储于如图6所示的缓冲电容，在比较周期内，Vopa-s接低电平，缓冲器不工作，但可以通过如图6所示的缓冲电容中存储的共模电平为比较器提供共模电平。通过对缓冲器工作状态的控制，在SAR ADC中比较器工作的比较周期内，关闭缓冲器，从而进一步降低SAR ADC的功耗。

较优的，可以设定缓冲电容的值与DAC电路中的等效电容的电容值相等，从而使得比较器两端的阻抗完全相等，从而减小共模噪声，提高信噪比(Signalto Noise Ratio，SNR)。

本发明实施例二还对SAR ADC的比较器中存在的回程噪声进行了消除。由于比较器的预放大电路中存在第二寄生电容，为了消除第二寄生电容导致的回程噪声，在SAR ADC的比较器的预放大电路包括用于构成MOS电容的MOS管，利用流向MOS电容的电流抵消流向第二寄生电容的电流，所述第二寄生电容是指在比较器的预放大电路中输入管的栅漏寄生电容。

具体的，如图5所示，可以通过在比较器的预放大电路中的差分对中的MOS管M1的栅极和输出端(图5中的out1)之间以及差分对中的MOS管M2的栅极和输出端(图5中的out2)之间分别连接MOS管M11和M12：

所述MOS管M11/M12的栅极分别连接M1/M2的栅极，M11的源级和漏极之间短接后连接输出端out2，M12的源级和漏极之间短接后连接输出端out1。

所述M11和M12分别构成MOS电容，如图8所示，为增加MOS管M11和M12之后，比较器预放大电路中部分电路的等效电路图，当MOS电容的等效电容(图8中的电容Cn)的电容值与第二寄生电容(图8中的电容Cgd)的电容值相等的时候，流向Cgd的充电电流和流向Cn的充电电流抵消，有效的减小了回程噪声对比较器的影响。

通过本发明实施例二提供的SAR ADC，在利用如实施例一所述的ADC来提高SAR ADC模数转换精度的同时，在功耗较大的比较器及缓冲器模块中，采用新的逻辑，利用开关来分别降低比较器和缓冲器的功耗，从而达到降低SAR ADC的功耗的目的；同时，采用抵消技术抵消由于电荷馈通在比较器中产生的第二寄生电容，从而有效的消除由于第二寄生电容导致的回程噪声，提高了比较器的精度。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种电荷重新分布式数模转换器DAC，其特征在于，所述DAC的电容阵列结构中包括用于抵消该电容阵列结构中产生的第一寄生电容的集成电容；

所述集成电容的电路结构中包括至少一条设有开关的支路，支路上的开关与该支路上的至少一个电容并联，通过所述开关的开启和关闭调节集成电容的电容值；

所述DAC的低a位采用C-2C的电容阵列结构，中间b位采用二进制加权的电容阵列结构，高c位采用温度计译码电路，并在二进制加权的电容阵列结构的最高位和温度计译码电路的最低位之间串联所述集成电容，其中a，b，c均为正整数。

2.如权利要求1所述的DAC，其特征在于，所述集成电容的电路结构中还包括电容值固定的支路，所述电容值固定的支路与所述设有开关的支路并联。

3.如权利要求1所述的DAC，其特征在于，

在设有开关的支路为多条时，任意两条支路并联。

4.一种含有权利要求1～3任一所述的DAC的逐次逼近存储转换器SARADC。

5.如权利要求4所述的SAR ADC，其特征在于，在所述SAR ADC的比较器的预放大电路中包括第一开关，用于在SAR ADC对模拟输入进行采样并保持的采样保持周期内关闭比较器，在SAR ADC对采样保持值及数模转换后得到的模拟量进行比较的比较周期内启动比较器。

6.如权利要求4所述的SAR ADC，其特征在于，在所述SAR ADC的缓冲器电路中包括第二开关及缓冲电容，所述第二开关，用于在SAR ADC对采样保持值及数模转换后得到的模拟量进行比较的比较周期内关闭缓冲器，在SAR ADC对模拟输入进行采样并保持的采样保持周期内启动缓冲器；

所述缓冲电容，用于储存缓冲器在采样保持周期内产生的共模电平，并利用存储的共模电平为比较周期内工作的比较器提供共模电平。

7.如权利要求6所述的SAR ADC，其特征在于，所述缓冲电容的值与DAC电路中等效电容的值相等。

8.如权利要求4所述的SAR ADC，其特征在于，在SAR ADC的比较器的预放大电路中包括用于构成MOS电容的MOS管，利用流向MOS电容的电流抵消流向第二寄生电容的电流，所述第二寄生电容是指在比较器的预放大电路中输入管的栅漏寄生电容。